CN103869182B - 基于精确离散时间控制的合并单元暂态测试*** - Google Patents
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Abstract
一种基于精确离散时间控制的合并单元暂态测试***，包括上位机、模拟量采集卡、模拟量转换模块，还包括主CPU、FPGA控制的报文检测模块、恒温晶振和暂态模拟量采集前置。本发明针对目前现有合并单元应用的技术现状，开发出基于模拟量数字化传递的合并单元精确时间离散测试的暂态测试***，以满足电力***继电保护对于智能变电站合并单元在故障情况下的时间特性的测试。本发明采用暂稳态一体化设计，测试***不仅仅支持暂态测试也支持稳态时间测试。本发明可以精确地测试模拟量输入合并单元基于离散数据传输的数字量暂态精度，为智能变电站的大面积推广提供检测依据。
Description
技术领域
本发明涉及一种智能变电站继电保护装置在接入模拟量合并单元输入过程中的时间特性测试***，属电力***智能变电站继电保护校验领域。
背景技术
目前，智能变电站以及数字化变电站的发展已经进入到大面积工程应用阶段，随着电子式互感器、传统互感器+合并单元模式的大量应用，合并单元将正式成为智能变电站以及数字化变电站的智能设备。随着国家电网公司Q/GDW441-2010《智能变电站继电保护技术规范》的发布，基于时间控制的合并单元也已经在智能变电站中大量应用，其中对合并单元的延时特性以及SMV报文时间抖动特性都已做出比较明确的规范，同步信号已经与保护无关，那么继电保护装置所依赖的采样值特性完全由合并单元的时间特性决定，目前各大模拟量输入的合并单元的设备制造商均实现了合并单元数字量报文输出的时间特性控制，其中延时特性，时间抖动特性基本满足了国家电网公司Q/GDW441-2010《智能变电站继电保护技术规范》中对于合并单元时间特性的要求。这些时间特性的要求主要是为明确继电保护设备对于合并单元模拟量转换的精度要求，而这些要求主要应体现在其暂态特性方面，但目前关于这些时间特性的测试主要都是基于合并单元稳态特性，关于合并单元离散数字的暂态性能还没有指标性要求，关于合并单元暂态特性测试领域更是一片空白。
所以从目前现状来看，迫切需要一种装置来测试基于精确离散时间控制测试合并单元的数字量离散传输的暂态指标。且这种测试是不依赖于合并单元同步***的。
发明内容
本发明的目的是，为了解决智能变电站以及数字化变电站对于合并单元在暂态情况下的延时特性以及时间抖动特性等方面的测试要求，并针对目前现有合并单元应用的技术现状，开发出基于模拟量数字化传递的合并单元精确时间离散测试的暂态测试***，以满足电力***继电保护对于智能变电站合并单元在故障情况下的时间特性的测试。
实现本发明的技术方案是，基于模拟量数字化传递的合并单元精确时间特性测试仪依赖暂态采集的模拟量前置与被试合并单元相同的模拟信号，依托FPGA的精确时间测量以获得模拟量合并单元的暂态延时值，以及报文发送的延时抖动数据。同时采用录波技术在暂态过程以及同步异常等情况造成延时抖动的突然变化过程中来测试合并单元的模拟量变化情况，以期获得模拟量输入合并单元在同步正常与异常、暂态过程等各种极端工况下的时间变化特性与模拟量之间的关系。
合并单元MU由于同步处理，数据打包，程序任务调度，光纤收发接口等环节的影响，数据帧到达保护装置时，存在一定的随机时间抖动，即采样值报文的到达时刻θ1(t)是带有随机抖动的，尤其是经过网络以后的该抖动值可达到30～40微秒。为了解决上述问题，采用数字式相位锁定器(DPLL)的原理对时标θ1(t)进行消抖，得到最终时标θ2(t)。原理示意图如图1所示。
原始采样值报文的到达节拍构成DPLL的初始输入量θ1(t)，在DPLL启动初始时，θ2(t)＝θ1(t)。不论是累计误差或是时间抖动造成的θ1(t)与θ2(t)的失步，均由鉴相器完成两者时间差值计算。该差值作为环路滤波器的输入量V1(t)，设计一个IIR型低通滤波器来保证良好的跟踪速度和稳定性，滤波输出为V2(t)。V2(t)作为压控振荡器的输入量，按其幅值的大小来确定跟踪调节步长，在不超过1S的时间内完成θ2(t)的整个跟踪过程，以上环节在DPLL的运行中连续循环进行。
本发明基于精确离散时间控制的合并单元暂态测试***包括主CPU、模拟量采集板卡、模拟量转换模块、FPGA控制的报文检测模块、恒温晶振、暂态模拟量采集前置和上位机。主CPU分别与上位机、FPGA控制的报文检测模块连接；模拟量采集板卡一端连接上位机，一端连接模拟量转换模块；恒温晶振分别连接主CPU、模拟量转换模块和FPGA控制的报文检测模块；被试合并单元的输出端接FPGA控制的报文检测模块；测试***与合并单元同时接入模拟量信号，接入测试***的模拟量信号通过暂态模拟量采集前置到FPGA控制的报文检测模块，再通过FPGA控制的报文检测模块到主CPU的报文控制模块。
本发明基于精确离散时间控制的合并单元暂态测试***是为智能变电站数字化采样体系采样值点对点传输合并单元暂态时间特性的测试而开发的，通过继电保护测试仪外加模拟量，测试***与合并单元同时接入模拟信号，高精度板卡采集模拟信号，FPGA接收来自被试合并单元的9-2报文信号，通过计算板卡接收数据与被试合并单元数字量之间的相位角差计算出合并单元的额定延时，并通过锁相环计算出被试合并单元延时发送抖动度。利用FPGA硬件高可靠性以及分辨率实时计算出合并单元发送报文的延时抖动度。利用暂态采样前置采集暂态电流信号，采用录播技术比较暂态采样前置的模拟量采集起始点时刻与被试合并单元的起始点时刻。
本发明***采用外置暂态采集单元，将暂态采集与测试***本体分开，防止暂态大电流信号进入测试***造成损坏。
本发明采集单元采用电池供电，采样***采用浮地***保证大电流信号干扰不影响测试的整体精度。
本发明***采用实时电流相位判别，按照暂态相位角关系测试合并单元的暂态延时；本发明支持多种暂态指标测试，可分别测试同步暂态精度、离散暂态精度、离散锁相暂态精度。
本发明的有益效果是，本发明***外置暂态采集单元，将暂态采集与测试***本体分开，防止暂态大电流信号进入测试***造成损坏。本发明采集单元采用电池供电，采样***采用浮地***保证大电流信号干扰不影响测试的整体精度。因为本发明采用强大的嵌入式操作***以及FPGA作为测试***的终端测试设备，所以具有很好的实时性测试，快速响应，能满足智能变电站过程层报文的实时性要求，时间分辨率可以达到20ns。本发明不用导入CID文件格式，直接按照报文里的配置信息来实现合并单元校验工作。本发明采用实时电流相位判别，按照暂态相位角关系测试合并单元的暂态延时。本发明支持多种暂态指标测试，可分别测试同步暂态精度、离散暂态精度、离散锁相暂态精度。本发明采用暂稳态一体化设计，测试***不仅仅支持暂态测试也支持稳态时间测试。本发明可以精确地测试模拟量输入合并单元基于离散数据传输的数字量暂态精度，为智能变电站的大面积推广提供检测依据。
附图说明
图1为数字式相位锁定器进行时间的消抖原理框图；
图2为本发明基于精确离散时间控制的合并单元暂态测试***结构示意图。
具体实施方式
本发明实施例基于精确离散时间控制的合并单元暂态测试***由主CPU、模拟量采集板卡、模拟量转换模块、FPGA控制的报文检测模块、恒温晶振、暂态模拟量采集前置和上位机组成。
其中，FPGA采用Xilinx的Spartan3系列产品XC3S1500，来实现合并单元MU的以太网采样值和FT3采样值接收，FPGA同样基于上述恒温晶振，对每个采样值进行精确时间标定，FPGA良好的时序控制能力能将接收环节的时间抖动控制在纳秒级别。
采用Freescale公司的MPC8247嵌入式微处理器，该处理器属于PowerQUICC II系列，包含一个基于PowerPC MPC603e的内核，和一个通信处理内核CPM。测试装置的应用软件以vxworks嵌入式实时操作***为平台，C语言编写。
连接本***的光纤收发器采用Agilent的AFBR5803，以保证有足够的带宽和响应速度。
上位机的程序基于美国NI公司的Labview平台开发，该平台在虚拟仪器、测量控制和仿真领域，具有独到的优势，延时测试充分利用其数据和图形处理能力，以及方便的图形化G语言开发能力，完成标准源和试品的数据接收，误差分析，波形绘制，数据存储和事后分析功能。
在没有外接同步信号源的情况下，依靠自身的恒温晶振来实现被试合并单元的时间特性测试。
Claims (1)
1.一种基于精确离散时间控制的合并单元暂态测试***，包括上位机、模拟量采集卡、模拟量转换模块，其特征在于，所述***还包括主CPU、FPGA控制的报文检测模块、恒温晶振和暂态模拟量采集前置；主CPU分别与上位机、FPGA控制的报文检测模块连接；模拟量采集板卡一端连接上位机，一端连接模拟量转换模块；恒温晶振分别连接主CPU、模拟量转换模块和FPGA控制的报文检测模块；被试合并单元的输出端接FPGA控制的报文检测模块；测试***与合并单元同时接入模拟量信号，接入测试***的模拟量信号通过暂态模拟量采集前置到FPGA控制的报文检测模块，再通过FPGA控制的报文检测模块到主CPU的报文控制模块；
所述测试***与合并单元同时接入模拟信号，高精度板卡采集模拟信号，通过计算板卡接收数据与被试合并单元数字量之间的相位角差计算出合并单元的额定延时，并通过锁相环计算出被试合并单元延时发送抖动度；
所述测试***采用实时电流相位判别，按照暂态相位角关系测试合并单元的暂态延时；所述***支持多种暂态指标测试，可分别测试同步暂态精度、离散暂态精度、离散锁相暂态精度。
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