CN108091653B - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种半导体器件包括：在基板上的第一有源图案和第二有源图案；第一栅电极和第二栅电极，分别跨过第一有源图案和第二有源图案；第一绝缘图案，在第一栅电极和第二栅电极之间并使第一栅电极和第二栅电极分隔开；栅间隔物，在第一栅电极的侧壁上、在第二栅电极的侧壁上以及在第一绝缘图案的侧壁上；以及第二绝缘图案，在栅间隔物与第一绝缘图案的侧壁之间，其中第一栅电极、第一绝缘图案和第二栅电极沿第一方向布置，并且其中栅间隔物在第一方向上延伸。

Description

半导体器件
技术领域
本公开涉及一种半导体器件以及制造该半导体器件的方法，更具体地，涉及包括场效应晶体管的半导体器件以及制造该半导体器件的方法。
背景技术
由于半导体器件的小尺寸、多功能和/或低制造成本，半导体器件被认为是电子产业中的一个重要因素。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件两者的混合式半导体器件中的任一种。随着电子产业的先进发展，半导体器件已经被越来越要求高集成。例如，半导体器件已经越来越被要求高可靠性、高速度和/或多功能。为了满足这些要求的特性，半导体器件逐渐变复杂并被高度集成。
发明内容
根据示范性实施方式，一种半导体器件可以包括：在基板上的第一有源图案和第二有源图案；第一栅电极和第二栅电极，分别跨过第一有源图案和第二有源图案；第一绝缘图案，插置在第一栅电极和第二栅电极之间并使第一栅电极和第二栅电极分隔开；栅间隔物，在第一栅电极的侧壁、第二栅电极的侧壁以及第一绝缘图案的侧壁上；以及第二绝缘图案，插置在栅间隔物与第一绝缘图案的侧壁之间。第一栅电极、第一绝缘图案和第二栅电极可以沿第一方向布置。栅间隔物可以在第一方向上延伸。
根据示范性实施方式，一种半导体器件可以包括：在基板上的PMOSFET区域和NMOSFET区域；第一栅电极，跨过PMOSFET区域；第二栅电极，跨过NMOSFET区域；以及第一绝缘图案和第二绝缘图案，插置在第一栅电极和第二栅电极之间。第一绝缘图案可以包括彼此相反的第一侧壁和第二侧壁。第一绝缘图案还可以包括彼此相反的第三侧壁和第四侧壁。第一栅电极和第二栅电极可以分别面对第一侧壁和第二侧壁。第二绝缘图案可以覆盖第三侧壁和第四侧壁。
根据示范性实施方式，一种制造半导体器件的方法可以包括：在基板上形成第一有源图案和第二有源图案；形成跨过第一有源图案和第二有源图案的牺牲图案；在牺牲图案的侧壁上形成栅间隔物；去除牺牲图案的第一部分以形成开口；顺序地形成填充开口的下绝缘层和上绝缘层；去除牺牲图案的第二部分和第三部分以形成第一空的空间和第二空的空间；以及去除下绝缘层的通过第一空的空间和第二空的空间暴露的部分以形成第一绝缘图案。牺牲图案的第一部分可以位于第一有源图案和第二有源图案之间。牺牲图案的第二部分可以跨过第一有源图案。牺牲图案的第三部分可以跨过第二有源图案。
根据示范性实施方式，一种半导体器件可以包括：在基板上的第一有源图案和第二有源图案；分别跨过第一有源图案和第二有源图案的第一栅电极和第二栅电极；第一绝缘图案，在第一栅电极和第二栅电极之间，第一栅电极、第一绝缘图案和第二栅电极沿第一方向布置；以及第二绝缘图案，在第一绝缘图案的侧壁上，第二绝缘图案沿第一方向延伸。
附图说明
通过参照附图详细描述示范性实施方式，各特征对于本领域普通技术人员来说将变得明显，附图中：
图1示出根据示范性实施方式的半导体器件的俯视图。
图2A至图2D示出分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
图3示出根据示范性实施方式的第一栅电极和第二栅电极以及第一绝缘图案和第二绝缘图案的示意性透视图。
图4、图6、图8、图10、图12、图14、图16、图18和图20示出根据示范性实施方式的制造半导体器件的方法中的多个阶段的俯视图。
图5A、图7A、图9A、图11A、图13A、图15A、图17A、图19A和图21A示出分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线A-A'截取的剖视图。
图5B、图7B、图9B、图11B、图13B、图15B、图17B、图19B和图21B示出分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线B-B'截取的剖视图。
图5C、图7C、图9C、图11C、图13C、图15C、图17C、图19C和图21C示出分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线C-C'截取的剖视图。
图7D、图9D、图11D、图13D、图15D、图17D、图19D和图21D示出分别沿图6、图8、图10、图12、图14、图16、图18和图20的线D-D'截取的剖视图。
图22示出根据示范性实施方式的半导体器件的沿图1的线C-C'截取的剖视图。
图23A和图23B示出根据示范性实施方式的半导体器件的分别沿图1的线A-A'和B-B'的剖视图。
图24示出根据示范性实施方式的第一栅电极和第二栅电极以及第一绝缘图案和第二绝缘图案的示意性透视图。
图25A至图25D示出根据示范性实施方式的制造半导体器件的方法中的多个阶段的分别沿图1的线A-A'、B-B'、C-C'和D-D'的剖视图。
图26示出根据示范性实施方式的半导体器件的俯视图。
图27示出沿图26的线A-A'截取的剖视图。
图28和图29示出根据示范性实施方式的制造半导体器件的方法中的多个阶段的分别沿图10和图12的线A-A'的剖视图。
具体实施方式
图1是示出根据示范性实施方式的半导体器件的俯视图。图2A至图2D是分别沿图1的线A-A'、B-B'、C-C'和D-D'的剖视图。图3是示出根据示范性实施方式的第一栅电极和第二栅电极以及第一绝缘图案和第二绝缘图案的透视图。
参照图1、图2A至图2D和图3，器件隔离层ST可以提供在基板100的上部分处。器件隔离层ST可以限定p型金属氧化物半导体场效应晶体管(PMOSFET)区域PR和n型金属氧化物半导体场效应晶体管(NMOSFET)区域NR。基板100可以是包括例如硅、锗、硅锗等的化合物半导体基板或半导体基板。器件隔离层ST可以包括绝缘材料，例如硅氧化物层。
PMOSFET区域PR和NMOSFET区域NR可以在平行于基板100的顶表面的第一方向D1上隔着器件隔离层ST彼此间隔开。PMOSFET区域PR和NMOSFET区域NR可以在交叉第一方向D1的第二方向D2上延伸。PMOSFET区域PR和NMOSFET区域NR之间的器件隔离层ST可以比有源图案AP1或AP2之间的器件隔离层ST深。
PMOSFET区域PR和NMOSFET区域NR可以构成用于存储数据的存储单元部分。例如，基板100的存储单元部分可以在其上提供有构成多个静态随机存取存储器(SRAM)单元的存储单元晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括所述存储单元晶体管中的至少一个。
可选地，PMOSFET区域PR和NMOSFET区域NR可以是在其上包括逻辑晶体管的逻辑单元部分，该逻辑晶体管构成半导体器件的逻辑电路。例如，基板100的逻辑单元部分可以在其上提供有构成处理器芯或I/O端子的逻辑晶体管。PMOSFET区域PR和NMOSFET区域NR可以包括所述逻辑晶体管中的至少一个。然而，本实施方式不限于此。
PMOSFET区域PR和NMOSFET区域NR可以在其上提供有在第二方向D2上延伸的多个有源图案AP1和AP2。有源图案AP1和AP2可以包括在PMOSFET区域PR上的第一有源图案AP1和在NMOSFET区域NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以是基板100的从基板100的顶表面突出的部分。第一有源图案AP1和第二有源图案AP2可以沿第一方向D1布置，例如第一有源图案AP1和第二有源图案AP2可以沿第二方向D2延伸并可以沿第一方向D1彼此间隔开。
第一沟槽TR1可以限定在相邻的第一有源图案AP1之间，第二沟槽TR2可以限定在相邻的第二有源图案AP2之间。器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2。器件隔离层ST可以直接覆盖第一有源图案AP1的下部侧壁和第二有源图案AP2的下部侧壁。例如，在图1中，三个第一有源图案AP1被示出在PMOSFET区域PR上并且三个第二有源图案AP2被示出在NMOSFET区域NR上，但是实施方式不限于此。
如图2C所示，第一有源图案AP1和第二有源图案AP2可以具有在器件隔离层ST之上竖直地突出的上部分。第一有源图案AP1和第二有源图案AP2的上部分的每个可以成形得像在一对器件隔离层ST之间突出的鳍一样。
参照图2C-图2D，第一沟道区CH1和第一源/漏区SD1可以提供在第一有源图案AP1的上部分处。第一源/漏区SD1可以是p型杂质区。每个第一沟道区CH1可以插置在一对第一源/漏区SD1之间。第二沟道区CH2和第二源/漏区SD2可以提供在第二有源图案AP2的上部分处。第二源/漏区SD2可以是n型杂质区。每个第二沟道区CH2可以插置在一对第二源/漏区SD2之间。
第一源/漏区SD1和第二源/漏区SD2可以是通过选择性外延生长工艺形成的外延图案。第一源/漏区SD1和第二源/漏区SD2可以具有比第一沟道区CH1和第二沟道区CH2的顶表面高地定位的顶表面，例如相对于基板100的底部。第一源/漏区SD1和第二源/漏区SD2可以包括与基板100的半导体元素不同的半导体元素。例如，第一源/漏区SD1可以包括其晶格常数大于基板100的半导体元素的晶格常数的半导体元素。结果，第一源/漏区SD1可以向第一沟道区CH1提供压应力。例如，第二源/漏区SD2可以包括其晶格常数小于基板100的半导体元素的晶格常数的半导体元素。结果，第二源/漏区SD2可以向第二沟道区CH2提供张应力。在另一示例中，第二源/漏区SD2可以包括其晶格常数等于基板100的半导体元素的晶格常数的半导体元素。
如图1所示，栅电极GE可以被提供为在第一方向D1上延伸同时跨过第一有源图案AP1和第二有源图案AP2。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以竖直地交叠第一沟道区CH1和第二沟道区CH2。每个栅电极GE可以围绕第一沟道区CH1和第二沟道区CH2的每个的顶表面和两个相反的侧壁(见图2C)。例如，栅电极GE可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。
栅电极GE可以包括第一栅电极GE1和第二栅电极GE2。第一栅电极GE1可以跨过PMOSFET区域PR的第一有源图案AP1，第二栅电极GE2可以跨过NMOSFET区域NR的第二有源图案AP2。第一栅电极GE1和第二栅电极GE2可以在第一方向D1上被并排排列。
如图1所示，一对栅间隔物GS可以设置在每个栅电极GE的两个相反的侧壁上。栅间隔物GS可以沿栅电极GE在第一方向D1上延伸。如图2B所示，栅间隔物GS可以具有比栅电极GE的顶表面高的顶表面。栅间隔物GS的顶表面可以与下面将讨论的第一层间电介质层140的顶表面共平面。栅间隔物GS可以包括例如SiO2、SiCN、SiCON和SiN中的一种或更多种。可选地，栅间隔物GS可以包括由例如SiO2、SiCN、SiCON和SiN中的两种或更多种组成的多个层。
该对栅间隔物GS可以包括第一栅间隔物GS1和第二栅间隔物GS2。第一栅电极GE1和第二栅电极GE2可以插置在第一栅间隔物GS1和第二栅间隔物GS2之间。第一栅间隔物GS1可以位于第一栅电极GE1和第二栅电极GE2的每个的侧壁上。第二栅间隔物GS2可以位于第一栅电极GE1和第二栅电极GE2的每个的相反的侧壁上，例如第一栅电极GE1和第二栅电极GE2的每个可以位于第一栅间隔物GS1和第二栅间隔物GS2之间。
栅电介质图案GI可以插置在栅电极GE和第一有源图案AP1之间以及在栅电极GE和第二有源图案AP2之间。每个栅电介质图案GI可以沿每个栅电极GE的底表面延伸。每个栅电介质图案GI可以覆盖第一沟道区CH1和第二沟道区CH2的每个的顶表面和两个相反的侧壁。栅电介质图案GI可以包括高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
栅电介质图案GI可以包括第一栅电介质图案GI1和第二栅电介质图案GI2。第一栅电介质图案GI1可以插置在第一栅电极GE1和第一有源图案AP1之间。第二栅电介质图案GI2可以插置在第二栅电极GE2和第二有源图案AP2之间。
栅覆盖图案GP可以提供在每个栅电极GE上。栅覆盖图案GP可以沿栅电极GE在第一方向D1上延伸。栅覆盖图案GP可以包括相对于下面将讨论的第一层间电介质层140和第二层间电介质层150具有蚀刻选择性的材料。具体地，栅覆盖图案GP可以包括例如SiON、SiCN、SiCON和SiN中的一种或更多种。
如图2A所示，第一绝缘图案IP和第二绝缘图案DO可以插置在第一栅电极GE1和第二栅电极GE2之间。第一绝缘图案IP和第二绝缘图案DO可以提供在PMOSFET区域PR和NMOSFET区域NR之间的器件隔离层ST上。第一绝缘图案IP和第二绝缘图案DO可以竖直地交叠器件隔离层ST。第一绝缘图案IP和第二绝缘图案DO可以使第一栅电极GE1和第二栅电极GE2彼此分隔。例如，第一绝缘图案IP可以包括硅氮化物或硅氮氧化物，第二绝缘图案DO可以包括硅氧化物。
第二栅电极GE2、第一绝缘图案IP和第一栅电极GE1可以布置在第一方向D1上。换言之，第二栅电极GE2、第一绝缘图案IP和第一栅电极GE1可以在第一方向D1上彼此对准(见图1和图3)。第一绝缘图案IP和第二绝缘图案DO还可以插置在第一栅间隔物GS1和第二栅间隔物GS2之间。
第一绝缘图案IP可以具有第一侧壁SW1至第四侧壁SW4。第一侧壁SW1和第二侧壁SW2可以平行于第二方向D2，例如在由第二方向D2和第三方向D3限定的平面中，并彼此相反。第三侧壁SW3和第四侧壁SW4可以平行于第一方向D1，例如在由第一方向D1和第三方向D3限定的平面中，并彼此相反。
如图3所示，第二绝缘图案DO可以例如连续地覆盖第一绝缘图案IP的底表面、第三侧壁SW3和第四侧壁SW4。第二绝缘图案DO可以不覆盖第一绝缘图案IP的顶表面、第一侧壁SW1和第二侧壁SW2。也就是，第二绝缘图案DO可以具有“U”形状(见图2A和图3)。
如图2C所示，第一栅电极GE1和第二栅电极GE2可以具有与第一绝缘图案IP的顶表面和第二绝缘图案DO的顶表面基本上共平面的顶表面。在一实施方式中，第一绝缘图案IP的底表面可以定位得高于(例如相对于基板100的底部)第一栅电极GE1和第二栅电极GE2的每个的最下面的底表面。浅凹进区域RG可以被包括在第一栅电极GE1和第二栅电极GE2下面的器件隔离层ST中(图2A)。因此，第二绝缘图案DO下面的器件隔离层ST可以具有比浅凹进区域RG的顶表面高的顶表面。
第一栅电极GE1可以面对第一侧壁SW1，第二栅电极GE2可以面对第二侧壁SW2(见图2C和图3)。第一栅电介质图案GI1可以竖直地延伸，同时插置在第一栅电极GE1和第一绝缘图案IP之间。第一栅电介质图案GI1可以覆盖第一侧壁SW1。第二栅电介质图案GI2可以竖直地延伸，同时插置在第二栅电极GE2和第一绝缘图案IP之间。第二栅电介质图案GI2可以覆盖第二侧壁SW2。
如图2B和图2D所示，第一层间电介质层140可以提供在基板100上。第一层间电介质层140可以覆盖栅间隔物GS、第一源/漏区SD1和第二源/漏区SD2。第一层间电介质层140可以具有与栅覆盖图案GP的顶表面和栅间隔物GS的顶表面基本上共平面的顶表面。第一层间电介质层140可以在其上提供有覆盖栅覆盖图案GP的第二层间电介质层150。
此外，如图1和图2B所示，一对栅电极GE可以在其间提供有一个或更多个接触AC，该一个或更多个接触AC穿过第一层间电介质层140和第二层间电介质层150并电连接到第一源/漏区SD1和第二源/漏区SD2。例如，每个接触AC可以连接到多个第一源/漏区SD1或第二源/漏区SD2。在另一示例中，至少一个接触AC可以连接到单个第一源/漏区SD1或第二源/漏区SD2，但是实施方式不被特别限制于此。
每个接触AC可以包括导电柱165和围绕导电柱165的阻挡层160。阻挡层160可以覆盖导电柱165的侧壁和底表面。导电柱165可以包括金属性材料，例如钨。阻挡层160可以包括金属氮化物，例如Ti/TiN。
硅化物层可以插置在接触AC与第一源/漏区SD1之间以及在接触AC与第二源/漏区SD2之间。也就是，接触AC可以经由硅化物层电连接到第一源/漏区SD1或第二源/漏区SD2。硅化物层可以包括金属硅化物，例如钛硅化物、钽硅化物和钨硅化物中的一种或更多种。
在根据本公开的半导体器件中，第一绝缘图案IP和第二绝缘图案DO可以使第一栅电极GE1和第二栅电极GE2彼此完全绝缘。由于相对大的距离CTF被分别保证(例如限定)在第一绝缘图案IP和其相邻的有源图案AP1和AP2之间(图2C)，所以第一栅电极GE1和第二栅电极GE2可以分别形成在第一绝缘图案IP和其相邻的有源图案AP1和AP2之间的空间中，例如在所限定的距离CTF内。因此，晶体管可以具有增强的电特性。由于第一绝缘图案IP具有强的抗蚀刻性，所以当接触AC被自对准地形成时，可以防止彼此相邻的接触AC之间的电短路。
图4、图6、图8、图10、图12、图14、图16、图18和图20是用于说明根据示范性实施方式的制造半导体器件的方法的俯视图。图5A、图7A、图9A、图11A、图13A、图15A、图17A、图19A和图21A是分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线A-A'截取的剖视图。图5B、图7B、图9B、图11B、图13B、图15B、图17B、图19B和图21B是分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线B-B'截取的剖视图。图5C、图7C、图9C、图11C、图13C、图15C、图17C、图19C和图21C是分别沿图4、图6、图8、图10、图12、图14、图16、图18和图20的线C-C'截取的剖视图。图7D、图9D、图11D、图13D、图15D、图17D、图19D和图21D是分别沿图6、图8、图10、图12、图14、图16、图18和图20的线D-D'截取的剖视图。
参照图4和图5A至图5C，基板100可以被图案化以形成有源图案AP1和AP2。有源图案AP1和AP2可以包括第一有源图案AP1和第二有源图案AP2。具体地，第一有源图案AP1和第二有源图案AP2的形成可以包括在基板100上形成掩模图案以及使用该掩模图案作为蚀刻掩模各向异性地蚀刻基板100。第一沟槽TR1可以形成在第一有源图案AP1之间。第二沟槽TR2可以形成在第二有源图案AP2之间。基板100可以是包括例如硅、锗、硅锗等的化合物半导体基板或半导体基板。
器件隔离层ST可以形成为填充第一沟槽TR1和第二沟槽TR2。具体地，绝缘层(例如硅氧化物层)可以形成为填充第一沟槽TR1和第二沟槽TR2的全部。此后，绝缘层可以被凹进直到暴露第一有源图案AP1的上部分和第二有源图案AP2的上部分。第一有源图案AP1可以构成PMOSFET区域PR，第二有源图案AP2可以构成NMOSFET区域NR。
衬垫层EG可以形成在基板100的整个表面上。衬垫层EG可以覆盖器件隔离层ST的顶表面。第一有源图案AP1和第二有源图案AP2可以具有其在器件隔离层ST之间暴露并用衬垫层EG覆盖的上部分。例如，衬垫层EG可以包括硅氧化物层。
参照图6和图7A至图7D，牺牲图案SP可以形成为跨过第一有源图案AP1和第二有源图案AP2。牺牲图案SP可以形成为具有在第一方向D1上延伸的线或条的形状。具体地，牺牲图案SP的形成可以包括在基板100的整个表面上形成牺牲层以及图案化该牺牲层。该牺牲层可以包括例如多晶硅层。
一对栅间隔物GS可以形成在每个牺牲图案SP的两个相反的侧壁上。栅间隔物GS的形成可以包括在基板100的整个表面上共形地形成间隔物层以及各向异性地蚀刻间隔物层。间隔物层可以包括例如SiO2、SiCN、SiCON和SiN中的一种或更多种。可选地，间隔物层可以包括SiO2、SiCN、SiCON和SiN中的两种或更多种组成的多个层。
第一源/漏区SD1和第二源/漏区SD2可以形成在每个牺牲图案SP的相反两侧。第一源/漏区SD1和第二源/漏区SD2可以通过使用基板100作为籽晶层的选择性外延生长工艺形成。例如，外延生长工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。
蚀刻工艺可以被首先进行以选择性地蚀刻在每个牺牲图案SP的相反两侧的第一有源图案AP1和第二有源图案AP2。第一有源图案AP1的被蚀刻的上部分可以被用作从其形成第一源/漏区SD1的籽晶层，第二有源图案AP2的被蚀刻的上部分可以被用作从其形成第二源/漏区SD2的籽晶层。当第一源/漏区SD1被形成时，第一沟道区CH1可以限定在一对第一源/漏区SD1之间。同样地，当第二源/漏区SD2被形成时，第二沟道区CH2可以限定在一对第二源/漏区SD2之间。
第一源/漏区SD1可以用p型杂质掺杂，第二源/漏区SD2可以用n型杂质掺杂。例如，在形成第一源/漏区SD1和第二源/漏区SD2时，杂质可以被原位地掺杂。可选地，在形成第一源/漏区SD1和第二源/漏区SD2之后，杂质可以被掺杂到第一源/漏区SD1和第二源/漏区SD2中。
接着，第一层间电介质层140可以形成为覆盖第一源/漏区SD1和第二源/漏区SD2、牺牲图案SP和栅间隔物GS。例如，第一层间电介质层140可以包括硅氧化物层。然后，第一层间电介质层140可以被平坦化直到暴露牺牲图案SP的顶表面。可以进行回蚀刻或化学机械抛光(CMP)工艺以平坦化第一层间电介质层140。结果，第一层间电介质层140可以具有与牺牲图案SP的顶表面和栅间隔物GS的顶表面基本上共平面的顶表面。
蚀刻停止层145可以形成在第一层间电介质层140上。蚀刻停止层145可以覆盖牺牲图案SP的顶表面。例如，蚀刻停止层145可以包括硅氮化物层。
参照图8和图9A至图9D，具有开口OP的掩模图案MP可以形成在蚀刻停止层145上。掩模图案MP的形成可以包括在蚀刻停止层145上形成掩模层、在掩模层上形成光致抗蚀剂层、以及使用光致抗蚀剂图案作为蚀刻掩模蚀刻该掩模层。开口OP可以限定在该处将形成第一绝缘图案IP和第二绝缘图案DO的位置，如以上参照图1、图2A至图2D和图3讨论的。开口OP可以形成在PMOSFET区域PR和NMOSFET区域NR之间的器件隔离层ST上。
掩模图案MP可以用作蚀刻掩模来蚀刻蚀刻停止层145以及牺牲图案SP的上部分。在此步骤中，也可以对第一层间电介质层140的一部分以及栅间隔物GS的部分进行蚀刻。开口OP可以部分地暴露牺牲图案SP的顶表面。
参照图10和图11A至图11D，可以对经由开口OP暴露的牺牲图案SP进行各向异性蚀刻工艺。各向异性蚀刻工艺可以选择性地蚀刻牺牲图案SP。牺牲图案SP可以在其中具有空的空间，该空的空间由对牺牲图案SP的一部分进行的各向异性蚀刻工艺产生并空间地连接到开口OP。之后，衬垫层EG可以被蚀刻以选择性地去除其经由开口OP暴露的部分。开口OP可以部分地暴露器件隔离层ST的顶表面。开口OP可以将牺牲图案SP划分成第一牺牲图案SP1和第二牺牲图案SP2。第一牺牲图案SP1和第二牺牲图案SP2可以隔着开口OP在第一方向D1上彼此间隔开。第一牺牲图案SP1可以跨过第一有源图案AP1，第二牺牲图案SP2可以跨过第二有源图案AP2。
参照图12和图13A至图13D，下绝缘层DL和上绝缘层IL可以顺序地形成以填充开口OP。下绝缘层DL可以通过例如原子层沉积(ALD)工艺共形地形成。下绝缘层DL可以覆盖开口OP的侧壁和底部，例如下绝缘层DL可以在开口OP的侧壁和底部上具有均匀的厚度。下绝缘层DL可以不完全填充开口OP。上绝缘层IL可以使用表现出优良的间隙填充特性的沉积工艺(例如ALD或CVD)形成。上绝缘层IL可以形成在下绝缘层DL上以完全填充开口OP。例如，下绝缘层DL可以包括硅氧化物层，上绝缘层IL可以包括硅氮化物层或硅氮氧化物层。
参照图14和图15A至图15D，可以进行平坦化工艺直到暴露牺牲图案SP的顶表面。平坦化工艺可以去除掩模图案MP和蚀刻停止层145。平坦化工艺可以将上绝缘层IL转变成第一绝缘图案IP。第一绝缘图案IP可以具有与牺牲图案SP的顶表面基本上共平面的顶表面。下绝缘层DL可以覆盖第一绝缘图案IP的底表面和侧壁。第一绝缘图案IP和下绝缘层DL可以例如沿第一方向D1插置在第一牺牲图案SP1和第二牺牲图案SP2之间。
参照图16和图17A至图17D，可以对暴露的牺牲图案SP进行各向异性蚀刻工艺。各向异性蚀刻工艺可以选择性地蚀刻牺牲图案SP，例如去除牺牲图案SP。牺牲图案SP的去除可以形成空的空间ES。空的空间ES可以暴露衬垫层EG。空的空间ES可以包括在去除第一牺牲图案SP1时形成的第一空的空间ES1以及在去除第二牺牲图案SP2时形成的第二空的空间ES2。第一空的空间ES1和第二空的空间ES2可以暴露下绝缘层DL的侧壁(图17C)。
参照图18和图19A至图19D，可以进行各向同性蚀刻工艺以例如从空的空间ES的底部和从有源图案的表面去除经由空的空间ES暴露的衬垫层EG。如以上讨论的，衬垫层EG、下绝缘层DL和器件隔离层ST可以都包括相同的材料(例如硅氧化物层)。因此，在去除衬垫层EG的各向同性蚀刻工艺期间，例如由图17C中的空的空间ES暴露的下绝缘层DL也可以被蚀刻以去除其经由第一空的空间ES1和第二空的空间ES2暴露的部分(由图18和图19C的虚线表示)，从而形成第二绝缘图案DO。例如，如图18所示，下绝缘层DL的通过第一空的空间ES1和第二空的空间ES2暴露的部分(即下绝缘层DL的沿第一方向D1邻近第一绝缘图案IP的部分(由虚线表示))可以被去除，而下绝缘层DL的在第一绝缘图案IP和栅间隔物GS之间的部分(即下绝缘层DL的沿第二方向D2邻近第一绝缘图案IP的部分)可以保留从而限定第二绝缘图案DO。
由于下绝缘层DL被部分地去除，所以第一绝缘图案IP的侧壁可以通过第一空的空间ES1和第二空的空间ES2暴露。下绝缘层DL的部分去除可以使得第一空的空间ES1和第二空的空间ES2在第一方向D1上具有增大了第一距离L1的长度。第一距离L1可以与下绝缘层DL的厚度相同。
器件隔离层ST也可以在衬垫层EG的各向同性蚀刻工艺期间在其上部分上被部分地蚀刻，因此浅凹进区域RG可以被形成，例如用于增大空的空间ES的深度。因此，第二绝缘图案DO下面的器件隔离层ST可以具有比浅凹进区域RG的顶表面高的顶表面(图19A)。
参照图20和图21A至图21D，栅电介质图案GI、栅电极GE和栅覆盖图案GP可以形成在每个空的空间ES中。栅电介质图案GI可以共形地形成为不完全填充空的空间ES。栅电介质图案GI可以通过原子层沉积(ALD)或化学氧化形成。例如，栅电介质图案GI可以包括高k电介质材料。高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或更多种。
第一栅电介质图案GI1和第二栅电介质图案GI2可以分别形成在第一空的空间ES1和第二空的空间ES2中。第一栅电介质图案GI1可以覆盖第一绝缘图案IP的侧壁。第二栅电介质图案GI2可以覆盖第一绝缘图案IP的相反的侧壁。
栅电极GE可以通过形成栅电极层以完全填充栅电介质图案GI之上的空的空间ES以及平坦化该栅电极层而形成。例如，栅电极层可以包括导电的金属氮化物(例如钛氮化物或钽氮化物)和金属(例如钛、钽、钨、铜或铝)中的一种或更多种。
第一栅电极GE1和第二栅电极GE2可以分别形成在第一空的空间ES1和第二空的空间ES2中。由于下绝缘层DL如上所讨论地被部分地去除，所以第一栅电极GE1和第二栅电极GE2的每个可以形成在其长度被增加第一距离L1的空间中。因此，第一栅电极GE1可以形成在第一绝缘图案IP和其相邻的第一有源图案AP1之间的空间中，第二栅电极GE2可以形成在第一绝缘图案IP和其相邻的第二有源图案AP2之间的空间中。结果，可以增强包括第一栅电极GE1和第二栅电极GE2的晶体管的电特性。
随后，栅电极GE可以在其上部分上凹进。第一绝缘图案IP和第二绝缘图案DO也可以在其上部分上凹进。栅覆盖图案GP可以形成在栅电极GE和第一绝缘图案IP上。栅覆盖图案GP可以形成为完全填充栅电极GE的凹进区域和第一绝缘图案IP的凹进区域。栅覆盖图案GP可以包括SiON、SiCN、SiCON和SiN中的一种或更多种。
返回参照图1和图2A至图2D，第二层间电介质层150可以形成在第一层间电介质层140和栅覆盖图案GP上。第二层间电介质层150可以包括例如硅氧化物层或低k氧化物层。例如，低k氧化物层可以包括碳掺杂的硅氧化物层诸如SiCOH。可以进行化学气相沉积(CVD)工艺以形成第二层间电介质层150。
接触孔可以形成为以这样的方式穿过第二层间电介质层150和第一层间电介质层110使得第一源/漏区SD1和第二源/漏区SD2通过接触孔暴露。例如，接触孔可以是通过栅覆盖图案GP、栅间隔物GS和第一绝缘图案IP被自对准的自对准接触孔。
接触孔可以在其中提供有与第一源/漏区SD1和第二源/漏区SD2接触的接触AC。每个接触AC可以包括导电柱165和围绕导电柱165的阻挡层160。具体地，阻挡层160可以形成为部分地填充接触孔。之后，导电层可以形成为完全填充接触孔，可以进行平坦化工艺直到暴露第二层间电介质层150的顶表面。阻挡层160可以包括金属氮化物例如Ti/TiN，导电柱165可以包括金属例如钨。
图22是用于说明根据示范性实施方式的半导体器件的沿图1的线C-C'截取的剖视图。在接下来的实施方式中，与之前参照图1、图2A至图2D讨论的那些重复的技术特征的详细描述将被省略并且差异将被详细地讨论。
参照图1、图2A、图2B、图2D和图22，第二绝缘图案DO可以包括凹进区域RS。凹进区域RS可以形成在第一绝缘图案IP和器件隔离层ST之间。凹进区域RS可以朝向第二绝缘图案DO的中心凹进。例如，凹进区域RS可以在第一方向D1上凹进。凹进区域RS可以被包括在第二绝缘图案DO下面的器件隔离层ST的上部分中。器件隔离层ST的上部分中的凹进区域RS可以与第二绝缘图案DO中包括的凹进区域RS对准。凹进区域RS可以在以上参照图18和图19A至图19D讨论的各向同性蚀刻工艺期间当下绝缘层DL被过蚀刻时形成。
图23A和图23B是用于说明根据示范性实施方式的半导体器件的分别沿图1的线A-A'和B-B'截取的剖视图。图24是粗略地示出根据示范性实施方式的第一栅电极和第二栅电极以及第一绝缘图案和第二绝缘图案的透视图。在接下来的实施方式中，与之前参照图1、图2A至图2D和图3讨论的那些重复的技术特征的详细描述将被省略并且差异将被详细地讨论。
参照图1、图2B、图2D、图23A、图23B和图24，第二绝缘图案DO可以不覆盖第一绝缘图案IP的底表面。第一绝缘图案IP可以与器件隔离层ST直接接触。第二绝缘图案DO可以被提供为一对以覆盖第一绝缘图案IP的两个相反的侧壁。
图25A至图25D是用于说明根据示范性实施方式的制造半导体器件的方法的分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
参照图12和图25A至图25D，下绝缘层DL可以形成在图10和图11A至图11D的所得结构上。下绝缘层DL可以经历各向异性蚀刻工艺，因此被再成形为间隔物形状。此后，可以形成上绝缘层IL。由于下绝缘层DL具有间隔物形状，所以上绝缘层IL可以与器件隔离层ST直接接触。除了上述之外的其它工艺可以与之前参照图4至图21D讨论的那些相同。
图26是用于说明根据示范性实施方式的半导体器件的俯视图。图27是沿图26的线A-A'截取的剖视图。在接下来的实施方式中，与之前参照图1、图2A至图2D和图3讨论的那些重复的技术特征的详细描述将被省略并且差异将被详细地讨论。
参照图26和图27，第一绝缘图案IP可以在其上部包括一对延伸部EP。每个延伸部EP可以从第一绝缘图案IP朝向邻近第一绝缘图案IP的栅电极GE突出。第一栅间隔物GS1可以具有邻近第一绝缘图案IP的凹入部分，第二栅间隔物GS2可以具有邻近第一绝缘图案IP的凹入部分。第一栅间隔物GS1的该部分和第二栅间隔物GS2的该部分可以具有比其它栅间隔物GS的部分低的顶表面。
第二绝缘图案DO可以插置在第一绝缘图案IP与第一栅间隔物GS1和第二栅间隔物GS2之间。第二绝缘图案DO可以竖直地插置在延伸部EP与第一栅间隔物GS1和第二栅间隔物GS2之间。也就是，第二绝缘图案DO可以插置在延伸部EP的底表面与第一栅间隔物GS1的顶表面和第二栅间隔物GS2的顶表面之间。延伸部EP可以竖直地交叠第一栅间隔物GS1和第二栅间隔物GS2。
根据示范性实施方式，第一栅间隔物GS1和第二栅间隔物GS2可以在其上提供有表现出相对强的耐蚀刻性的延伸部EP，从而可以降低在自对准形成的接触AC之间发生电短路的风险。
图28和图29是分别沿图10和图12的线A-A'截取的剖视图，用于说明根据示范性实施方式的制造半导体器件的方法。
参照图10和图28，在图10和图11A至图11D的所得结构上，通过开口OP暴露的栅间隔物GS可以凹进。凹进的栅间隔物GS可以具有比其它栅间隔物GS的顶表面低得多的顶表面。
参照图12和图29，下绝缘层DL和上绝缘层IL可以顺序地形成以填充开口OP。上绝缘层IL的一部分可以位于凹进的栅间隔物GS之上。上绝缘层IL的位于栅间隔物GS之上的部分可以形成为参照图26和图27讨论的延伸部EP。除了上述之外的其它工艺可以与之前参照图4至图21D讨论的那些相同。
作为总结和回顾，实施方式提供了包括具有增强的电特性的场效应晶体管的半导体器件。实施方式还提供了制造这样的半导体器件的方法。也就是，根据实施方式的半导体器件包括通过第一绝缘图案和第二绝缘图案彼此分隔的PMOSFET区域和NMOSFET区域的栅电极。在第一绝缘图案和其相邻的有源图案之间可以保证相对大的距离，因此，栅电极可以形成在第一绝缘图案和其相邻的有源图案之间的区域空间中，从而增强晶体管的电特性。由于第一绝缘图案具有强的耐蚀刻性，所以当接触被自对准地形成时，可以防止相邻的接触之间的电短路。
这里已经公开了示例实施方式，尽管采用了特定的术语，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如到提交本申请时为止对于本领域普通技术人员来说将是显然的，结合特定实施方式描述的特征、特性和/或元件可以被单独地使用，或者可以与结合其它实施方式描述的特征、特性和/或元件结合地使用，除非另外地明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变，而没有脱离本发明的精神和范围，本发明的范围在权利要求书中阐述。
于2016年11月22日在韩国知识产权局提交且名称为“半导体器件以及制造该半导体器件的方法”的第10-2016-0155967号韩国专利申请通过引用被整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
在基板上的第一有源图案和第二有源图案；
第一栅电极和第二栅电极，分别跨过所述第一有源图案和所述第二有源图案；
第一绝缘图案，在所述第一栅电极和所述第二栅电极之间并使所述第一栅电极和所述第二栅电极分隔开；
栅间隔物，在所述第一栅电极的侧壁上、在所述第二栅电极的侧壁上以及在所述第一绝缘图案的侧壁上；以及
第二绝缘图案，在所述栅间隔物与所述第一绝缘图案的侧壁之间，
其中所述第一栅电极、所述第一绝缘图案和所述第二栅电极沿第一方向布置，
其中所述栅间隔物在所述第一方向上延伸，
其中所述第二绝缘图案在所述基板与所述第一绝缘图案的底表面之间，以及
其中所述第二绝缘图案包括在所述基板与所述第一绝缘图案的所述底表面之间的凹进区域。
2.如权利要求1所述的半导体器件，其中所述第一绝缘图案的顶表面与所述第一栅电极的顶表面和所述第二栅电极的顶表面共平面。
3.如权利要求1所述的半导体器件，还包括在所述基板中并限定所述第一有源图案和所述第二有源图案的器件隔离层，所述第一绝缘图案和所述第二绝缘图案竖直地交叠所述器件隔离层。
4.如权利要求3所述的半导体器件，其中所述第一绝缘图案与所述器件隔离层的顶表面直接接触。
5.如权利要求1所述的半导体器件，还包括在所述第一有源图案与所述第一栅电极之间以及在所述第一绝缘图案与所述第一栅电极之间的栅电介质图案。
6.如权利要求1所述的半导体器件，其中所述第一绝缘图案包括在其上部的延伸部，所述延伸部位于所述栅间隔物的顶表面上。
7.如权利要求6所述的半导体器件，其中所述第二绝缘图案在所述延伸部的底表面与所述栅间隔物的所述顶表面之间。
8.如权利要求1所述的半导体器件，还包括覆盖所述第一栅电极和所述第二栅电极的顶表面以及所述第一绝缘图案的顶表面的栅覆盖图案。
9.如权利要求1所述的半导体器件，其中：
所述第一有源图案和所述第二有源图案的每个包括沟道区和跨越所述沟道区彼此间隔开的一对源/漏区，
所述第一栅电极在所述第一有源图案的所述沟道区上，并且
所述第二栅电极在所述第二有源图案的所述沟道区上。
10.如权利要求1所述的半导体器件，其中：
所述第一有源图案和所述第一栅电极构成PMOSFET，并且
所述第二有源图案和所述第二栅电极构成NMOSFET。
11.如权利要求1所述的半导体器件，其中：
所述第一栅电极围绕所述第一有源图案的顶表面和两个相反的侧壁，并且
所述第二栅电极围绕所述第二有源图案的顶表面和两个相反的侧壁。
12.一种半导体器件，包括：
在基板上的PMOSFET区域和NMOSFET区域；
跨过所述PMOSFET区域的第一栅电极；
跨过所述NMOSFET区域的第二栅电极；以及
第一绝缘图案和第二绝缘图案，在所述第一栅电极和所述第二栅电极之间，
其中所述第一绝缘图案包括彼此相反的第一侧壁和第二侧壁以及彼此相反的第三侧壁和第四侧壁，
其中所述第一栅电极和所述第二栅电极分别面对所述第一侧壁和所述第二侧壁，所述第二绝缘图案覆盖所述第三侧壁和所述第四侧壁，
其中所述第二绝缘图案在所述基板与所述第一绝缘图案的底表面之间，以及
其中所述第二绝缘图案包括在所述基板与所述第一绝缘图案的所述底表面之间的凹进区域。
13.如权利要求12所述的半导体器件，还包括沿所述第一栅电极和所述第二栅电极延伸的一对栅间隔物，所述第二绝缘图案在所述一对栅间隔物的每个与所述第三侧壁和所述第四侧壁中的对应一个之间。
14.如权利要求12所述的半导体器件，还包括：
第一栅电介质图案，在所述PMOSFET区域与所述第一栅电极之间；以及
第二栅电介质图案，在所述NMOSFET区域与所述第二栅电极之间，
其中所述第一栅电介质图案覆盖所述第一侧壁，所述第二栅电介质图案覆盖所述第二侧壁。
15.如权利要求12所述的半导体器件，还包括在所述基板中并在所述PMOSFET区域与所述NMOSFET区域之间的器件隔离层，所述第一绝缘图案和所述第二绝缘图案竖直地交叠所述器件隔离层。
16.如权利要求15所述的半导体器件，其中：
所述PMOSFET区域和所述NMOSFET区域的每个包括在所述器件隔离层之上突出的有源图案，
所述第一栅电极交叉所述PMOSFET区域的所述有源图案，并且
所述第二栅电极交叉所述NMOSFET区域的所述有源图案。
17.一种半导体器件，包括：
在基板上的第一有源图案和第二有源图案；
第一栅电极和第二栅电极，分别跨过所述第一有源图案和所述第二有源图案；
第一绝缘图案，在所述第一栅电极和所述第二栅电极之间，所述第一栅电极、所述第一绝缘图案和所述第二栅电极沿第一方向布置；以及
第二绝缘图案，在所述第一绝缘图案的侧壁上，所述第二绝缘图案沿所述第一方向延伸，
其中所述第二绝缘图案暴露所述第一绝缘图案的面对所述第一栅电极和所述第二栅电极的表面。
18.如权利要求17所述的半导体器件，其中所述第二绝缘图案仅在所述第一绝缘图案的底部、第一侧壁和第二侧壁上，所述第一侧壁和所述第二侧壁沿垂直于所述第一方向的第二方向彼此间隔开。
19.如权利要求17所述的半导体器件，还包括沿所述第一方向在所述第一栅电极的侧壁、所述第一绝缘图案的侧壁以及所述第二栅电极的侧壁上的栅间隔物，所述第二绝缘图案沿所述第二方向在所述栅间隔物与所述第一绝缘图案之间。
20.如权利要求19所述的半导体器件，还包括沿所述第一方向直接在所述第一栅电极和所述第二栅电极的每个与所述第一绝缘图案之间的栅电介质图案。
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