CN108089484B - 一种调整频率的方法和设备 - Google Patents

Abstract

本发明实施例涉及电子技术领域，特别涉及一种调整频率的方法和设备，用以解决现有技术中设置DSP芯片都工作在最大时钟频率，从而限制了DSP芯片的性能问题。本发明实施例频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升，由于所述检测电路中包括与所述DSP主电路的关键路径相同的路径，所以根据对检测电路的时钟频率的调整结果可以对DSP主电路的时钟频率进行提升，使得DSP芯片的时钟频率可以超过最大时钟频率，从而提高了DSP芯片的性能。

Description

一种调整频率的方法和设备

技术领域

本发明涉及电子技术领域，特别涉及一种调整频率的方法和设备。

背景技术

DSP(digital signal processor，数字信号处理器)是一种独特的微处理器，是以数字信号来处理大量信息的器件，其主要应用是实时快速地实现各种数字信号处理算法。它的强大数据处理能力和高运行速度，是两大特色。

DSP的性能主要有下面两个因素决定：

(1)指令集的能力：

(2)每一条指令的平均执行时间。这一点又可以进一步分为两点：

每条指令所需的CPI(Cycles Per Instruction，平均执行周期)；

最大时钟频率，这是由关键路径决定的。

目前的DSP芯片基本采用CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)工艺制造，其内部电路延迟的变化主要受工艺参数和温度的影响。与双极性晶体管不同，在不同的芯片之间及在不同的生产批次之间，CMOS工艺参数变化很大，造成CMOS电路延迟差异很大。此外，温度对CMOS芯片的时钟频率也有直接影响。在现代CMOS技术中，由于和温度的变化，门延迟时间的波动范围为其值的1～2倍。

由于无法预知最终制造出的DSP芯片会处在哪个工艺参数条件下，也无法预知DSP芯片的实际工作温度。因此在现有方案中，都是按照最大时钟频率为目标来设计电路，同时需要保证该DSP芯片在所有可能的工艺参数和温度下都可以正常工作。

实际制造出的DSP芯片受工艺参数和温度两个因素的直接影响。但是最终的DSP芯片并不一定总处在最差的工艺参数条件或者最差温度条件下工作，有很大部分的芯片是可以工作在更高频率下。目前方案中让所有DSP芯片都工作在最大时钟频率的方式，并没有充分发挥大部分DSP芯片的性能。

综上所述，目前设置DSP芯片都工作在最大时钟频率，从而限制了DSP芯片的性能。

发明内容

本发明提供一种调整频率的方法和设备，用以解决现有技术中设置DSP芯片都工作在最大时钟频率，从而限制了DSP芯片的性能问题。

本发明实施例提供的一种调整频率的方法，该方法包括：

频率调整电路确定满足频率提升条件；

所述频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升；

其中，所述检测电路中包括与所述DSP主电路的关键路径相同的路径，对所述检测电路和所述DSP主电路的时钟频率进行提升之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

可选的，所述频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升，包括：

所述频率调整电路按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；

若监测到所述检测电路输出错误信号，所述频率调整电路按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；

所述频率调整电路根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

可选的，所述频率提升条件包括下列中的部分或全部：

DSP主电路初始上电；

调整周期内未监测到检测电路输出错误信号。

可选的，所述频率提升条件包括DSP主电路初始上电；

所述频率调整电路确定满足频率提升条件之后，对检测电路的时钟频率进行调整之前，还包括：

所述频率调整电路监测到所述检测电路未输出错误信号；

其中，所述检测电路的时钟频率大于所述DSP主电路的时钟频率。

可选的，所述频率调整电路确定满足频率提升条件之后，还包括：

若所述频率调整电路对检测电路的时钟频率进行调整之前监测到所述检测电路输出错误信号，则停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

可选的，所述频率提升条件包括调整周期内未监测到检测电路输出错误信号；

所述频率调整电路按照提升步长值提高所述检测电路的时钟频率之前，还包括：

确定调整周期到达。

可选的，所述方法还包括：

所述频率调整电路确定满足频率降低条件；

所述频率调整电路对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低；

其中，对所述检测电路和所述DSP主电路的时钟频率进行降低之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

可选的，所述频率调整电路对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低，包括：

按照目标步长值降低所述检测电路和所述DSP主电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，其中对所述检测电路和所述DSP主电路的时钟频率进行调整之前，所述检测电路的时钟频率不小于所述DSP主电路的时钟频率；或

按照目标步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行调整。

可选的，所述频率降低条件为检测电路输出错误信号。

本发明实施例提供的一种调整频率的电路，该电路包括：

条件确定模块，用于确定满足频率提升条件；

控制模块，用于对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升；

其中，所述检测电路中包括与所述DSP主电路的关键路径相同的路径，对所述检测电路和所述DSP主电路的时钟频率进行提升之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

可选的，所述控制模块具体用于：

按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；

若监测到所述检测电路输出错误信号，按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；

根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

可选的，所述频率提升条件包括下列中的部分或全部：

DSP主电路初始上电；

调整周期内未监测到检测电路输出错误信号。

可选的，所述频率提升条件包括DSP主电路初始上电；

所述控制模块还用于：

在所述条件确定模块确定满足频率提升条件之后，若监测到所述检测电路未输出错误信号，则对检测电路的时钟频率进行调整；

其中，所述检测电路的时钟频率大于所述DSP主电路的时钟频率。

可选的，所述控制模块还用于：

若对所述检测电路的时钟频率进行调整之前监测到所述检测电路输出错误信号，则停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

可选的，所述频率提升条件包括调整周期内未监测到检测电路输出错误信号；

所述控制模块具体用于：

若所述条件确定模块在调整周期内未监测到检测电路输出错误信号，则在调整周期到达后，按照提升步长值提高所述检测电路的时钟频率。

可选的，所述条件确定模块还用于：

确定满足频率降低条件；

所述控制模块还用于：

对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低；

其中，对所述检测电路和所述DSP主电路的时钟频率进行降低之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

可选的，所述控制模块具体用于：

按照目标步长值降低所述检测电路和所述DSP主电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，其中对所述检测电路和所述DSP主电路的时钟频率进行调整之前，所述检测电路的时钟频率不小于所述DSP主电路的时钟频率；或

按照目标步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行调整。

可选的，所述频率降低条件为检测电路输出错误信号。

本发明实施例频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升，由于所述检测电路中包括与所述DSP主电路的关键路径相同的路径，所以根据对检测电路的时钟频率的调整结果可以对DSP主电路的时钟频率进行提升，使得DSP芯片的时钟频率可以超过最大时钟频率，从而提高了DSP芯片的性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例调整频率的方法流程示意图；

图2为本发明实施例上电后进行调整的方法流程示意图；

图3为本发明实施例第一种在运行过程中调整的方法流程示意图；

图4为本发明实施例第二种在运行过程中调整的方法流程示意图；

图5为本发明实施例频率调整电路的结构示意图；

图6A为本发明实施例第一种DSP芯片的结构示意图；

图6B为本发明实施例第二种DSP芯片的结构示意图；

图7为本发明实施例检测电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图1所示，本发明实施例调整频率的方法包括：

步骤100、频率调整电路确定满足频率提升条件；

步骤101、所述频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升；

其中，所述检测电路中包括与所述DSP主电路的关键路径相同的路径，对所述检测电路和所述DSP主电路的时钟频率进行提升之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

本发明实施例频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升，由于所述检测电路中包括与所述DSP主电路的关键路径相同的路径，所以根据对检测电路的时钟频率的调整结果可以对DSP主电路的时钟频率进行提升，使得DSP芯片的时钟频率可以超过最大时钟频率，从而提高了DSP芯片的性能。

其中，DSP主电路的关键路径是指同步电路中具有最大时间延迟的电路路径。

在实施中，本发明实施例的频率提升条件包括但不限于下列条件中的部分或全部：

DSP主电路初始上电；

N个调整周期内未监测到检测电路输出错误信号，N为正整数。

DSP主电路初始上电是在DSP主电路上电后，会先设置DSP主电路的时钟频率为预先设置的最大时钟频率，之后按照本发明实施例的方案调整DSP主电路的频率。

调整周期的长度可以根据应用场景、需求、仿真等方式确定，如果调整周期内未监测到检测电路输出错误信号，则可以按照本发明实施例的方案调整DSP主电路的频率。

需要说明的是，上面两个条件只是举例说明，任何能够确定需要进行频率提升的条件都适用本发明实施例。

可选的，所述频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升时，所述频率调整电路按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；

若监测到所述检测电路输出错误信号按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；

所述频率调整电路根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

下面分别以DSP主电路初始上电和达到一个调整周期这两个条件对本发明实施例提升频率进行详细介绍。

一、DSP主电路初始上电。

具体的，DSP主电路初始上电后频率调整电路设置检测电路的时钟频率大于所述DSP主电路的时钟频率，并判断检测电路是否未输出错误信号；

如果频率调整电路监测到所述检测电路未输出错误信号，则按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；若监测到所述检测电路输出错误信号，所述频率调整电路按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

如果检测电路输出错误信号，所述频率调整电路停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

比如：

DSP主电路初始上电后设定DSP主电路的时钟频率为预设限制的最大时钟频率(比如Fmain)，频率调整电路将检测电路的时钟频率设置为比主电路略高的时钟频率，具体数值为Fdetect＝Fmain+Fmargin1(Fmargin1可以是一个预留容限，也可以是提升步长值)，即所述检测电路的时钟频率大于所述DSP主电路的时钟频率。

如果检测电路输出结果无误(比如检测电路未输出错误信号)，说明DSP主电路最大时钟频率可以进一步提升；否则DSP主电路最大时钟频率暂不可以提升，即维持DSP主电路的时钟频率为预设限制的最大时钟频率。

当检测电路输出结果无误，可以逐步提高检测电路的工作时钟频率Fdetect，向上调整频率的提升步长值为Fstep_up。当检测电路输出结果出现错误时，可回退降低Fdetect，向下调整频率的降低步长值为Fstep_down，直到检测电路输出结果无误；

之后将DSP主电路的时钟频率提高到Fmain＝Fdetect-Fmargin1；也可以将DSP主电路的时钟频率提高到Fmain＝Fdetect。

由于温度变化等原因可能会导致检测电路出错，将DSP主电路的时钟频率提高到Fmain＝Fdetect-Fmargin1，这时由于这个容限的存在，DSP主电路频率相对低些，能够保证DSP主电路不会出错，所以可选的是将DSP主电路的时钟频率提高到Fmain＝Fdetect-Fmargin1。

二、调整周期内未监测到检测电路输出错误信号。

具体的，在DSP主电路正常工作后，频率调整电路判断调整周期内是否未监测到所述检测电路输出错误信号；

如果在调整周期内未监测到检测电路输出错误信号，则在调整周期到达后，按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；若监测到所述检测电路输出错误信号，所述频率调整电路按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

如果在调整周期内监测到检测电路输出错误信号，则停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

比如：

在一个调整周期内，如果检测电路输出结果一直无误，可逐步提高检测电路的工作时钟频率Fdetect，向上调整频率的提升步长值为Fstep_up，并实时监测检测电路的输出结果，如果调整一次后检测电路未输出错误信号，则继续根据Fstep_up进行调整，直到检测电路输出错误信号；

当检测电路输出结果出现错误时，回退降低Fdetect，向下调整频率的降低步长值为Fstep_down，如果调整一次后检测电路还是输出错误信号，则继续根据Fstep_down进行调整，直到检测电路不输出错误信号。

之后将DSP主电路的时钟频率提升到Fmain＝Fdetect-Fmargin2(Fmargin2可以是一个预留容限)；也可以将DSP主电路的时钟频率提高到Fmain＝Fdetect。

由于温度变化等原因可能会导致检测电路出错，将DSP主电路的时钟频率提高到Fmain＝Fdetect-Fmargin2，这时由于这个容限的存在，DSP主电路频率相对低些，能够保证DSP主电路不会出错，所以可选的是将DSP主电路的时钟频率提高到Fmain＝Fdetect-Fmargin2。

由于DSP主电路受工作环境等因素影响，在提升时钟频率之后也存在降低时钟频率的可能。

具体的，所述频率调整电路判断是否确定满足频率降低条件；

若满足频率降低条件，则所述频率调整电路对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低；

其中，对所述检测电路和所述DSP主电路的时钟频率进行降低之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

这里的频率降低条件有很多种，比如可以对检测电路进行监测，如果检测电路输出错误信号，则确认满足频率降低条件。

在满足频率降低条件后，可以采用同步降低或非同步降低的方式对DSP主电路的时钟频率进行降低，下面分别进行介绍。

方式一、同步降低。

这种方式是将检测电路和所述DSP主电路的时钟频率一起降低，并根据检测电路输出的信号决定是否停止降低。

具体的，按照目标步长值降低所述检测电路和所述DSP主电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，其中对所述检测电路和所述DSP主电路的时钟频率进行调整之前，所述检测电路和所述DSP主电路的时钟频率相同。

比如：

DSP主电路工作时的时钟频率为Fmain，检测电路的时钟频率为Fdetect。检测电路的时钟频率大于或者等于DSP主电路工作时的时钟频率。

如果频率调整电路监测到检测电路输出错误信号，则同时下调Fdetect和Fmain，向下调整频率的目标步长值为Fstep_error，其中在下调Fdetect时每次可以下调Fstep_error；在下调Fmain时也可以每次可以下调Fstep_error，还可以Fmain＝下调后的Fdetect-Fmargin3(Fmargin3可以是一个预留容限)。

直至频率调整电路输出结果无误。

方式二、非同步降低。

这种方式是将检测电路的时钟频率降低，并根据检测电路输出的信号决定是否停止降低，之后再降低所述DSP主电路的时钟频率。

具体的，按照目标步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行调整。

比如：

DSP主电路工作时的时钟频率为Fmain，检测电路的时钟频率为Fdetect。检测电路的时钟频率大于或者等于DSP主电路工作时的时钟频率。

如果频率调整电路监测到检测电路输出错误信号，则下调Fdetec，向下调整频率的目标步长值为Fstep_error，其中在下调Fdetect时每次可以下调Fstep_error，直至频率调整电路输出结果无误；

之后将DSP主电路的时钟频率降低到Fmain＝Fdetect-Fmargin4(Fmargin4可以是一个预留容限)；也可以将DSP主电路的时钟频率降低到Fmain＝Fdetect。

由于温度变化等原因可能会导致检测电路出错，将DSP主电路的时钟频率提高到Fmain＝Fdetect-Fmargin4，这时由于这个容限的存在，DSP主电路频率相对低些，能够保证DSP主电路不会出错，所以可选的是将DSP主电路的时钟频率提高到Fmain＝Fdetect-Fmargin4。

下面分别针对不同的场景进行详细说明。

一、上电后进行调整。

如图2所示，本发明实施例上电后进行调整的方法包括：

步骤200、DSP主电路初始上电后频率调整电路设置检测电路的时钟频率大于所述DSP主电路的时钟频率。

步骤201、频率调整电路设置判断检测电路是否未输出错误信号，如果是，则执行步骤202；否则，执行步骤207。

步骤202、频率调整电路按照提升步长值提高所述检测电路的时钟频率。

步骤203、频率调整电路判断检测电路是否输出错误信号，如果是，则执行步骤204；否则返回步骤202。

步骤204、频率调整电路按照降低步长值降低所述检测电路的时钟频率。

步骤205、频率调整电路判断检测电路是否输出错误信号，如果是，则执行返回步骤204；否则返回步骤206。

步骤206、频率调整电路根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

步骤207、频率调整电路停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

二、运行过程中调整的方法。

如图3所示，本发明实施例第一种在运行过程中调整的方法包括：

步骤300、DSP主电路正常工作后，在一个调整周期内，频率调整电路判断检测电路是否未输出错误信号，如果是，则执行步骤301；否则返回步骤300。

步骤301、频率调整电路按照提升步长值提高所述检测电路的时钟频率。

步骤302、频率调整电路判断检测电路是否输出错误信号，如果是，则执行步骤303；否则返回步骤301。

步骤303、频率调整电路按照降低步长值降低所述检测电路的时钟频率。

步骤304、频率调整电路判断检测电路是否输出错误信号，如果是，则执行返回步骤303；否则返回步骤305。

步骤305、频率调整电路根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

步骤306、频率调整电路停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

三、运行过程中调整的另一种方法。

如图4所示，本发明实施例第二种在运行过程中调整的方法包括：

步骤400、DSP主电路正常工作后，频率调整电路判断检测电路是否输出错误信号，如果是，则执行步骤401；否则返回步骤400。

步骤401、频率调整电路按照目标步长值降低所述检测电路和所述DSP主电路的时钟频率。

步骤402、频率调整电路判断检测电路是否输出错误信号，如果是，则执行返回步骤401；否则执行步骤403。

步骤403、频率调整电路停止调整。

基于同一发明构思，本发明实施例中还提供了一种频率调整电路，由于该频率调整电路解决问题的原理与本发明实施例调整频率的方法相似，因此该频率调整电路的实施可以参见方法的实施，重复之处不再赘述。

如图5所示，本发明实施例频率调整电路包括：

条件确定模块500，用于判断是否满足频率提升条件；

控制模块501，用于在所述条件确定模块判断满足频率提升条件后，对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升；

其中，所述检测电路中包括与所述DSP主电路的关键路径相同的路径，对所述检测电路和所述DSP主电路的时钟频率进行提升之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

可选的，所述控制模块501具体用于：

按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；

若监测到所述检测电路输出错误信号，按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；

根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

可选的，所述频率提升条件包括下列中的部分或全部：

DSP主电路初始上电；

调整周期内未监测到检测电路输出错误信号。

可选的，所述频率提升条件包括DSP主电路初始上电；

所述控制模块501还用于：

在所述条件确定模块确定满足频率提升条件之后，若监测到所述检测电路未输出错误信号，则对检测电路的时钟频率进行调整；

其中，所述检测电路的时钟频率大于所述DSP主电路的时钟频率。

可选的，所述控制模块501还用于：

若对所述检测电路的时钟频率进行调整之前监测到所述检测电路输出错误信号，则停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

可选的，所述频率提升条件包括调整周期内未监测到检测电路输出错误信号；

所述控制模块501具体用于：

若所述条件确定模块在调整周期内未监测到检测电路输出错误信号，则在调整周期到达后，按照提升步长值提高所述检测电路的时钟频率。

可选的，所述条件确定模块500还用于：

判断是否满足频率降低条件；

所述控制模块501还用于：

在所述条件确定模块判断满足频率降低条件后，对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低；

其中，对所述检测电路和所述DSP主电路的时钟频率进行降低之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

可选的，所述控制模块501具体用于：

按照目标步长值降低所述检测电路和所述DSP主电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，其中对所述检测电路和所述DSP主电路的时钟频率进行调整之前，所述检测电路的时钟频率不小于所述DSP主电路的时钟频率；或

按照目标步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行调整。

可选的，所述频率降低条件为检测电路输出错误信号。

在实施中，检测电路可以置于频率调整电路中，也可以独立于频率调整电路。下面给出一种检测电路置于频率调整电路的例子。

如图6A所示，本发明实施例第一种DSP芯片，包括：频率调整电路和DSP主电路。

其中，频率调整电路中包括控制模块、检测电路、时钟源1、时钟源2。

控制模块中包括图5中的所有模块。

时钟源1为DSP主电路提供工作时钟Fmain，时钟源2为检测电路提供工作时钟Fdetect，控制模块负责调节时钟源1和时钟源2的输出时钟频率，检测电路负责检测DSP主电路关键路径时间延迟状况。

如果检测电路独立于频率调整电路，如图6B所示，本发明实施例第二种DSP芯片包括：频率调整电路、检测电路和DSP主电路。

其中，频率调整电路中包括控制模块、时钟源1和时钟源2。

控制模块中包括图5中的所有模块。

上面两个例子都是检测电路和频率提升电路位于DSP芯片中，在实施时检测电路和频率提升电路可以都位于DSP芯片中；也可以都位于DSP芯片外；还可以检测电路位于DSP芯片中，频率提升电路位于DSP芯片外；还可以频率提升电路位于DSP芯片中，检测电路位于DSP芯片外。

如图7所示，本发明实施例检测电路的结构包括：随机数据生成模块、FF1、逻辑单元(logic)、FF2、FF3、Delay(时延)模块和异或门。

其中，FF1、逻辑单元和FF2组成了与DSP主电路的关键路径相同的路径。

随机数据生成模块提供随机变化的1bit数据。Fdetect直接送入寄存器FF1。Delay模块会对Fdetect产生一个小的延迟，再送入寄存器FF2。其中，寄存器FF1到寄存器FF2之间logic电路复制了DSP主电路关键路径。寄存器FF1输出经过logic组合逻辑后，同时送入寄存器FF2和FF3。FF2与FF3的输出分别送入异或门，产生error信号。

当组合逻辑满足FF1的setup时间要求时，FF2与FF3输出结果一致，最终输出Error信号为0，表示没有错误发生。而当时钟频率过高，导致组合逻辑不能满足FF1的setup时间要求时，FF2与FF3输出结果不一致，最终输出Error信号为1，表示时间错误发生。

从上述内容可以看出：本发明实施例频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升，由于所述检测电路中包括与所述DSP主电路的关键路径相同的路径，所以根据对检测电路的时钟频率的调整结果可以对DSP主电路的时钟频率进行提升，使得DSP芯片的时钟频率可以超过最大时钟频率，从而提高了DSP芯片的性能。

以上参照示出根据本申请实施例的方法、装置(***)和/或计算机程序产品的框图和/或流程图描述本申请。应理解，可以通过计算机程序指令来实现框图和/或流程图示图的一个块以及框图和/或流程图示图的块的组合。可以将这些计算机程序指令提供给通用计算机、专用计算机的处理器和/或其它可编程数据处理装置，以产生机器，使得经由计算机处理器和/或其它可编程数据处理装置执行的指令创建用于实现框图和/或流程图块中所指定的功能/动作的方法。

相应地，还可以用硬件和/或软件(包括固件、驻留软件、微码等)来实施本申请。更进一步地，本申请可以采取计算机可使用或计算机可读存储介质上的计算机程序产品的形式，其具有在介质中实现的计算机可使用或计算机可读程序代码，以由指令执行***来使用或结合指令执行***而使用。在本申请上下文中，计算机可使用或计算机可读介质可以是任意介质，其可以包含、存储、通信、传输、或传送程序，以由指令执行***、装置或设备使用，或结合指令执行***、装置或设备使用。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种调整频率的方法，其特征在于，该方法包括：

频率调整电路确定满足频率提升条件；

所述频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对数字信号处理器DSP主电路的时钟频率进行提升；

其中，所述检测电路中包括与所述DSP主电路的关键路径相同的路径，对所述检测电路和所述DSP主电路的时钟频率进行提升之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率；

所述频率调整电路对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升，包括：

所述频率调整电路按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；

若监测到所述检测电路输出错误信号，所述频率调整电路按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；

所述频率调整电路根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

2.如权利要求1所述的方法，其特征在于，所述频率提升条件包括下列中的部分或全部：

DSP主电路初始上电；

调整周期内未监测到检测电路输出错误信号。

3.如权利要求2所述的方法，其特征在于，所述频率提升条件包括DSP主电路初始上电；

所述频率调整电路确定满足频率提升条件之后，对检测电路的时钟频率进行调整之前，还包括：

所述频率调整电路监测到所述检测电路未输出错误信号；

其中，所述检测电路的时钟频率大于所述DSP主电路的时钟频率。

4.如权利要求3所述的方法，其特征在于，所述频率调整电路确定满足频率提升条件之后，还包括：

若所述频率调整电路对检测电路的时钟频率进行调整之前监测到所述检测电路输出错误信号，则停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

5.如权利要求2所述的方法，其特征在于，所述频率提升条件包括调整周期内未监测到检测电路输出错误信号；

所述频率调整电路按照提升步长值提高所述检测电路的时钟频率之前，还包括：

确定调整周期到达。

6.如权利要求1～5任一所述的方法，其特征在于，所述方法还包括：

所述频率调整电路确定满足频率降低条件；

所述频率调整电路对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低；

其中，对所述检测电路和所述DSP主电路的时钟频率进行降低之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

7.如权利要求6所述的方法，其特征在于，所述频率调整电路对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低，包括：

按照目标步长值降低所述检测电路和所述DSP主电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，其中对所述检测电路和所述DSP主电路的时钟频率进行调整之前，所述检测电路的时钟频率不小于所述DSP主电路的时钟频率；或

按照目标步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行调整。

8.如权利要求6所述的方法，其特征在于，所述频率降低条件为检测电路输出错误信号。

9.一种调整频率的电路，其特征在于，该电路包括：

条件确定模块，用于确定满足频率提升条件；

控制模块，用于对检测电路的时钟频率进行调整，并根据调整结果对DSP主电路的时钟频率进行提升；

其中，所述检测电路中包括与所述DSP主电路的关键路径相同的路径，对所述检测电路和所述DSP主电路的时钟频率进行提升之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率；

所述控制模块具体用于：

按照提升步长值提高所述检测电路的时钟频率，在每次提高所述检测电路的时钟频率后都对检测电路的输出信号进行监测；

若监测到所述检测电路输出错误信号，按照降低步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号；

根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行提升。

10.如权利要求9所述的电路，其特征在于，所述频率提升条件包括下列中的部分或全部：

DSP主电路初始上电；

调整周期内未监测到检测电路输出错误信号。

11.如权利要求10所述的电路，其特征在于，所述频率提升条件包括DSP主电路初始上电；

所述控制模块还用于：

在所述条件确定模块确定满足频率提升条件之后，若监测到所述检测电路未输出错误信号，则对检测电路的时钟频率进行调整；

其中，所述检测电路的时钟频率大于所述DSP主电路的时钟频率。

12.如权利要求11所述的电路，其特征在于，所述控制模块还用于：

若对所述检测电路的时钟频率进行调整之前监测到所述检测电路输出错误信号，则停止对检测电路的时钟频率进行调整，并维持所述DSP主电路的时钟频率不变。

13.如权利要求10所述的电路，其特征在于，所述频率提升条件包括调整周期内未监测到检测电路输出错误信号；

所述控制模块具体用于：

若所述条件确定模块在调整周期内未监测到检测电路输出错误信号，则在调整周期到达后，按照提升步长值提高所述检测电路的时钟频率。

14.如权利要求9～13任一所述的电路，其特征在于，所述条件确定模块还用于：

确定满足频率降低条件；

所述控制模块还用于：

对检测电路和DSP主电路的时钟频率进行降低，并根据对检测电路调整结果判断是否停止降低；

其中，对所述检测电路和所述DSP主电路的时钟频率进行降低之前所述检测电路的时钟频率不小于所述DSP主电路的时钟频率。

15.如权利要求14所述的电路，其特征在于，所述控制模块具体用于：

按照目标步长值降低所述检测电路和所述DSP主电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，其中对所述检测电路和所述DSP主电路的时钟频率进行调整之前，所述检测电路的时钟频率不小于所述DSP主电路的时钟频率；或

按照目标步长值降低所述检测电路的时钟频率，在每次降低所述检测电路的时钟频率后都对检测电路的输出信号进行监测，直到所述检测电路未输出错误信号，之后根据所述检测电路当前的时钟频率对DSP主电路的时钟频率进行调整。

16.如权利要求14所述的电路，其特征在于，所述频率降低条件为检测电路输出错误信号。

Images