CN108073818B - 芯片的数据保护电路、芯片和电子设备 - Google Patents

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Abstract

本发明实施例提供一种芯片的数据保护电路、芯片和电子设备。其中，数据保护电路通过工作模块对第一报警信号进行位宽扩展以及加扰处理，得到第二报警信号，向处理单元输出第二报警信号，处理单元对第二报警信号之后进行解扰处理，得到解扰结果，当第二报警信号被攻击时，解扰失败，解扰结果为有效电平，处理单元向复位请求单元输出解扰结果，复位请求单元根据解扰结果生成复位请求信号。从而，即使第二报警信号被攻击，也可以使复位请求单元输出复位请求信号，保护工作模块的数据不被窃取，提高芯片的安全性。

Description

芯片的数据保护电路、芯片和电子设备
技术领域
本发明实施例涉及芯片技术，尤其涉及一种芯片的数据保护电路、芯片和电子设备。
背景技术
芯片作为移动终端、计算机或者其他电子设备的重要组成部分，承担着运算和存储等功能。芯片在工作状态会产生数据并存储数据，其中，部分或者全部数据对保密性要求很高，如安全芯片在工作状态产生并存储的数据，因此，保护芯片的数据不被窃取尤为重要。
现有技术中，芯片包括工作模块、时钟复位模块，工作模块与时钟复位模块连接。当工作模块受到外部攻击时，产生有效电平的报警信号，时钟复位模块根据报警信号产生有效电平的复位请求信号，触发对芯片进行复位，使芯片恢复初始化状态，从而，保护芯片的数据不被窃取。
然而，当报警信号被攻击时，无法实现芯片的复位，因此，现有技术中芯片的安全性不高。
发明内容
本发明实施例提供一种芯片的数据保护电路、芯片和电子设备，以解决现有技术中芯片的安全性不高的问题。
本发明实施例一个方面提供一种芯片的数据保护电路，该电路包括：工作模块、报警管理模块和复位模块；其中，报警管理模块包括处理单元和复位请求单元，处理单元与工作模块连接。工作模块生成第一报警信号后，对第一报警信号进行位宽扩展以及加扰处理，得到第二报警信号；工作模块向处理单元发送第二报警信号。处理单元对第二报警信号进行解扰处理，得到解扰结果，并向复位请求单元输出解扰结果。复位请求单元根据解扰结果生成复位请求信号，并向复位模块发送复位请求信号。复位模块根据复位请求信号确定是否对芯片的部分或者全部工作模块复位。
其中，工作模块检测到攻击信号时，第一报警信号为有效电平，工作模块未检测到攻击信号时，第一报警信号为无效电平；处理单元解扰成功时，若第一报警信号为有效电平，解扰结果为有效电平，若第一报警信号为无效电平，解扰结果为无效电平；处理单元解扰失败时，解扰结果为有效电平；解扰结果为有效电平时，复位请求信号为有效电平，解扰结果为无效电平时，复位请求信号为无效电平。
该芯片的数据保护电路，通过工作模块对第一报警信号进行位宽扩展以及加扰处理，得到第二报警信号，向处理单元输出第二报警信号，处理单元对第二报警信号之后进行解扰处理，得到解扰结果，当第二报警信号被攻击时，解扰失败，解扰结果为有效电平，处理单元向复位请求单元输出解扰结果，复位请求单元根据解扰结果生成复位请求信号。从而，即使第二报警信号被攻击，也可以使复位请求单元输出复位请求信号，保护工作模块的数据不被窃取，提高芯片的安全性。
在一种可能的设计中，处理单元包括：第一解扰处理子单元、第一延时处理子单元、第二延时处理子单元、第二解扰处理子单元、比较器和第一或门单元；
其中，第一解扰处理子单元的输入端与工作模块的输出端连接，第一解扰处理子单元的输出端与第一延时处理子单元的输入端连接，第一延时处理子单元的输出端与比较器的第一输入端连接；
第二延时处理子单元的输入端与工作模块的输出端连接，第二延时处理子单元的输出端与第二解扰处理子单元的输入端连接，第二解扰处理子单元的输出端与比较器的第二输入端连接；
第二解扰处理子单元的输出端还与第一或门单元的第一输入端连接，比较器的输出端与第一或门单元的第二输入端连接，第一或门单元的输出端用于输出解扰结果；
其中，第一解扰处理子单元和第二解扰处理子单元均用于进行解扰处理；
第一延时处理子单元和第二延时处理子单元均用于进行延时处理；
其中，第一解扰处理子单元解扰成功时，若第一报警信号为有效电平，第一解扰处理子单元的输出端输出有效电平，若第一报警信号为无效电平，第一解扰处理子单元的输出端输出无效电平；第一解扰处理子单元解扰失败时，第一解扰处理子单元的输出端输出有效电平；
其中，第二解扰处理子单元解扰成功时，若第一报警信号为有效电平，第二解扰处理子单元的输出端输出有效电平，若第一报警信号为无效电平，第二解扰处理子单元的输出端输出无效电平；第二解扰处理子单元解扰失败时，第二解扰处理子单元的输出端输出有效电平。
在一种可能的设计中，处理单元包括：
第一解扰处理子单元、第一延时处理子单元、第二延时处理子单元、第二解扰处理子单元、比较器和第一或门单元；
其中，第一解扰处理子单元的输入端与工作模块的输出端连接，第一解扰处理子单元的输出端与第一延时处理子单元的输入端连接，第一延时处理子单元的输出端与比较器的第一输入端连接；
第二延时处理子单元的输入端与工作模块的输出端连接，第二延时处理子单元的输出端与第二解扰处理子单元的输入端连接，第二解扰处理子单元的输出端与比较器的第二输入端连接；
第一延时处理子单元的输出端还与第一或门单元的第一输入端连接，比较器的输出端与第一或门单元的第二输入端连接，第一或门单元的输出端用于输出解扰结果；
其中，第一解扰处理子单元和第二解扰处理子单元均用于进行解扰处理；
第一延时处理子单元和第二延时处理子单元均用于进行延时处理；
其中，第一解扰处理子单元解扰成功时，若第一报警信号为有效电平，第一解扰处理子单元的输出端输出有效电平，若第一报警信号为无效电平，第一解扰处理子单元的输出端输出无效电平；第一解扰处理子单元解扰失败时，第一解扰处理子单元的输出端输出有效电平；
其中，第二解扰处理子单元解扰成功时，若第一报警信号为有效电平，第二解扰处理子单元的输出端输出有效电平，若第一报警信号为无效电平，第二解扰处理子单元输出端输出无效电平；第二解扰处理子单元解扰失败时，第二解扰处理子单元的输出端输出有效电平。
在一种可能的设计中，处理单元包括解扰模块；
解扰模块的输入端与工作模块的输出端连接，解扰模块的输出端与复位请求单元的输入端连接；解扰模块用于接收第二报警信号，对第二报警信号进行解扰处理，得到解扰结果；
其中，解扰模块解扰成功时，若第一报警信号为有效电平，解扰结果为有效电平，若第一报警信号为无效电平，解扰结果为无效电平；解扰模块解扰失败时，解扰结果为有效电平。
在一种可能的设计中，复位请求单元为第一与门单元，第一与门单元的第一输入端与第一或门单元的输出端连接；第一与门单元的第二输入端用于输入报警使能信号，第一与门单元的输出端用于输出复位请求信号。
上述两种可能的设计中，通过设置第一或门单元，当比较器的输出端输出的有效电平被攻击，或者，第二解扰处理子单元向第一或门单元的第二输入端输入的有效电平被攻击，第一或门单元的输出端输出有效电平。因此，当第一报警信号为高电平时，无论第二报警信号是否被攻击，第一或门单元输出的解扰结果都为有效电平，从而，使得第一或门单元能够成功向复位请求单元传递报警信号。复位请求单元接收到解扰结果为有效电平时，产生的复位请求信号的有效电平。复位模块接收到复位请求信号为有效电平时，对芯片的部分或全部的工作模块执行复位处理。从而，保护工作模块的数据不被窃取，提高芯片的安全性。
在一种可能的设计中，报警使能信号由寄存器控制，寄存器由软件配置。当报警使能信号被攻击，可以通过修改寄存器，使得第二报警使能信号为有效电平。
在一种可能的设计中，报警使能信号由一次性可编程器件控制。
在一种可能的设计中，还包括：第二或门单元，第二或门单元的输出端用于输出报警使能信号，第二或门单元的第一输入端用于输入第一报警使能信号，第二或门单元的第二输入端用于输入第二报警使能信号，第一报警使能信号由一次性可编程器件控制，第二报警使能信号由寄存器控制，寄存器由软件配置。
通过第一与门单元实现复位请求单元，将报警使能信号作为第一与门单元的一个输入，当报警使能信号和解扰结果同时为有效电平时，第一与门单元的输出端输出的复位请求信号为有效电平。在芯片进行测试的场景或者其他不允许芯片进行复位的场景中，可以通过将报警使能信号置为无效信号，从而，保证测试场景或其他场景中芯片的正常使用。
在一种可能的设计中，还包括：第二与门单元，第二与门单元的第一输入端用于输入报警中断使能信号，第二与门单元的第二输入端与第一或门单元的输出端连接；第二与门单元的输出端用于向中央处理器CPU输入中断信号，中断信号用于触发CPU执行报警处理程序。
在一种可能的设计中，加扰处理方式包括下述任一种：
循环冗余校验CRC；
奇偶校验；
加密。
在一种可能的设计中，一次性可编程器件为微电熔丝Efuse。
在一种可能的设计中，有效电平为高电平，无效电平为低电平。
本发明实施例另一个方面提供一种芯片，包括：如上述方面以及上述方面的任一种可能的设计中的数据保护电路。
本发明实施例又一个方面提供一种电子设备，包括：上述方面的芯片。
附图说明
图1为本发明实施例一的芯片的数据保护电路的结构示意图；
图2为本发明实施例二的芯片的数据保护电路的结构示意图；
图3为本发明实施例三的芯片的数据保护电路的结构示意图；
图4为本发明实施例四的芯片的数据保护电路的结构示意图；
图5为本发明实施例五的芯片的数据保护电路的结构示意图；
图6为本发明实施例六的芯片的数据保护电路的结构示意图；
图7为本发明实施例七的芯片的数据保护电路的结构示意图。
具体实施方式
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
在下述各实施例中所描述的有效电平可以用高电平表示，相应地，无效电平用低电平表示。有效电平也可以用低电平表示，相应地，无效电平用高电平表示，对此，本发明实施例不作限制。
芯片中包含多个工作模块，下述各实施例以一个工作模块被攻击为例进行描述。
图1为本发明实施例一的芯片的数据保护电路的结构示意图，如图1所示，图1所示的数据保护电路的实施例中，包含工作模块101、报警管理模块102和复位模块103，其中，报警管理模块102中包含处理单元1021和复位请求单元1022。工作模块101与报警管理模块102的处理单元1021连接，处理单元1021和复位请求单元1022连接，复位请求单元1022和复位模块103连接。
其中，工作模块根据是否检测到攻击信号生成第一报警信号。当工作模块受到攻击时，工作模块检测到攻击信号，生成的第一报警信号为有效电平。当工作模块未检测到攻击信号，生成的第一报警信号为无效电平。工作模块生成第一报警信号之后，对第一报警信号进行位宽扩展，即，将单比特(bit)信号扩展为多bit(例如：4bit、16bit或者32bit)信号，对多bit信号进行加扰处理，得到第二报警信号。其中，加扰处理的方式包括但不限于：循环冗余校验(Cyclic Redundancy Check，简称：CRC)、奇偶校验或者加密等方式。
工作模块向处理单元输出第二报警信号，处理单元接收到第二报警信号之后进行解扰处理，得到解扰结果。具体地，处理单元解扰成功时，解扰结果与第一报警信号一致，如：第一报警信号为有效电平，解扰结果为有效电平；第一报警信号为无效电平，解扰结果为无效电平。处理单元解扰失败时，解扰结果为无效电平，即解扰失败，说明第二报警信号在传输过程中被攻击，无论第一报警信号为有效电平还是无效电平，解扰结果都是有效电平。
处理单元得到解扰结果，向复位请求单元输出解扰结果，复位请求单元根据解扰结果生成复位请求信号，并向复位模块发送复位请求信号。具体地，复位请求单元生成的复位请求信号与解扰结果一致，即解扰结果为有效电平时，复位请求信号为有效电平，解扰结果为无效电平时，复位请求信号为无效电平。
复位模块根据复位请求信号确定是否对所述芯片的部分或者全部工作模块复位，当复位请求信号为有效电平时，复位模块对部分或全部的工作模块执行复位，当复位请求信号为无效电平时，复位模块不进行复位。
结合实施例一中的描述，当工作模块受到攻击时，工作模块生成的第一报警信号为有效电平，工作模块向处理单元发送第二报警信号。如果解扰成功，则解扰结果与第一报警信号一致，即解扰结果为有效电平。如果解扰失败，说明第二报警信号受到攻击，则解扰结果为有效电平。因此，当第一报警信号为有效电平时，无论第一报警信号是否受到攻击，处理单元向复位请求单元输出的解扰结果均为有效电平，从而，使得处理单元能够成功向复位请求单元传递报警信号。复位请求单元接收到解扰结果为有效电平时，产生的复位请求信号的有效电平。复位模块接收到复位请求信号为有效电平时，对芯片的部分或全部的工作模块执行复位处理。从而，保护工作模块的数据不被窃取，提高芯片的安全性。
本实施例，通过工作模块对第一报警信号进行位宽扩展以及加扰处理，得到第二报警信号，向处理单元输出第二报警信号，处理单元对第二报警信号之后进行解扰处理，得到解扰结果，当第二报警信号被攻击时，解扰失败，解扰结果为有效电平，处理单元向复位请求单元输出解扰结果，复位请求单元根据解扰结果生成复位请求信号。从而，即使第二报警信号被攻击，也可以使复位请求单元输出复位请求信号，保护工作模块的数据不被窃取，提高芯片的安全性。
图2为本发明实施例二的芯片的数据保护电路的结构示意图，实施例二是在实施例一的基础上，处理单元1021的一种可能的实现方式的描述，如图2所示，处理单元1021包括：第一解扰处理子单元10211、第一延时处理子单元10212、第二延时处理子单元10213、第二解扰处理子单元10214、比较器10215和第一或门单元10216。下述各实施例中的第一解扰处理子单元和第二解扰处理子单元用“S”表示，第一延时处理子单元和第二延时处理子单元用“D”表示。
其中，处理单元包括两条信号处理路径，一条先进行解扰处理再进行延时处理，另一条先进行延时处理再进行解扰处理。即在两条信号处理路径中，进行解扰处理的时间点和进行延迟处理的时间点不同。通过在不同时刻进行延迟处理，使得在时域上同一时刻两条信号处理路径上传输的信号不同，进而，避免在同一时刻两条信号处理路径上的信号被攻击为相同的结果，以使两条信号处理路径上的信号同时被攻击时，比较器的输出结果为有效电平。具体地，如下所示：
一条信号处理路径包括：第一解扰处理子单元10211、第一延时处理子单元10212。其中，第一解扰处理子单元10211的输出端与工作模块101的输出端连接。第一解扰处理子单元10211的输出端与第一延时处理子单元10212的输入端连接。第一延时处理子单元10212的输出端与比较器10215的第一输入端连接。
另一条信号处理路径包括：第二延时处理子单元10213、第二解扰处理子单元10214。其中，第二延时处理子单元10213的输入端与工作模块101的输出端连接，第二延时处理子单元10213的输出端与第二解扰处理子单元10214的输入端连接，第二解扰处理子单元10214的输出端与比较器10215的第二输入端连接。
第二解扰处理子单元10214的输出端还与第一或门单元10216的第一输入端连接，比较器10215的输出端与第一或门单元10216的第二输入端连接，第一或门单元10216的输出端用于输出解扰结果。
比较器的第一输入端和第二输入端的输入相同时，比较器的输出端与输入端一致。即：第一输入端和第二输入端都输入有效电平，则比较器的输出端输出有效电平，第一输入端和第二输入端都输入无效电平，则比较器的输出端输出无效电平。比较器的第一输入端和第二输入端的输入不同时，比较器的输出端输出有效电平。
其中，第一解扰处理子单元和第二解扰处理子单元均用于进行解扰处理。第一延时处理子单元和第二延时处理子单元均用于进行延时处理。
其中，第一解扰处理子单元解扰成功时，第一解扰处理子单元的输出端输出结果与第一报警信号一致。如：第一报警信号为有效电平，第一解扰处理子单元的输出端输出有效电平。第一报警信号为无效电平，第一解扰处理子单元的输出端输出无效电平。第一解扰处理子单元解扰失败时，第一解扰处理子单元的输出端输出有效电平，也就是，第一解扰处理子单元解扰失败，说明第二报警信号受到攻击，因此，解扰失败时，第一解扰处理子单元输出有效电平。
第二解扰处理子单元解扰成功时，第二解扰处理子单元的输出端输出结果与第一报警信号一致。如：第一报警信号为有效电平，第二解扰处理子单元的输出端输出有效电平。第一报警信号为无效电平，第二解扰处理子单元的输出端输出无效电平。第二解扰处理子单元解扰失败时，第二解扰处理子单元的输出端输出有效电平，也就是，第二解扰处理子单元解扰失败，说明第二报警信号受到攻击，因此，解扰失败时，第一解扰处理子单元输出有效电平。
结合图2以及实施例二中的描述，当工作模块被攻击时，工作模块生成的第一报警信号为有效电平，工作模块的输出端向两条信号处理路径输出第二报警信号。
分为以下几种情况：
先解扰处理再延时处理路径的情况如下：
1)当第二报警信号被攻击，第一解扰处理子单元解扰失败，输出有效电平，当第一延时处理子单元被攻击时，第一延时处理子单元向比较器的第一输入端输出无效电平。
2)当第二报警信号被攻击时，第一解扰处理子单元解扰失败，输出有效电平，当第一延时处理子单元未被攻击时，第一延时处理子单元向比较器的第一输入端输出有效电平。
3)当第二报警信号未被攻击时，第一解扰处理子单元解扰成功，输出有效电平，当第一延时处理子单元被攻击时，第一延时处理子单元向比较器的第一输入端输出无效电平。
4)当第二报警信号未被攻击时，第一解扰处理子单元解扰成功，输出有效电平，当第一延时处理子单元未被攻击时，第一延时处理子单元向比较器的第一输入端输出有效电平。
先延时处理再解扰处理路径的情况如下：
1)当第二报警信号被攻击或第二延时处理子单元被攻击，第二解扰处理子单元向比较器的第二输入端输出有效电平。同时，第二解扰处理子单元向第一或门单元的第二输入端输入有效电平。
2)当第二报警信号未被攻击或第二延时处理子单元未被攻击，第二解扰处理子单元向比较器的第二输入端输出有效电平。同时，第二解扰处理子单元向第一或门单元的第二输入端输入有效电平。
结合上面两条信号处理路径的各种情况的组合，可见，当第一报警信号为有效电平时，比较器的输出端输出有效电平。由于比较器的输出端与第一或门单元的第一输入端连接，因此，第一或门单元的第一输入端输入有效电平。
结合先延时处理再解扰处理路径的情况，当第一报警信号为有效电平时，第二解扰处理子单元的输出端向第一或门单元的第二输入端输入有效电平。
通过设置第一或门单元，当比较器的输出端输出的有效电平被攻击，或者，第二解扰处理子单元向第一或门单元的第二输入端输入的有效电平被攻击，第一或门单元的输出端输出有效电平。因此，当第一报警信号为高电平时，无论第二报警信号是否被攻击，第一或门单元输出的解扰结果都为有效电平，从而，使得第一或门单元能够成功向复位请求单元传递报警信号。复位请求单元接收到解扰结果为有效电平时，产生的复位请求信号的有效电平。复位模块接收到复位请求信号为有效电平时，对芯片的部分或全部的工作模块执行复位处理。从而，保护工作模块的数据不被窃取，提高芯片的安全性。
图3为本发明实施例三的芯片的数据保护电路的结构示意图，图3是在图1所示实施例的基础上，处理单元1021的另一种可能的实现方式的描述，图3与图2不同的是，图2中是第二解扰处理子单元10214的输出端与第一或门单元10216的第一输入端连接；图3中是第一延时处理子单元10212的输出端与第一或门单元10216的第一输入端连接，具体如图3所示，其实现原理和技术效果与图2所示实施例类似，此处不再赘述。
图4为本发明实施例四的芯片的数据保护电路的结构示意图，图4是在图1所示实施例的基础上，处理单元1021的又一种可能的实现方式的描述，如图4所示，处理单元1021包括解扰模块10211’。解扰模块10211’的输入端与工作模块101的输出端连接，解扰模块10211’的输出端与复位请求单元1022的输入端连接；解扰模块10211’用于接收第二报警信号，对第二报警信号进行解扰处理，得到解扰结果。
其中，解扰模块解扰成功时，解扰结果与第一报警信号一致，如第一报警信号为有效电平，则解扰结果为有效电平。第一报警信号为无效电平，则解扰结果为无效电平。解扰模块解扰失败时，解扰结果为有效电平，也就是，解扰模块解扰失败，说明第二报警信号受到攻击，因此，解扰失败时，解扰结果为有效电平。
本实施例，当工作模块受到攻击时，工作模块生成的第一报警信号为有效电平，工作模块向解扰模块发送第二报警信号。如果解扰成功，解扰结果与第一报警信号一致，即解扰结果为有效电平。如果解扰失败，说明第二报警信号受到攻击，则解扰结果为有效电平。因此，当第一报警信号为有效电平时，无论第一报警信号是否受到攻击，解扰模块向复位请求单元输出的解扰结果均为有效电平，从而，使得解扰模块能够成功向复位请求单元传递报警信号。复位请求单元接收到解扰结果为有效电平时，产生的复位请求信号的有效电平。复位模块接收到复位请求信号为有效电平时，对芯片的部分或全部的工作模块执行复位处理。从而，保护工作模块的数据不被窃取，提高芯片的安全性。
图5为本发明实施例五的芯片的数据保护电路的结构示意图，实施例五是在实施例二或实施例三所示实施例的基础上，进一步地，复位请求单元1022的一种可能的实现方式为第一与门单元1022a，第一与门单元1022a的第一输入端与第一或门单元10216的输出端连接；第一与门单元1022a的第二输入端用于输入报警使能信号，第一与门单元1022a的输出端用于输出复位请求信号。
其中，报警使能信号为有效电平时且第一或门单元输出的解扰结果为有效电平时，第一与门单元的输出端输出的复位请求信号为有效电平。其他情况下，第一与门单元的输出端输出的复位请求信号为无效电平。
可选地，报警使能信号可以由一次性可编程器件控制。也可以由寄存器控制，寄存器由软件控制。由寄存器控制时，当报警使能信号被攻击，可以通过修改寄存器，使得第二报警使能信号为有效电平。
本实施例，通过第一与门单元实现复位请求单元，将报警使能信号作为第一与门单元的一个输入，当报警使能信号和解扰结果同时为有效电平时，第一与门单元的输出端输出的复位请求信号为有效电平。在芯片进行测试的场景或者其他不允许芯片进行复位的场景中，可以通过将报警使能信号置为无效信号，从而，保证测试场景或其他场景中芯片的正常使用。
图6为本发明实施例六的芯片的数据保护电路的结构示意图，实施例六是在实施例五所示实施例的基础上，进一步，还包括：第二或门单元1023，第二或门单元1023的输出端用于输出报警使能信号，其中，第二或门单元1023的第一输入端用于输入第一报警使能信号，第二或门单元的第二输入端用于输入第二报警使能信号。
其中，第一报警使能信号由一次性可编程器件控制，例如：微电熔丝(Efuse)等。第二报警使能信号由寄存器控制，寄存器由软件配置。第一报警使能信号和第二报警使能信号的默认值为有效电平。通过第二或门单元将第一报警使能信号和第二报警使能信号进行相互备份。当第一报警使能信号受到攻击时，第二报警使能信号可以保证第二或门单元输出的报警使能信号为有效电平。当第二报警使能信号收到攻击时，第一报警使能信号可以保证第二或门单元输出的报警使能信号为有效电平。并且，由于第二报警使能信号由寄存器控制，寄存器由软件配置，因此，当第二报警使能信号被攻击，可以通过修改寄存器，使得第二报警使能信号为有效电平。从而，避免因第一报警使能信号被攻击，或者第二报警使能信号被攻击，使得报警使能信号为无效电平，复位请求单元无法产生为有效电平的复位请求信号。进一步地提高芯片的安全性。
图7为本发明实施例七的芯片的数据保护电路的结构示意图，实施例七是在实施例二至实施例五任一实施例的基础上，进一步地，还包括：第二与门单元1024，第二与门单元的第一输入端用于输入报警中断使能信号，第二与门单元的第二输入端与第一或门单元的输出端连接；第二与门单元的输出端用于向中央处理器(Central Processing Unit，简称：CPU)输入中断信号，中断信号用于触发CPU执行报警处理程序。
其中，报警中断使能信号默认值被配置为有效电平。
本实施例，通过第一或门单元的输出端向第二与门单元的第二输入端输出解扰结果，以使得第二与门单元的输出端向CPU输入中断信号，以触发CPU执行报警处理程序，从而，避免因复位请求信号被攻击，使得复位单元无法对芯片进行复位，进一步提高芯片的安全性。
上述各实施例中，复位模块对芯片的部分或全部的工作模块执行复位处理，具体地，复位单元可以通过比特或的方式对芯片的全部模块复位，即，接收到的复位请求信号中有至少一个为有效电平，则复位芯片的全部模块。复位单元也可以根据有效电平的复位请求信号判断被攻击的工作模块，仅针被攻击的复位模块，或者，对被攻击的复位模块以及其相关的工作模块复位。对于具体地复位方式，本发明实施例不作限制。
本发明实施例还提供一种芯片，该芯片包括上述实施例一至实施例七任一实施例所示的数据保护电路。
本发明实施例还提供一种电子设备，该电子设备包括上述实施例所描述的芯片。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种芯片的数据保护电路，其特征在于，包括：
工作模块、报警管理模块和复位模块；
其中，所述工作模块用于生成第一报警信号，并对所述第一报警信号进行位宽扩展以及加扰处理，得到第二报警信号；
所述报警管理模块包括处理单元和复位请求单元，所述处理单元与所述工作模块连接，所述处理单元用于接收所述第二报警信号，对所述第二报警信号进行解扰处理，得到解扰结果，并向所述复位请求单元输出所述解扰结果，所述复位请求单元用于根据所述解扰结果生成复位请求信号，并向复位模块发送所述复位请求信号，所述复位模块用于根据所述复位请求信号确定是否对所述芯片的部分或者全部工作模块复位；
其中，所述工作模块检测到攻击信号时，所述第一报警信号为有效电平，所述工作模块未检测到攻击信号时，所述第一报警信号为无效电平；所述处理单元解扰成功时，若所述第一报警信号为有效电平，所述解扰结果为有效电平，若所述第一报警信号为无效电平，所述解扰结果为无效电平；所述处理单元解扰失败时，所述解扰结果为有效电平；所述解扰结果为有效电平时，所述复位请求信号为有效电平，所述解扰结果为无效电平时，所述复位请求信号为无效电平。
2.根据权利要求1所述的数据保护电路，其特征在于，所述处理单元包括：
第一解扰处理子单元、第一延时处理子单元、第二延时处理子单元、第二解扰处理子单元、比较器和第一或门单元；
其中，所述第一解扰处理子单元的输入端与所述工作模块的输出端连接，所述第一解扰处理子单元的输出端与所述第一延时处理子单元的输入端连接，所述第一延时处理子单元的输出端与所述比较器的第一输入端连接；
所述第二延时处理子单元的输入端与所述工作模块的输出端连接，所述第二延时处理子单元的输出端与所述第二解扰处理子单元的输入端连接，所述第二解扰处理子单元的输出端与所述比较器的第二输入端连接；
所述第二解扰处理子单元的输出端还与所述第一或门单元的第一输入端连接，所述比较器的输出端与所述第一或门单元的第二输入端连接，所述第一或门单元的输出端用于输出所述解扰结果；
其中，所述第一解扰处理子单元和所述第二解扰处理子单元均用于进行解扰处理；
所述第一延时处理子单元和所述第二延时处理子单元均用于进行延时处理；
其中，所述第一解扰处理子单元解扰成功时，若所述第一报警信号为有效电平，所述第一解扰处理子单元的输出端输出有效电平，若所述第一报警信号为无效电平，所述第一解扰处理子单元的输出端输出无效电平；所述第一解扰处理子单元解扰失败时，所述第一解扰处理子单元的输出端输出有效电平；
其中，所述第二解扰处理子单元解扰成功时，若所述第一报警信号为有效电平，所述第二解扰处理子单元的输出端输出有效电平，若所述第一报警信号为无效电平，所述第二解扰处理子单元的输出端输出无效电平；所述第二解扰处理子单元解扰失败时，所述第二解扰处理子单元的输出端输出有效电平。
3.根据权利要求1所述的数据保护电路，其特征在于，所述处理单元包括：
第一解扰处理子单元、第一延时处理子单元、第二延时处理子单元、第二解扰处理子单元、比较器和第一或门单元；
其中，所述第一解扰处理子单元的输入端与所述工作模块的输出端连接，所述第一解扰处理子单元的输出端与所述第一延时处理子单元的输入端连接，所述第一延时处理子单元的输出端与所述比较器的第一输入端连接；
所述第二延时处理子单元的输入端与所述工作模块的输出端连接，所述第二延时处理子单元的输出端与所述第二解扰处理子单元的输入端连接，所述第二解扰处理子单元的输出端与所述比较器的第二输入端连接；
所述第一延时处理子单元的输出端还与所述第一或门单元的第一输入端连接，所述比较器的输出端与所述第一或门单元的第二输入端连接，所述第一或门单元的输出端用于输出所述解扰结果；
其中，所述第一解扰处理子单元和所述第二解扰处理子单元均用于进行解扰处理；
所述第一延时处理子单元和所述第二延时处理子单元均用于进行延时处理；
其中，所述第一解扰处理子单元解扰成功时，若所述第一报警信号为有效电平，所述第一解扰处理子单元的输出端输出有效电平，若所述第一报警信号为无效电平，所述第一解扰处理子单元的输出端输出无效电平；所述第一解扰处理子单元解扰失败时，所述第一解扰处理子单元的输出端输出有效电平；
其中，所述第二解扰处理子单元解扰成功时，若所述第一报警信号为有效电平，所述第二解扰处理子单元的输出端输出有效电平，若所述第一报警信号为无效电平，所述第二解扰处理子单元输出端输出无效电平；所述第二解扰处理子单元解扰失败时，所述第二解扰处理子单元的输出端输出有效电平。
4.根据权利要求1所述的数据保护电路，其特征在于，所述处理单元包括解扰模块；
所述解扰模块的输入端与所述工作模块的输出端连接，所述解扰模块的输出端与所述复位请求单元的输入端连接；所述解扰模块用于接收所述第二报警信号，对所述第二报警信号进行解扰处理，得到解扰结果；
其中，所述解扰模块解扰成功时，若所述第一报警信号为有效电平，所述解扰结果为有效电平，若所述第一报警信号为无效电平，所述解扰结果为无效电平；所述解扰模块解扰失败时，所述解扰结果为有效电平。
5.根据权利要求2或3所述的数据保护电路，其特征在于，所述复位请求单元为第一与门单元，所述第一与门单元的第一输入端与所述第一或门单元的输出端连接；所述第一与门单元的第二输入端用于输入报警使能信号，所述第一与门单元的输出端用于输出复位请求信号。
6.根据权利要求5所述的数据保护电路，其特征在于，所述报警使能信号由寄存器控制，所述寄存器由软件配置。
7.根据权利要求5所述的数据保护电路，其特征在于，还包括：第二或门单元，所述第二或门单元的输出端用于输出所述报警使能信号，所述第二或门单元的第一输入端用于输入第一报警使能信号，所述第二或门单元的第二输入端用于输入第二报警使能信号，所述第一报警使能信号由一次性可编程器件控制，所述第二报警使能信号由寄存器控制，所述寄存器由软件配置。
8.根据权利要求5所述的数据保护电路，其特征在于，还包括：第二与门单元，所述第二与门单元的第一输入端用于输入报警中断使能信号，所述第二与门单元的第二输入端与所述第一或门单元的输出端连接；所述第二与门单元的输出端用于向中央处理器CPU输入中断信号，所述中断信号用于触发所述CPU执行报警处理程序。
9.根据权利要求6或7所述的数据保护电路，其特征在于，还包括：第二与门单元，所述第二与门单元的第一输入端用于输入报警中断使能信号，所述第二与门单元的第二输入端与所述第一或门单元的输出端连接；所述第二与门单元的输出端用于向中央处理器CPU输入中断信号，所述中断信号用于触发所述CPU执行报警处理程序。
10.根据权利要求1-4、6-8任一项所述的数据保护电路，其特征在于，所述加扰处理方式包括下述任一种：
循环冗余校验CRC；
奇偶校验；
加密。
11.根据权利要求5所述的数据保护电路，其特征在于，所述加扰处理方式包括下述任一种：
循环冗余校验CRC；
奇偶校验；
加密。
12.根据权利要求9所述的数据保护电路，其特征在于，所述加扰处理方式包括下述任一种：
循环冗余校验CRC；
奇偶校验；
加密。
13.根据权利要求7所述的数据保护电路，其特征在于，所述一次性可编程器件为微电熔丝Efuse。
14.根据权利要求1-4、6-8、11-13任一项所述的数据保护电路，其特征在于，所述有效电平为高电平，所述无效电平为低电平。
15.根据权利要求5所述的数据保护电路，其特征在于，所述有效电平为高电平，所述无效电平为低电平。
16.根据权利要求9所述的数据保护电路，其特征在于，所述有效电平为高电平，所述无效电平为低电平。
17.根据权利要求10所述的数据保护电路，其特征在于，所述有效电平为高电平，所述无效电平为低电平。
18.一种芯片，其特征在于，包括：如权利要求1-17任一项所述的数据保护电路。
19.一种电子设备，其特征在于，包括：如权利要求18所述的芯片。
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