CN108054167A - 嵌入式闪存的制作方法 - Google Patents
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Abstract
本发明涉及嵌入式闪存的制作方法，在基底上的存储区形成有栅极结构，通过在逻辑区和存储区形成导电层并覆盖光刻胶消除了逻辑区和存储区的台阶差，通过光刻胶回刻，暴露出部分导电层，该部分导电层覆盖所述栅极结构的顶部和部分侧墙，将剩余的光刻胶做为光刻胶保护层，刻蚀该部分导电层，从而暴露出栅极结构的顶部和部分侧墙，在栅极结构周围形成了一定厚度的导电层，去除光刻胶保护层后，在逻辑区和存储区都形成了覆盖所述基底的导电层，与现有工艺中通过淀积较厚的多晶硅层并作平坦化处理消除逻辑区和存储区的台阶差的方法相比，减少了工艺流程并可节约成本。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及嵌入式的制作方法。
背景技术
近年来，随着智能电子产品市场的飞速发展，各类微控制器(micro controllerunit,MCU)及SoC芯片的使用已经深入到汽车电子、工业控制和医疗产品等日常生活的各个方面。而高性能的MCU或SoC产品都离不开高性能嵌入式闪存(embedded flash,E-flash)内核的支持。无论是从芯片面积、***性能和功耗上，还是从制造良率和设计周期上考虑，嵌入式存储器对SoC设计的主导作用都在不断增加。嵌入式闪存是将已有的闪存与现有的逻辑模块从物理或是电学进行结合，提供更多样的性能。
闪存(flash)作为一种安全、快速的存储体，以其体积小、容量大、成本低、掉电数据不丢失等一系列优点，成为了嵌入式***中数据和程序最主要的载体。其中，每个单元由两个晶体管-存储管和选择管(或擦除管)组成的2T嵌入式闪存由于可以通过选择管(或擦除管)将外部干扰(编程串扰，甚至擦除串扰)降低甚至摒除而得到广泛的使用。
在现有的嵌入式闪存制造工艺中，在同一基底上往往同时进行存储单元(存储区)、逻辑晶体管(逻辑区)和高压晶体管的工艺，然而，现有工艺通过淀积两次多晶硅层(两次淀积中间通常还包括在逻辑区淀积一氧化层)及化学机械研磨多晶硅层消除逻辑区和存储区的台阶差，之后再刻蚀多晶硅层在逻辑区和存储区形成栅极层，后续再刻蚀该栅极层以形成逻辑区栅极和存储区的选择栅和/或擦除栅。整个工艺流程时间长且成本高昂。
发明内容
本发明要解决的技术问题是现有工艺在形成逻辑区栅极和存储区的选择栅和/或擦除栅时工艺流程繁琐且成本高的问题。
为解决上述问题，本发明提供了一种嵌入式闪存的制作方法，包括如下步骤：
提供一基底，所述基底上包括逻辑区和存储区，所述存储区形成有栅极结构，所述栅极结构包括位于其顶部的硬掩模层和位于其侧壁的侧墙；形成导电层，所述导电层覆盖所述存储区和所述逻辑区；形成光刻胶层，所述光刻胶层覆盖所述导电层，并且所述光刻胶层的表面平行于所述基底表面；去除部分所述光刻胶层，暴露出部分所述导电层，所述部分导电层覆盖所述硬掩模层和部分所述侧墙；以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层，暴露出所述硬掩模层和部分所述侧墙；以及去除所述光刻胶保护层。
可选的，所述栅极结构还包括沿所述基底表面依次形成的浮栅、极间介质层以及控制栅。
可选的，在所述基底和所述栅极结构之间还形成有栅极氧化层，所述栅极结构位于所述栅极氧化层上方的高度是200nm～250nm。
可选的，所述导电层包括多晶硅，所述导电层的厚度是40～60nm。
可选的，利用旋涂法形成所述光刻胶层，所述光刻胶层包括正性光刻胶。
可选的，去除部分所述光刻胶层利用各向异性干法刻蚀工艺。
可选的，去除部分所述光刻胶层利用氧气灰化工艺。
可选的，刻蚀所述导电层利用各向异性干法刻蚀工艺。
可选的，以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层的步骤包括：使得剩余的所述导电层在所述逻辑区与所述存储区齐平。
可选的，所述嵌入式闪存的制作方法还包括：去除所述光刻胶保护层之后，刻蚀所述导电层，形成逻辑区的栅极以及存储区的选择栅和/或擦除栅。
利用本发明提供的嵌入式闪存的制作方法，利用光刻胶消除了逻辑区和存储区的台阶差，通过光刻胶回刻，暴露出部分导电层，该部分导电层覆盖所述栅极结构的顶部和部分侧墙，将剩余的光刻胶做为光刻胶保护层，刻蚀所述导电层，暴露出所述堆叠栅的顶部和部分侧墙，即在所述栅极结构侧面的基底上，仍然保留一定厚度的所述导电层，去除光刻胶保护层后，在逻辑区和存储区都形成了覆盖所述基底的一定厚度的导电层，该剩余的导电层可以用于后续形成逻辑区的栅极以及存储区的选择栅和/或擦除栅，与现有工艺中通过淀积较厚的多晶硅层及化学机械研磨消除逻辑区和存储区的台阶差再刻蚀多晶硅层的方法相比，减少了工艺流程并可节约成本。
附图说明
图1是本发明实施例的嵌入式闪存的制作方法的流程示意图。
图2a至图2f是本发明实施例的嵌入式闪存的制作方法各步骤的剖面示意图。
附图标记说明：
100-基底；110-逻辑区；120-存储区；130-栅极结构；131-硬掩模层；133-侧墙；101-栅极氧化层；102-浅沟槽隔离结构；135-浮栅；137-极间介质层；139-控制栅；140-导电层；150-光刻胶层。
具体实施方式
以下结合附图和具体实施例对本发明的嵌入式闪存的制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明实施例的嵌入式闪存的制作方法的流程示意图。如图1所示，本实施例的嵌入式闪存的制作方法包括如下步骤：
S1：提供一基底，所述基底上包括逻辑区和存储区，所述存储区形成有栅极结构，所述栅极结构包括位于其顶部的硬掩模层和位于其侧壁的侧墙；
S2：形成导电层，所述导电层覆盖所述存储区和所述逻辑区；
S3：形成光刻胶层，所述光刻胶层覆盖所述导电层，并且所述光刻胶层的表面平行于所述基底表面；
S4：去除部分所述光刻胶层，暴露出部分所述导电层，所述部分导电层覆盖所述硬掩模层和部分所述侧墙；
S5：以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层，暴露出所述硬掩模层和部分所述侧墙；以及
S6：去除所述光刻胶保护层。
图2a至图2f是本发明实施例的嵌入式闪存的制作方法各步骤的剖面示意图。以下结合图1至图2a至图2f对本实施例的嵌入式闪存的制作方法作更详细的说明。
结合图1和图2a，执行步骤S1，提供一基底100，基底100上包括逻辑区110和存储区120，其中，存储区120形成有栅极结构130，栅极结构130包括位于其顶部的硬掩模层131和位于其侧壁的侧墙133。
具体的，基底100的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。基底100还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
基底100上包括逻辑区110和存储区120，其中，而逻辑区110用于形成逻辑晶体管，在存储区120形成了栅极结构130，存储区110的栅极结构130可以是一个或一个以上，后续用于形成存储单元(cell)。
需要说明的是，本实施例重点描述的是介绍在存储区110和逻辑区120形成后续用作形成逻辑晶体管的栅极以及选择管和擦除管的栅极的栅极层的方法，因此，步骤S1的基底100上，已经形成了栅极结构130，并且，可以认为在基底100上已经完成了但不限于下列工艺步骤：在基底100上已形成有隔离沟道，并且在基底100上进行了阱注入(例如深N阱注入)、其他离子注入(例如调整阈值电压的离子注入)及退火等步骤，但是，本领域技术人员应当理解，为使得图示能清楚的表达本申请的核心思想，图中仅以示意图的形式表示了逻辑区110和存储区120，但这并不代表本发明涉及的嵌入式闪存的制作方法仅包括这些部分或步骤，公知的闪存结构和工艺步骤也可包含在其中。
本实施例中，基底100上形成有浅沟槽隔离结构102(STI)，用于在逻辑区110与存储区120之间以及存储单元之间形成隔离。浅沟槽隔离结构102包括隔离介质例如二氧化硅等材料。
本步骤中，在基底100表面形成有栅极氧化层101，栅极结构130位于栅极氧化层101上方。栅极氧化层101用于避免电荷穿过栅极结构130中的浮栅进入基底100，进而影响基底100的电压状态，对闪存形成造成不利影响。栅极氧化层101的材料可以为氧化硅或掺氮的氧化硅。厚度例如在至
栅极结构130包括在栅极氧化层101表面形成的浮栅135、极间介质层137以及控制栅139，并且，本实施例中，栅极结构130的顶部包括覆盖控制栅的硬掩模层131，栅极结构130的侧面包括覆盖浮栅135、极间介质层137、控制栅139、硬掩模层131的所有侧壁的侧墙133。
其中，浮栅135被埋在栅极氧化层101和极间介质层137之间，由于与外部电路并没有连接，是处于浮置状态，用以存储电荷，控制栅139的位置在浮栅135之上，控制栅139用于控制数据的输入与输出，它通常和外部的电极例如字线(word line)相连接。通常，浮栅135和控制栅139可包括多晶硅等导电材料，多晶硅可利用化学气相沉积法形成，浮栅135和控制栅139也可以包括掺杂离子，掺杂多晶硅的方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成，也可以是利用化学气相沉积法形成掺杂多晶硅层并在临场进行掺杂。
极间介质层137的作用是隔绝浮栅135和控制栅139，它的组成可以是氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)，ONO的形成方法例如是先以热氧化法形成一层氧化硅后，利用化学气相沉积法于氧化硅层上形成氮化硅层，接着再用湿氢以及氧气氧化部分氮化硅层而形成另一层氧化硅层。极间介质层137也可以是二氧化硅等绝缘材料。
硬掩模层131和侧墙133的作用包括保护浮栅135和控制栅139，其可以通过化学气相沉积以及光刻、干刻等半导体工艺形成，其材质可以是氮化硅或氧化硅，在另一实施例中，侧墙133的材质还可以是如ONO的多层结构。
本实施例中，经过步骤S1之后，栅极结构130在栅极氧化层101上方的高度约至
结合图1和图2b，执行步骤S2，形成导电层140，导电层140覆盖存储区120和逻辑区110，因而导电层140也覆盖了栅极结构130。
导电层140包括后续用于形成逻辑区110的栅极以及存储区120的选择栅和控制栅，因此，其包括导电材料，本实施例中，导电层例如是多晶硅层，多晶硅层可利用化学气相沉积法形成，导电层140也可以包括掺杂离子，掺杂多晶硅的方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成，也可以是利用化学气相沉积法形成掺杂多晶硅层并在临场进行掺杂。
导电层140其覆盖在基底100上的逻辑区110和存储区120，其中，也覆盖了栅极结构130的顶部和侧面，由于栅极结构130的顶部和侧面分别是硬掩模层131和侧墙133，因而导电层140覆盖在硬掩模层131和侧墙133和表面。
本实施例中，导电层140不需要沉积的很厚，其厚度约至现有工艺中沉积的多晶硅层较厚(通常大于)是为了便于平坦化工艺(例如化学机械研磨工艺，CMP)，但是工艺流程时间长并且成本高。本实施例中摒除了为了消除逻辑区110和存储区120的台阶差而采用的CMP工艺，导电层140不需要整体减薄，因而其厚度可主要根据逻辑区110的栅极、存储区120的选择栅和/或擦除栅的厚度需要进行设定。
结合图1和图2c，执行步骤S3，形成光刻胶层150，光刻胶层150覆盖导电层140，并且光刻胶层150的表面平行于基底100表面。
具体的，光刻胶层150可以采用本领域常用的光刻胶(或光阻、类光阻)材料，本实施例中，光刻胶层150优选是可流动的即液体形态，从而可利用旋涂工艺在基底100上涂覆，利用旋涂工艺在基底100上涂覆光刻胶是本领域非常成熟的工艺，因而本步骤易于实现，并且，通常为了形成平坦的光刻胶表面以及使光刻胶具有足够的刻蚀阻挡的效果，光刻胶覆盖全部涂覆表面，例如本实施例中，光刻胶层150覆盖在导电层140表面，并且较容易实现在逻辑区110和存储区120的光刻胶层150是齐平的，即，经过步骤S3，光刻胶层150的表面平行于基底100表面。
本实施例中，通过执行步骤S3，使得逻辑区110和存储区120克服了台阶差，有利于在逻辑区110和存储区120执行同步的刻蚀工艺。
结合图1和图2d，执行步骤S4，去除部分光刻胶层150，暴露出部分导电层140，所述部分导电层140覆盖硬掩模层131和部分侧墙133。
本步骤中，对光刻胶层150进行了部分刻蚀，例如半刻蚀，优选的，光刻胶层150包括正性光刻胶，此处所述的正性光刻胶，指的是在不需要本领域常用曝光机进行曝光的情况下，光刻胶材料本身可以在刻蚀过程中保护下层材料的一类光刻胶。利用正性光刻胶，可以在步骤S3中旋涂光刻胶层150并例如烘烤固化之后，直接进行步骤S4，可以省去曝光工序。但本领域人员应当理解，本实施例对光刻胶150的选择并不限制，在某些实施例中，根据综合因素的考量，光刻胶150也可以是负性光刻胶，或者，光刻胶层150也可以包括某些化学试剂，例如底部抗反射(BARC)材料、顶部抗反射材料(DARC)、六甲基二硅胺(HMDS)等，光刻胶层150可以包括本领域常用的曝光/刻蚀阻挡材料，在此不再赘述。
本实施例中，去除部分光刻胶层150以暴露出覆盖栅极结构130的顶部硬掩模层131和部分侧墙133的导电层140，可以利用干法刻蚀的氧气(O2)灰化工艺完成，刻蚀时间大约10s至15s，但不限于此，灰化工艺可根据栅极结构130、光刻胶层150的高度以及所用刻蚀设备的不同选择不同的部分刻蚀方法。
经过步骤S4，由于栅极结构130上方的光刻胶层150较薄，其顶部的导电层140被露出，并且，通过刻蚀条件的调整，可将覆盖靠近顶部的一部分侧墙133的导电层140露出。即在存储区120，除了栅极结构130顶部和部分侧墙133区域，导电层140仍被剩余的光刻胶层覆盖，而在逻辑区110，导电层140仍然全部被剩余的光刻胶层覆盖。剩余的光刻胶层由光刻胶层150刻蚀而成，为了体现二者的联系，剩余的光刻胶层仍然用标号150表示。
结合图1和图2e，执行步骤S5，以剩余的光刻胶层150作为光刻胶保护层，刻蚀导电层140，暴露出硬掩模层131和部分侧墙133。
利用光刻胶覆盖部分区域而刻蚀其他区域的方法是本领域常用的工艺，因此本实施例对步骤S5不展开阐述。本实施例中，导电层140的材质例如是多晶硅，对导电层140的刻蚀优选各向异性的干法刻蚀，刻蚀气体优选采用选自HBr、Cl2、SF6、O2、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
经过步骤S5，将上一步骤暴露出的导电层140去除，从而使得剩余的导电层仅覆盖在存储区120的栅极结构130周围以及逻辑区110的全部区域。剩余的导电层由导电层140刻蚀形成，为了体现二者的联系，剩余的导电层仍然用标号140表示。优选方案中，可以通过刻蚀条件的调整，使得覆盖在存储区120的栅极结构130周围的剩余的导电层140与仍被光刻胶层150覆盖的导电层140厚度相同或相近，或者齐平。但本发明不限于此，根据逻辑区110的栅极、存储区120的选择栅和/或擦除栅的栅极类型不同，经过步骤S5，逻辑区110的导电层140与存储区120的栅极结构130周围剩余的导电层140的厚度也可以不同。
结合图1和图2f，执行步骤S6，去除光刻胶保护层。本实施例中该步骤需要去除逻辑区110和存储区120剩余的光刻胶层150。具体可以采用与步骤S4去除部分光刻胶层150的方法相同或相似的工艺，去除(刻蚀)光刻胶是本领域惯用的工艺，此处不再赘述。
经过上述步骤S1至步骤S6，本实施例在逻辑区110和存储区120形成了导电层140，在存储区120，导电层140形成在栅极结构130的周围。后续可以通过图形化工艺刻蚀导电层140(该导电层140是经过步骤S1～S6后剩余的部分导电层140材料)，以形成逻辑区110的栅极(用于形成逻辑晶体管)以及存储区120的选择栅和/或擦除栅。
综上所述，本实施例的嵌入式闪存的制作方法，在形成用于逻辑区110的栅极和用于存储区120的选择栅和/或擦除栅的导电层140时，不需要淀积很厚的导电层以覆盖栅极结构从而进行平坦化工艺消除逻辑区110和存储区120的台阶差，而是利用光刻胶的部分刻蚀工艺，仅形成实际逻辑区110的栅极或存储区120的选择栅和/或擦除栅所述厚度的导电层即可，可以减少工艺流程并节约工艺成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种嵌入式闪存的制作方法，其特征在于，包括：
提供一基底，所述基底上包括逻辑区和存储区，所述存储区形成有栅极结构，所述栅极结构包括位于其顶部的硬掩模层和位于其侧壁的侧墙；
形成导电层，所述导电层覆盖所述存储区和所述逻辑区；
形成光刻胶层，所述光刻胶层覆盖所述导电层，并且所述光刻胶层的表面平行于所述基底表面；
去除部分所述光刻胶层，暴露出部分所述导电层，所述部分导电层覆盖所述硬掩模层和部分所述侧墙；
以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层，暴露出所述硬掩模层和部分所述侧墙；以及
去除所述光刻胶保护层。
2.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，所述栅极结构还包括沿所述基底表面依次形成的浮栅、极间介质层以及控制栅。
3.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，在所述基底和所述栅极结构之间还形成有栅极氧化层，所述栅极结构位于所述栅极氧化层上方的高度是200～250nm。
4.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，所述导电层包括多晶硅，所述导电层的厚度是40～60nm。
5.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，利用旋涂法形成所述光刻胶层，所述光刻胶层包括正性光刻胶。
6.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，去除部分所述光刻胶层利用各向异性干法刻蚀工艺。
7.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，去除部分所述光刻胶层利用氧气灰化工艺。
8.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，刻蚀所述导电层利用各向异性干法刻蚀工艺。
9.如权利要求1至8任一项所述的嵌入式闪存的制作方法，其特征在于，以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层的步骤包括：使得剩余的所述导电层在所述逻辑区和所述存储区齐平。
10.如权利要求1至8任一项所述的嵌入式闪存的制作方法，其特征在于，所述嵌入式闪存的制作方法还包括：去除所述光刻胶保护层之后，刻蚀所述导电层，形成逻辑区的栅极以及存储区的选择栅和/或擦除栅。
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