CN108039371A - 横向扩散金属氧化物半导体晶体管及其制造方法 - Google Patents
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Abstract
本公开涉及横向扩散金属氧化物半导体(LDMOS)晶体管及其制造方法。其中一个实施例提供了一种LDMOS晶体管，其包括：衬底，在衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区；以及电介质层，放置在漂移区的至少一部分上，并且与衬底的主表面直接接触，其中所述电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
Description
技术领域
本公开涉及半导体领域，特别涉及横向扩散金属氧化物半导体(LaterallyDiffused Metal Oxide Semiconductor，缩写为LDMOS)晶体管。
背景技术
LDMOS晶体管的关键性能参数主要有两个：击穿电压(breakdown voltage)和导通电阻(on-state resistance)。在LDMOS晶体管领域，一直追求更高的击穿电压和更低的导通电阻。
因此存在对于新的技术的需求。
发明内容
本公开的一个目的是提供一种新型的LDMOS晶体管的结构及相应的制造方法。
根据本公开的第一方面，提供了一种LDMOS晶体管，其包括：衬底，在衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区；以及电介质层，放置在漂移区的至少一部分上，并且与衬底的主表面直接接触，其中所述电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
根据本公开的第二方面，提供了一种制造LDMOS晶体管的方法，其包括：提供衬底，在所述衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区；以及在与漂移区的至少一部分对应的衬底上形成电介质层，所述电介质层与衬底的主表面直接接触，其中所述电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得更为清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1示出了现有技术的LDMOS晶体管的基本结构。
图2A-2D示出了根据本公开示例性实施例的LDMOS晶体管的各种示例结构的截面图。
图3示出了根据本公开示例性实施例的LDMOS晶体管制造方法的流程图。
图4A-4C分别示出了在根据本公开一个示例性实施例来制造LDMOS晶体管的一个方法示例的各个步骤处的装置截面示意图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的半导体装置及其制造方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本发明的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1示出了现有技术的LDMOS晶体管的基本结构，在此，以N型LDMOS晶体管为例来进行说明。
根据RESURF(REduced SURface Field，降低表面场)原理，传统的LDMOS晶体管在漏极侧包括漂移区(例如图1中的N型阱102)和其中形成的LOCOS(local oxidation ofsilicon，硅的局部氧化)或STI(shallow trench isolation，浅沟槽隔离)结构(例如图1中的LOCOS/STI 103)，从而极大提高击穿电压，并且保证可行的导通电阻。当在栅极108与源极106之间施加足够的正向电压时，该晶体管导通，在栅极下方形成沟道区109，此时电子(即多数载流子)沿着图1中示出的箭头方向从源极流到漏极(如图1所示的漏极区104)。本领域中存在不断提高击穿电压同时降低导通电阻的需求，因此也存在各种各样的技术来改进该传统LDMOS晶体管的结构。
而本申请的发明人经过研究发现，有些电介质材料(例如高介电常数材料(也称作高k材料))由于其自身的性质(如缺陷、悬空键等等)可以在其中束缚或蓄积电荷。当在漏极漂移区的衬底表面上形成这样的电介质材料层时，由于其中蓄积有电荷，该蓄积的电荷将衬底中的电性相反的电荷吸引至该电介质层/衬底界面(即衬底主表面)，从而在漂移区上部形成一相反导电类型的区域(本文中也称为“感应区域”)。该相反导电类型的区域会影响漂移区的电场分布，从而提高击穿电压的同时能降低导通电阻。
鉴于上述研究，本申请的发明人提出了一种新型的LDMOS晶体管结构，其中不用在漏极漂移区中形成LOCOS或STI结构，而是在至少一部分漂移区的衬底主表面上形成带有相应电荷的电介质层，使得该电介质层在漂移区中感应形成与漂移区相反导电类型的区域。因此，该感应区域、漂移区、以及在漂移区下方的与漂移区相反导电类型的区域一起形成了Double RESURF(双RESURF)结构，其同时改善了击穿电压和导通电阻。此外，由于该新结构的漏极漂移区中没有LOCOS或STI，因此在源极和漏极之间的载流子流动路径(即电流路径)变短，这进一步降低了导通电阻。
具体而言，根据本公开一个方面，提出了一种LDMOS晶体管，其包括：衬底，在衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区；以及电介质层，放置在漂移区的至少一部分上，并且与衬底的主表面直接接触，其中该电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
下面将结合附图来详细阐述本公开的技术。
图2A-2D示出了根据本公开示例性实施例的LDMOS晶体管的各种结构的示意性截面图。请注意，本文中均是以N型LDMOS晶体管为例来进行说明的，但本领域技术人员均能理解，本发明也完全适用于P型LDMOS晶体管，只用将各掺杂区域的导电类型反转，使电介质层带有正电荷即可。
如图2A所示，该LDMOS晶体管包括P型衬底201。该衬底201可以由适合于LDMOS晶体管的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底201也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。P型衬底意指衬底中的用来形成晶体管有源区的半导体部(例如，绝缘体上的半导体层)是P型掺杂的。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。除了图中示出的构件之外，衬底201中还可以形成有其它的构件，例如，在早期或后期处理步骤中形成的其它构件。
在该衬底201中形成有沟道区209、源极区206、漏极区204、和在沟道区209与漏极区204之间的漂移区202。在沟道区209对应的衬底上形成栅极结构，即栅极电介质层207及其上的栅极电极208。源极区206、漏极区204、和栅极电极208均有接触孔和后续的金属连线引出去，如图2A中的S、D和G所示意的，从而方便施加电压。本领域技术人员均理解，沟道区209在晶体管导通时(如对栅极G与源极S之间施加合适的电压时)才形成真正的沟道。在一些实施方式中，沟道区209其实就是P型衬底201的一部分，没有对这部分衬底进行任何其它诸如掺杂等的处理，只是因为在器件工作时用作沟道才称为沟道区。沟道区209在图2A中的形状也只是个示意，并不意味着器件工作时沟道要成为这样。在另一些实施方式中，沟道区209可以根据需要对P型衬底201的这部分进行轻掺杂等处理而形成。另外，如图2A所示，漂移区202由N型阱形成，引出电极的漏极区204为形成在该N型阱202中的重掺杂区(N+区)。本领域技术人员也理解，漂移区202和漏极区204的位置等结构并不限于此。
该LDMOS晶体管还包括位于漂移区202的一部分上的电介质层210。电介质层210被形成在衬底201的主表面上，且与衬底201的主表面直接接触。在本文中，衬底的主表面意指该衬底(例如，硅晶圆)的与厚度方向垂直的两个主要表面。如图2A所示，电介质层210带有负电荷，从而引诱漂移区202中的空穴，使得在其下方形成相应感应区域211，该感应区域211也可称为感应P型层。该感应P型层211和P型衬底201夹着N型漂移区202，从而形成Double RESURF结构，其改善了该晶体管的击穿电压和导通电阻。此外，通过比较图2A和图1中的电子流动路径(如图中的箭头所示)可以看出，由于该新结构的漏极漂移区中没有LOCOS或STI，因此在源极和漏极之间的载流子流动路径(即电流路径)变短，这进一步降低了导通电阻。
在一些实施方式中，漂移区202的掺杂浓度可以为1e11～1e17cm-3。在一些实施方式中，电介质层210的沿沟道方向(即图中的水平方向)的宽度可以在0.1到1000微米的范围内。在一些实施方式中，该电介质层210可以由任何带负电荷的高k材料形成，该高k材料可以选自如下中的至少一种：HfO、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、ZrO2、HfO2-Al2O3等。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或其它合适的技术形成该电介质层210。本领域技术人员均理解，本发明的电介质层的材料和形成方法不限于此，而是还可以包括本领域已知的任何其它合适的材料和生产工艺，只要形成的电介质层带有相应电荷(负电荷或正电荷)即可。优选地，该电介质层210的厚度在10到500纳米的范围内。
如前所述，将图2A中的各区域的导电类型反转，使电介质层210带有正电荷，就变成了应用本发明的P型LDMOS晶体管结构了。也就是说，在根据本发明的一种P型LDMOS晶体管结构中，衬底201变为N型衬底，漂移区202为P型阱，源极区206和漏极区204为P+区域，电介质层210带有的电荷为正电荷，相应形成的感应区域211的导电类型为N型。其它结构或工艺参数都可以参考前面对N型LDMOS晶体管的描述。
作为图2A的结构的替代，如图2B所示，栅极结构207、208还可以覆盖电介质层210的至少一部分。在一些实施方式中，栅极电介质层207由二氧化硅形成，而栅极电极208由多晶硅形成，但是本领域技术人员均理解，本发明的栅极结构不限于此，而是任何可以应用于LDMOS晶体管的栅极结构都适用，例如栅极电介质层207可以为高k材料层，而栅极电极208可以为金属栅。在图2B所示的结构中，由于栅极电极208覆盖了至少一部分的电介质层210，因此其上施加的栅极电压会影响覆盖部分的电介质层下的电场，可能增加部分电介质层210下的感应区域中的正电荷，由此有助于进一步增大该晶体管的击穿电压和降低其导通电阻。
另外，如图2B所示，还可以在P型衬底201中形成一个P型重掺杂区(P+区)205，以便于后续引出电极(图中所示的“B”)来向衬底施加电势。在许多情况下，该B电极与源极(S极)短路在一起。
如前所述，在图2A所示的结构中，衬底201为P型衬底，沟道区由P型衬底201的一部分形成，漂移区和漏极区由P型衬底中的N型阱202形成。但是，本领域技术人员均能理解，本发明不限于此。本发明的技术可以适用于任何其它LDMOS晶体管结构，只要根据本发明的原理对其结构进行适应性的修改即可。
例如，如图2C所示，在根据本发明的N型LDMOS晶体管的另一种结构中，衬底201也为P型衬底，但是将LDMOS晶体管的有源区都形成在该P型衬底201中的N型阱212中，其中漂移区由N型阱212的一部分形成，漏极区204为该N型阱212中形成的N型重掺杂区，沟道区209由该N型阱212中掺杂形成的P型体区213的一部分形成，源极区206也形成在该P型体区213中。图2C的结构可能特别适用于互补型晶体管电路(即，在同一衬底201中要同时形成N型LDMOS晶体管和P型LDMOS晶体管)，因为便于把各个LDMOS晶体管分别形成在各自的阱区中。
如前面提到图2B时所述，在LDMOS为N型晶体管的情况下，可以施加比栅极电压大的漏极电压，即栅极(G)-漏极(D)电压为负电压，以致于电介质层210下方的漂移区的电势高于电介质层210上方的栅极的电势，产生由下向上的电场，从而增加了电介质层下的感应区域211中的正电荷，由此有助于进一步增大该晶体管的击穿电压和降低其导通电阻。
同理，同样的结构也可以应用于P型LDMOS晶体管。在LDMOS为P型晶体管的情况下，可以施加比漏极电压大的栅极电压，即栅极-漏极电压为正电压，以致于电介质层下方的漂移区的电势低于电介质层上方的栅极的电势，产生由上向下的电场，从而增加了电介质层下的感应区域中的负电荷，由此有助于进一步增大该晶体管的击穿电压和降低其导通电阻。
另外，在一些实施方式中，除了栅极电极以外或者作为栅极电极的替代，可以在电介质层上设置额外的电极，用于与栅极电极结合地或者单独地对感应区域施加如上所述的有利的电场，从而进一步增大该晶体管的击穿电压和降低其导通电阻。此外，在一些优选实施方式中，可以在电介质层上设置多个额外的电极，从而通过控制该多个额外电极和可选的栅极电极的施加电压，可以在电介质层下产生不均匀的感应区域，由此在漂移区中形成更均匀的电场，得到更高的击穿电压。
例如，如图2D所示，除了栅极电极208以外，还在电介质层210上设置了额外的电极V，可以向该电极V独立地施加控制电压。本领域技术人员可以理解，该电极V可以不止一个，而是可以根据需要设置多个。可替代地，图2D中的栅极电极208可以不覆盖电介质层210，即在电介质层210上只设置额外的一个或更多个电极V。
图3示出了根据本公开示例性实施例的LDMOS晶体管制造方法300的流程图。上面结合图2A-2D所描述的内容也可以适用于对应的特征。
具体而言，如图3所示，在步骤310处，提供衬底，在所述衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区。
如前所述，衬底和这些有源区的结构和形成工艺等不受限制，而是可以采用本领域已知的LDMOS晶体管结构和工艺。前面已经结合图2A-2D描述了部分特征，在此不再赘述。
在步骤320处，在与漂移区的至少一部分对应的衬底上形成电介质层，所述电介质层与衬底的主表面直接接触，其中所述电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
在一些实施方式中，该电介质层由高介电常数材料形成，则形成电介质层的该步骤包括：在衬底上沉积高介电常数材料层，然后通过光刻和刻蚀处理将高介电常数材料层图案化以使得仅保留在与漂移区的至少一部分对应的衬底上，从而形成该电介质层。
在一些实施方式中，该高介电常数材料层可以由如下中的至少一种形成：HfO、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、ZrO2、HfO2-Al2O3。
在一些实施方式中，电介质层的厚度可以在10到500纳米的范围内。
在一些实施方式中，电介质层的沿沟道方向的宽度可以在0.1到1000微米的范围内。
可选地，在步骤330处，在形成电介质层之后在衬底的主表面和电介质层的至少一部分上形成栅极结构。
例如，先在衬底之上沉积一层栅极电介质材料和一层栅极电极材料，然后通过光刻和刻蚀处理来对其进行图案化，从而形成至少覆盖电介质层的一部分的栅极结构。
为了更完整全面地理解本发明，下面将以图2B所示出的N型LDMOS晶体管结构为例来详细描述根据本公开一个示例性实施例的LDMOS晶体管制造方法的一个具体示例。请注意，这个示例并不意图构成对本发明的限制。例如，本发明并不仅限于图2B所示出的LDMOS晶体管的具体结构，而是对所有有相同需求或设计考量的LDMOS晶体管都适用。上面结合图2A-2D和图3所描述的内容也可以适用于对应的特征。
图4A-4C分别示出了在该方法示例的各个步骤处的装置截面示意图。
在图4A处，通过例如离子注入等方式在P型衬底201中形成了该晶体管的各有源区，如源极区206、漏极区204、主要用作漂移区的N型阱202、衬底电极引出区205等。
接着，在图4B处，通过CVD或PVD等工艺在衬底201上沉积一个高介电常数材料层，然后通过光刻和刻蚀处理将该高介电常数材料层图案化，从而仅保留在与漂移区202的至少一部分对应的衬底上，从而形成图中的电介质层210。由于该电介质层210带有负电荷，因此在其下的漂移区202中形成了相应感应区域211。该高介电常数材料例如可以为：HfO、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、ZrO2、HfO2-Al2O3等。
接着，在图4C处，通过CVD或PVD等工艺在衬底201之上沉积一层栅极电介质材料和一层栅极电极材料，然后通过光刻和刻蚀处理来对二者进行图案化，从而形成了覆盖电介质层210的一部分的栅极电介质层207和栅极电极208。
本领域技术人员将理解，除了如图4A-4C示出的工艺和结构之外，本公开还包括形成LDMOS晶体管必需的其它任何工艺和结构。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
上述描述可以指示被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
另外，本公开的实施方式还可以包括以下示例：
1、一种LDMOS晶体管，其特征在于，包括：
衬底，在衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区；以及
电介质层，放置在漂移区的至少一部分上，并且与衬底的主表面直接接触，
其中所述电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
2、根据1所述的LDMOS晶体管，其特征在于，所述电介质层由高介电常数材料形成。
3、根据2所述的LDMOS晶体管，其特征在于，所述高介电常数材料选自如下中的至少一种：HfO、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、ZrO2、HfO2-Al2O3。
4、根据1所述的LDMOS晶体管，其特征在于，所述电介质层的厚度在10到500纳米的范围内。
5、根据1所述的LDMOS晶体管，其特征在于，所述电介质层的沿沟道方向的宽度在0.1到1000微米的范围内。
6、根据1所述的LDMOS晶体管，其特征在于，所述漂移区的导电类型为N型，且掺杂浓度为1e11～1e17cm-3。
7、根据1所述的LDMOS晶体管，其特征在于，源极区、漏极区和漂移区的导电类型为N型，电介质层带有的电荷为负电荷，感应区域的导电类型为P型。
8、根据1所述的LDMOS晶体管，其特征在于，源极区、漏极区和漂移区的导电类型为P型，电介质层带有的电荷为正电荷，感应区域的导电类型为N型。
9、根据1所述的LDMOS晶体管，其特征在于，还包括位于衬底上方的栅极结构，所述栅极结构覆盖电介质层的至少一部分。
10、根据1所述的LDMOS晶体管，其特征在于，衬底为P型衬底，沟道区由P型衬底的一部分形成，漂移区和漏极区由P型衬底中的N型阱形成。
11、根据1所述的LDMOS晶体管，其特征在于，衬底为P型衬底，所述LDMOS晶体管的有源区均形成在P型衬底中的N型阱中，其中沟道区由所述N型阱中的P型体区的一部分形成，源极区形成在所述P型体区中。
12、一种制造LDMOS晶体管的方法，其特征在于，包括：
提供衬底，在所述衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区；以及
在与漂移区的至少一部分对应的衬底上形成电介质层，所述电介质层与衬底的主表面直接接触，
其中所述电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
13、根据12所述的方法，其特征在于，所述形成电介质层的步骤包括：在衬底上沉积高介电常数材料层，然后通过光刻和刻蚀处理将高介电常数材料层图案化以使得仅保留在与漂移区的至少一部分对应的衬底上，从而形成电介质层。
14、根据13所述的方法，其特征在于，所述高介电常数材料层由如下中的至少一种形成：HfO、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、ZrO2、HfO2-Al2O3。
15、根据12所述的方法，其特征在于，所述电介质层的厚度在10到500纳米的范围内。
16、根据12所述的方法，其特征在于，所述电介质层的沿沟道方向的宽度在0.1到1000微米的范围内。
17、根据12所述的方法，其特征在于，所述漂移区的导电类型为N型，且掺杂浓度为1e11～1e17cm-3。
18、根据12所述的方法，其特征在于，源极区、漏极区和漂移区的导电类型为N型，电介质层带有的电荷为负电荷，感应区域的导电类型为P型。
19、根据12所述的方法，其特征在于，源极区、漏极区和漂移区的导电类型为P型，电介质层带有的电荷为正电荷，感应区域的导电类型为N型。
20、根据12所述的方法，其特征在于，在形成电介质层之后还包括在衬底的主表面和电介质层的至少一部分上形成栅极结构。
21、根据12所述的方法，其特征在于，衬底为P型衬底，沟道区由P型衬底的一部分形成，漂移区和漏极区由P型衬底中的N型阱形成。
22、根据12所述的方法，其特征在于，衬底为P型衬底，所述LDMOS晶体管的有源区均形成在P型衬底中的N型阱中，其中沟道区由所述N型阱中的P型体区的一部分形成，源极区形成在所述P型体区中。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
Claims (10)
1.一种LDMOS晶体管，其特征在于，包括：
衬底，在衬底中形成有沟道区、源极区、漏极区和在沟道区与漏极区之间的漂移区；以及
电介质层，放置在漂移区的至少一部分上，并且与衬底的主表面直接接触，
其中所述电介质层带有电荷以使得在所述电介质层下的漂移区中形成相应感应区域，所述感应区域具有与漂移区相反的导电类型。
2.根据权利要求1所述的LDMOS晶体管，其特征在于，所述电介质层由高介电常数材料形成。
3.根据权利要求2所述的LDMOS晶体管，其特征在于，所述高介电常数材料选自如下中的至少一种：HfO、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、ZrO2、HfO2-Al2O3。
4.根据权利要求1所述的LDMOS晶体管，其特征在于，所述电介质层的厚度在10到500纳米的范围内。
5.根据权利要求1所述的LDMOS晶体管，其特征在于，所述电介质层的沿沟道方向的宽度在0.1到1000微米的范围内。
6.根据权利要求1所述的LDMOS晶体管，其特征在于，所述漂移区的导电类型为N型，且掺杂浓度为1e11～1e17cm-3。
7.根据权利要求1所述的LDMOS晶体管，其特征在于，源极区、漏极区和漂移区的导电类型为N型，电介质层带有的电荷为负电荷，感应区域的导电类型为P型。
8.根据权利要求1所述的LDMOS晶体管，其特征在于，源极区、漏极区和漂移区的导电类型为P型，电介质层带有的电荷为正电荷，感应区域的导电类型为N型。
9.根据权利要求1所述的LDMOS晶体管，其特征在于，还包括位于衬底上方的栅极结构，所述栅极结构覆盖电介质层的至少一部分。
10.根据权利要求1所述的LDMOS晶体管，其特征在于，衬底为P型衬底，沟道区由P型衬底的一部分形成，漂移区和漏极区由P型衬底中的N型阱形成。
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