CN108022609B - 多端口存储器和半导体器件 - Google Patents

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Abstract

本发明涉及多端口存储器和半导体器件。在多端口存储器中，第一脉冲信号发生器电路跟随时钟信号的输入而产生第一脉冲信号。第一锁存电路响应于第一脉冲信号的产生将第一起动信号设置为第一状态，并且响应于通过由延迟电路延迟第一起动信号获得的第一被延迟信号将第一起动信号重置为第二状态。第二脉冲信号发生器电路跟随第一被延迟信号的输入产生第二脉冲信号。第一锁存电路响应于第二脉冲信号的产生将第二起动信号设置为第一状态并保持这种状态，并响应于通过由延迟电路延迟第二起动信号获得的第二被延迟信号将第二起动信号重置为第二状态。存储器基于起动信号进行操作。

Description

多端口存储器和半导体器件
相关申请的交叉引用
于2016年10月28日提交的日本专利申请No.2016-211731包括说明书、附图和摘要，通过引用的方式将其全部并入本文。
技术领域
本发明涉及一种多端口存储器，更具体地说，涉及一种允许存储器用作伪多端口存储器的技术。
背景技术
伪两端口静态随机存取存储器(SRAM)是一种使用单端口SRAM的存储器宏来实现伪两端口SRAM的功能的技术，其广泛地应用于图像处理领域。伪两端口SRAM的内部电路被配置成在外部时钟的一个周期期间操作两次。
美国专利No.7643330(专利文献1)公开了一种伪两端口SRAM，其执行与外部时钟的上升沿同步的读操作，并执行与外部时钟的下降沿同步的写入操作。
发明内容
然而，在上述文献中描述的伪两端口SRAM执行与外部时钟的上升和下降沿同步的操作，这使得增加时钟频率变得困难。作为示例，假设伪两端口SRAM具有针对读操作需要0.5纳秒和针对写操作需要1纳秒的为50％的占空比的外部时钟。在这种情况下，它需要花费多达1纳秒的时间来执行读操作，因为伪两端口SRAM被较慢的操作所限制。
为了解决上述问题做出了本发明。一方面，本发明的目的是提供一种能够比常规多端口存储器运行更快的多端口存储器。另一方面，本发明的目的是提供一种能够比常规半导体器件运行更快的半导体器件。
从描述和附图中，其它目的和新的特征将变得明显。
根据实施例的一种多端口存储器包括：包括多个存储器单元和多个字线的存储器阵列；基于输入时钟信号产生起动信号的控制电路；包括多个端口的地址控制电路，其通过在对应于起动信号的时刻解码从端口输入的多个地址信号中的一个地址信号来激活字线中的一个字线；以及数据输入/输出电路，其通过基于地址控制电路的输出选择耦合到激活的字线的存储器单元中的一个存储器单元来写入或读取数据。所述控制电路包括：产生脉冲信号的脉冲信号产生单元；响应于脉冲信号产生单元的输出产生起动信号的起动信号产生单元；以及产生延迟起动信号的延迟信号的延迟电路。脉冲信号产生单元包括响应于时钟信号的输入产生第一脉冲信号的第一脉冲信号发生器电路。起动信号产生单元包括第一锁存电路，第一锁存电路响应于第一脉冲信号的产生将第一起动信号设置为第一状态并保持这种状态，然后响应于通过由延迟电路延迟第一起动信号获得的第一被延迟信号将第一起动信号重置为第二状态。脉冲信号产生单元进一步包括响应于第一被延迟信号的输入产生第二脉冲信号的第二脉冲信号发生器电路。第一锁存电路响应于第二脉冲信号的产生将第二起动信号设置为第一状态并保持这种状态，然后响应于通过由延迟电路延迟第二起动信号获得的第二被延迟信号将第二起动信号重置为第二状态。
根据实施例的多端口存储器可以比常规多端口存储器运行的更快。
结合附图，从本发明以下详细描述中，本发明的这些和其它目的、特征、方面和优势将变得更加明显。
附图说明
图1是示出存储器装置的配置示例的框图；
图2是示出存储器单元的配置示例的图；
图3是示意性示出半导体器件的布局配置示例的图；
图4是示出内部时钟脉冲发生器电路的配置示例的图；
图5是示出包括在图4所示的内部时钟脉冲发生器电路中的各个电路的操作的时序图；
图6是示出地址控制电路的配置示例的电路图；
图7是示出图6所示的地址控制电路的操作以及控制电路的操作的时序图；
图8是示出内部时钟脉冲发生器电路的配置示例的图；
图9是示出包括在图8所示的内部时钟脉冲发生器电路中的各个电路的操作的时序图；
图10是示出包括两个伪端口的多端口存储器的配置示例的框图；
图11是示出双端口SRAM存储器单元的配置示例的电路图；
图12是示出另一个双端口SRAM存储器单元的配置示例的电路图；以及
图13是示出伪双端口SRAM的感测放大器的配置示例的电路图。
具体实施方式
在下文中，参考附图，将详细描述本发明的实施例。在下面的描述中，相同的部分用相同的参考数字指定，其名称和功能也是相同的。因此，将不再重复其详细描述。
第一实施例
(存储器装置20的配置)
图1是示出伪两端口SRAM(MEMU 20)的配置示例的框图。伪两端口SRAM的存储器装置20提供有地址控制电路(ADRCTRL)10、控制电路(CTRL)11、存储器阵列(MARY)12和数据输入/输出电路(IO)13。
地址控制电路10有两个端口(A端口和B端口)。地址控制电路10通过在与下文所述的起动信号相对应的时刻对从端口输入的多个地址信号中的一个地址信号进行解码来激活多个字线中的一个字线。因此，地址控制电路10提供有地址锁存电路(ADRLATCH)6、解码电路(ADRDEC)4和字线驱动电路(WD)5。A端口的地址信号AA[n-1:0]以及B端口的地址信号AB[n-1:0]输入到地址锁存电路6。符号“[n-1:0]”是指多个位的数字信号线，其代表从n-1位到0位的n位(N线)信号线。基于控制电路11提供的控制信号CPCTL、SEL和CPA，地址锁存电路6顺序选择地址信号AA和AB，并输出到解码电路4。
解码电路4解码输入的地址。然后，解码电路4将X0至Xi的行选择控制信号输出到字线驱动电路5，并将Y0至Yj的列选择控制信号输出到列选择电路(YSW)14。解码电路4在与控制电路11输出的起动信号TDEC相对应的时刻将解码的选择控制信号输出到列选择电路14。字线驱动电路5响应于输入选择控制信号X0至Xi驱动(激活)多个字线中的一个字线。
控制电路11基于从外部输入的时钟信号CLK和芯片启动信号CENA和CENB，产生包括控制信号CPCTL、SEL、WE、SE和起动信号TDEC的各种信号。产生起动信号TDEC的方法将在下面参考图4进行描述。控制电路11将产生的控制信号CPCTL和SEL以及产生的起动信号TDEC输出到地址控制电路10。然后，控制电路11将控制信号WE和SE输出到数据输入/输出电路13。
存储器阵列12包括：在行方向上延伸的i+1个字线WL0至WLi；在与行方向相交的列方向上延伸的m+1个位线对BL0/ZBL0至BLm/ZBLm；以及多个存储器单元MC(i和m是大于1的整数)。每个位线对配置有用来发送互补信号的两个位线(例如，BL0和ZBL0)。每个存储器单元MC都被耦合到一个字线和一个位线对。沿同一行布置的多个存储器单元被耦合到公共字线。沿同一列布置的多个存储器单元被耦合到一对公共位线。存储器单元MC的具体配置示例将在下面参考图2进行描述。
数据输入/输出电路13通过选择耦合到由地址控制电路10激活的字线的多个存储器单元中的一个存储器单元来执行数据写入或读取。数据输入/输出电路13包括列选择电路(YSW)14、写驱动电路(WTD)15、感测放大器(SA)16和输入/输出缓冲器(IOB)17。输入/输出缓冲器17暂时保持从外部输入的数据作为要写入的数据，以及从存储器阵列12读取的数据。写驱动电路15响应于控制信号(写启动信号)WE将保持在输入/输出缓冲器17中的数据作为要写入的数据输出到列选择电路14。列选择电路14响应于Y0至Yj的输入选择控制信号驱动位线对，并将数据写入到目标存储器单元。感测放大器16响应于控制信号(感测启动信号)SE读取由列选择电路14选择的存储器单元的数据，并输出到输入/输出缓冲器17。
(存储器单元MC的配置)
图2是示出存储器单元MC的配置示例的图。在图2所示的示例中，每个存储器单元MC都是单端口SRAM存储器单元。
存储器单元MC提供有四个N沟道金属氧化物半导体(MOS)晶体管MN1至MN4和两个P沟道MOS晶体管MP1和MP2。晶体管MN3被配置成使栅极耦合到字线WL并使源极或漏极耦合到位线BL。晶体管MN4被配置成使栅极耦合到字线WL并使源极或漏极耦合到位线ZBL。晶体管MN1和MP1配置了在电源电压VCC和接地电压VSS之间的互补金属氧化物半导体(CMOS)反相器电路。同样，晶体管MN2和MP2也配置了在电源电压VCC和接地电压VSS之间的CMOS反相器电路。两个CMOS反相器电路以一个的输入耦合到另一个的输出的方式配置了锁存电路。锁存电路被配置成能存储一位的信息。
晶体管MN4的源极和其他漏极耦合到配置有晶体管MN1和MP1的CMOS反相器电路的输入。晶体管MN3的源极和其他漏极耦合到配置有晶体管MN2和MP2的CMOS反相器电路的输入。
(半导体器件30的配置)
图3是示意性示出半导体(LSI：大规模集成电路)器件30的布局配置示例的图。在图3所示的示例中，半导体器件30是一种在单一半导体芯片中形成各种逻辑电路和存储器电路的LSI。半导体器件30有时被称为MCU(微控制器单元)、MPU(微处理器单元)或SOC(片上***)。一方面，半导体器件30可通过CMOSLSI的已知制造技术形成在单一半导体衬底诸如硅上方。一方面，半导体器件30可以是一种用于汽车用途的LSI。
在图3所示的示例中，半导体器件30包括中央处理单元(CPU)、图形处理单元(GPU)、输入/输出单元(IOU)、中断控制器(INTC)和存储器装置(MEMU)1至3。CPU控制半导体器件的操作。GPU执行图像处理所需的处理。输入/输出单元可以是一种用于在半导体器件30和外部设备之间执行数据输入和输出的接口。中断控制器能够响应于来自***设备(例如，耦合到输入/输出单元的外部设备)的中断处理请求产生中断信号并输出到CPU。
半导体器件30还提供有通信单元(CMU)、直接存储器存取控制器(DMAC)单元、模数转换器(ADC)单元和时钟脉冲发生器(CPG)电路。一方面，通信单元可以是用于与外部设备进行通信的通信接口。直接存储器存取控制器单元在不需通过CPU的情况下控制直接存储器存取(DAM)传输来交换数据。模数转换器单元将输入的模拟信号转换为数字信号，并将转换后的数字信号输出到CPU或其它部件。时钟脉冲发生器电路通过使晶体或陶瓷的内部振荡器振荡而生成时钟信号，并将生成的时钟信号输出到存储器装置或其它部件。
存储器装置(MEMU)1至3可以以与上述存储器装置20一样的方式进行配置。存储器装置1至3是可通过使用诸如内存知识产权(IP)的设计数据由诸如存储器编译器的自动设计工具产生的存储器宏。
存储器装置20通过在从时钟脉冲发生器电路输入的时钟信号CLK的一个周期中执行读取和写入两种操作来用作伪两端口存储器。存储器装置20的控制电路11在外部时钟的一个周期期间产生内部时钟两次，以便在外部时钟的一个周期内执行两次操作(读操作和写操作)。接下来，参考图4，将给出用于产生内部时钟的内部时钟脉冲发生器电路的配置的描述。
(内部时钟脉冲发生器电路400的配置和操作)
图4是示出内部时钟脉冲发生器电路400的配置示例的图。在实施例中，内部时钟脉冲发生器电路400可集成到控制电路11。
内部时钟脉冲发生器电路400包括作为主要部件的用于产生脉冲信号的脉冲信号产生单元402，用于响应于脉冲信号产生单元402的输出产生起动信号的起动信号产生单元404，以及用于通过延迟起动信号产生延迟信号的第一延迟电路430。
脉冲信号产生单元402包括用于产生第一脉冲信号的第一脉冲信号发生器电路410，以及用于产生第二脉冲信号的第二脉冲信号发生器电路450。起动信号产生单元404包括第一锁存电路420。内部时钟脉冲发生器电路400进一步包括第二锁存电路460。
第一脉冲信号发生器电路410产生第一脉冲信号CLKP，并将所产生的第一脉冲信号CLKP输出到起动信号产生单元404和第二锁存电路460。起动信号产生单元404产生起动信号TDEC，并将所产生的起动信号TDEC输出到第一延迟电路430。第一延迟电路430通过延迟起动信号TDEC产生反馈信号BACK，并将所产生的反馈信号BACK输出到起动信号产生单元404和第二脉冲信号发生器电路450。第二脉冲信号发生器电路450产生第二脉冲信号CLKP2，并将所产生的第二脉冲信号CLKP2输出到起动信号产生单元404和第二锁存电路460。第二锁存电路460向第二脉冲信号发生器电路450输出控制信号BURSTN。在下文中，参考图4和5，将详细描述内部时钟脉冲发生器电路400的操作。
图5是示出根据实施例的包括在内部时钟脉冲发生器电路400中的各个电路的操作的时序图。
在时间T0，从时钟脉冲发生器电路输出的时钟信号CLK从“低”电平转换到“高”电平。随着这个变化，第一脉冲信号发生器电路410在时间t1输出第一脉冲信号CLKP。更具体地说，在第一脉冲信号发生器电路410中，从时钟发生器电路输入的时钟信号CLK通过反相器411反相，并将反相的信号输入到NOR门415的一端。此外，在第一脉冲信号发生器电路410中，将反相的信号通过奇数个反相器412、413、414进一步反相，并将所获得的信号输入到NOR门415的其他端。这样，NOR门415在通过奇数个反相器412、413、414的延迟时间期间输出保持为“高”电平的第一脉冲信号CLKP。第一脉冲信号CLKP通过NOR门472输入到第一锁存电路420。此外，第一脉冲信号CLKP也输入到OR门474。
在时间T2，随着第一脉冲信号CLKP的产生，从OR门474输出的起动信号TDEC从“低”电平转换到“高”电平。同时，第一锁存电路420通过NOR门472输入的第一脉冲信号CLKP将起动信号TDEC设置为“高”电平、并使起动信号TDEC保持在高电平。
OR门474在不需要通过第一锁存电路420的情况下接受第一脉冲信号CLKP的输入。为此，内部时钟脉冲发生器电路400可在比当第一锁存电路420将起动信号TDEC设置为“高”电平时更早的时刻使起动信号TDEC转换到“高”电平。
需要注意的是，在另一方面，在没有将第一脉冲信号CLKP直接输入到OR门474的路径的情况下，也可以配置内部时钟脉冲发生器电路。在这种情况下，起动信号TDEC转换成“高”电平的时刻取决于第一锁存电路420将起动信号TDEC设置为“高”电平的时刻。
第一脉冲信号CLKP也输入到第二锁存电路460。在图4所示的示例中，第二锁存电路460包括两个反相器461和462，以及配置有两个NAND门463和464的复位锁存电路。在时间T2，响应于到反相器461的第一脉冲信号的输入，第二锁存电路460将输出到第二脉冲信号发生器电路450的控制信号BURSTN设置为“高”电平。然后，第二锁存电路460将控制信号BURSTN保持在“高”电平。
第一延迟电路430延迟从起动信号产生单元404输入的起动信号TDEC，并输出反相的反馈信号BACK。作为示例，第一延迟电路430配置有奇数个反相器和表示位线容量的复制位线。
在时间T3，响应于起动信号TDEC到“高”电平的转换，从第一延迟电路430输出的反馈信号BACK从“高”电平转换到“低”电平。
在时间T4，当将转换成“低”电平的反馈信号BACK输入到NAND门424时，第一锁存电路420将起动信号TDEC重置为“低”电平。这样，第一锁存电路420将第一次起动信号TDEC设置为“高”电平并在由第一延迟电路430所确定的延迟时间(时间T2～T4)期间保持这种状态。延迟时间被设计成对应于一对位线在幅度上改变到感测放大器读取数据所需的电位差的时间。在将起动信号TDEC重置为“低”电平的时间起经过第一延迟电路430所确定的延迟时间之后，反馈信号BACK转换到“高”电平。
第二延迟电路440产生通过延迟反馈信号BACK获得的延迟的反馈信号BACKDLY，并输出到第二脉冲信号发生器电路450。
在时间T5，响应于反馈信号到“高”电平的转换，延迟的反馈信号BACKDLY转换到“高”电平。
第二脉冲信号发生器电路450包括反相器451、453、454、NAND门452和NOR门455。反相器451将延迟的反馈信号BACKDLY反相，并将反相的信号输出到NAND门452的一端和输出到NOR门455的一端。控制信号BURSTN输入到NAND门452的其他端。NAND门452的输出经由反相器453和454输入到NOR门455的其他端。
在时间T6，在接受设置为“高”电平的控制信号BURSTN的输入的状态下，第二脉冲信号发生器电路450响应于延迟的反馈信号BACKDLY到“高”电平的转换产生第二脉冲信号CLKP2。更具体地说，第二脉冲信号发生器电路450将通过反相器451反相的“低”电平信号输入到NOR门455的一端。同时，第二脉冲信号发生器电路450将“低”电平的反相信号输入到NAND门452的一端。然后，在接受设置为“高”电平的控制信号BURSTN输入的状态下，NAND门452输出“高”电平的信号。结果，通过反相反相器451的输出信号而获得的被延迟信号输入到NOR门455的其他端。因此，NAND门455在通过NAND门452、反相器453和反相器454的延迟时间(T6至T7)期间产生保持在“高”电平的第二脉冲信号CLKP2。产生的第二脉冲信号CLKP2输入到起动信号产生单元404和第二锁存电路460。
在时间T7，当第二次脉冲信号CLKP输入到反相器462时，第二锁存电路460将输出到第二脉冲信号发生器电路450的控制信号BURSTN重置为“低”电平。
此外，在时间T7，响应于第二脉冲信号CLKP2的输入，第一锁存电路420将第二次起动信号TDEC再次设置为“高”电平。
在时间T8，响应于第二起动信号TDEC到“高”电平的转换，第二次反馈信号BACK转换为“低”电平。
在时间T9，转换到“低”电平的反馈信号BACK输入到NAND门424。响应于此，第一锁存电路420将起动信号TDEC设置为“低”电平。这样，第一锁存电路420将第二次起动信号TDEC设置为“高”电平并在由第一延迟电路430所确定的延迟时间(时间T7至T9)期间保持这种状态。在将第二次起动信号TDEC重置为“低”电平的时间起经过第一延迟电路430所确定的延迟时间之后，第二次反馈信号BACK转换到“高”电平。
在时间T10，响应于延迟的反馈信号BACKDLY到“高”电平的转换，延迟的反馈信号BACKDLY再次转换到“高”电平。
在时间T11，响应于延迟的反馈信号BACKDLY到“高”电平的转换，第二脉冲信号发生器电路450不会产生第二脉冲信号CLKP2。这是因为，在时间T11控制信号BURSTN被重置为“低”电平。更具体地说，在接受重置控制信号BURSTN的输入的状态下，NAND门452不断输出“高”电平的信号。由此，在重置控制信号BURTN的状态下，“高”电平的信号通过反相器454不断输入到NOR门455的一端。在这种情况下，无论延迟的反馈信号BACKDLY的电平如何，NAND门455都不会产生第二脉冲信号CLKP2。
内部时钟脉冲发生器电路400在时钟信号CLK的一个周期期间产生两个起动信号TDEC，并输出到解码电路4。在对应于输入起动信号TDEC的时刻，解码电路4将从地址锁存电路6输入的地址信号解码成选择控制信号，并将选择控制信号输出到列选择电路14。字线驱动电路5响应于X0至Xi的输入选择控制信号驱动(激活)多个字线中的一个字线。
根据以上描述，内部时钟脉冲发生器电路400可以在不使用由时钟脉冲发生器电路产生的时钟信号的下降沿(负沿)的情况下产生第二次起动信号TDEC。此外，结合对应于A端口或B端口的操作的完成时刻(例如，在重置第一次起动信号TDEC时的时间T4)，内部时钟脉冲发生器电路400可产生用于控制对应于其它端口的操作的第二次起动信号TDEC。因此，例如，如果在数据输入/输出电路13中读操作花费1纳秒和写操作花费0.5纳秒，则内部时钟脉冲发生器电路400可设置时钟信号CLK的一个周期为约1.5纳秒。这样，内部时钟脉冲发生器电路400可设置产生起动信号TDEC的频率，即存储器装置20的到比常规电平高的电平的操作频率。
此外，一般而言，存储器装置20的操作速度取决于制造过程和操作环境(例如，温度)而变化。在这方面，内部时钟脉冲发生器电路400跟随对应于A端口或B端口的操作的完成时刻而产生第二次起动信号TDEC。因此，能够根据存储器装置20的操作速度的变化而产生第二次起动信号TDEC。为此，内部时钟脉冲发生器电路400不需要根据预期的最低运行速度产生第二次起动信号TDEC。结果，内部时钟脉冲发生器电路400可设置存储器装置20的到比常规电平高的电平的操作频率。
此外，通过第二锁存电路460的操作，脉冲信号产生单元402在时钟信号CLK的一个周期中不会产生第三次脉冲信号(第二次第二脉冲信号CLKP2)。这样，内部时钟脉冲发生器电路400可防止再次执行已执行过的对应于A端口或B端口的操作的不必要操作。结果，存储器装置20能够降低执行不必要操作的功耗。
此外，存储器装置20响应于内部时钟脉冲发生器电路400所产生的起动信号TDEC而操作。因此，时钟脉冲发生器电路可降低时钟频率。结果，半导体器件30可降低时钟脉冲发生器电路的功耗。此外，半导体器件30还可减少在时钟脉冲发生器电路中产生的时钟抖动(波动)。
此外，半导体器件30具有在接通电源之后不需要立即对复位信号供电的优势，因为第二锁存电路460在时间T2被第一脉冲信号CLKP可靠地初始化，而不管紧接在接通电源之后第二锁存电路460的状态如何。
(地址控制电路10的配置和操作)
接下来，将给出使用由如上所述的内部时钟脉冲发生器电路400产生的起动信号TDEC操作的地址控制电路10的描述。
图6是示出地址控制电路10的配置示例的电路图。地址控制电路10提供有地址锁存电路6、解码电路4和字线驱动电路5。地址锁存电路6包括地址锁存电路1、地址锁存电路2和传输电路3。
地址控制电路10从两个端口(A端口和B端口)输入两个***的地址信号AA和AB。然后，地址控制电路10激活对应于各自地址信号的字线WL_AA和WL_AB。需要注意的是，在图6所示的示例中，虽然地址信号AA和AB配置有多个位，但针对每个地址信号AA和AB仅示出了一位的电路。
地址锁存电路1和2分别锁存与从控制电路11输入的地址锁存控制信号CPCTL同步的地址信号AA和AB。
传输电路3可配置有一个时钟控制反相器和两个反相器，如图6所示。传输电路3基于由控制电路11输入的选择信号SEL向地址锁存电路1提供地址信号AA。
在对应于从控制电路11输入的起动信号TDEC的时刻，解码电路4解码输入的内部地址信号LTA并选择字线中的一个字线。在对应于从控制电路11输入的起动信号TDEC的时刻，字线驱动电路5驱动由解码电路4选择的字线。需要注意的是，在另一方面，控制电路11可将通过略延迟起动信号TDEC获得的信号，而不是起动信号TDEC，输入到字线驱动电路5。
图7是示出图6所示的地址控制电路10的操作以及控制电路11的操作的时序图。在图7所示的示例中，A端口是用于写入的端口和B端口是用于读取的端口。写操作在读操作完成之后执行。
在时间T20时钟信号CLK上升。随之而来，地址锁存控制信号CPCTL被激活，并且地址信号AA和AB分别被锁存在地址锁存电路1和2中。
在时间T21，第一次起动信号TDEC设置为“高”电平。此时，选择信号SEL在“低”电平，使得传输电路3关闭。因此，B端口侧上的地址信号AB输出到内部地址信号LTA。这样，解码电路4选择对应于由地址信号AB指示的地址的字线WL_AB。字线驱动电路5驱动(激活)与起动信号TDEC同步的选择的字线WL_AB。控制电路11在驱动字线WL_AB被驱动期间的周期末端附近激活感测启动信号SE。这样，感测放大器16可在位线中积累的电荷量为最大时的时刻从目标存储器单元读取数据。
在时间T22、当重置第一次起动信号TDEC时，字线WL_AB未被激活。
在时间T23，选择信号SEL变成“高”电平。响应于这种转换，传输电路3将A端口侧上的地址信号AA提供给地址锁存电路1。因此，A端口侧上的地址信号AA输出到内部地址信号LTA。对此，解码电路4选择对应于地址信号AA的字线WL_AA。此外，一旦将A端口侧上的地址信号AA传送到地址锁存电路1，选择信号SEL就可转换到“低”电平。
在时间T24，第二次起动信号TDEC设置为“高”电平。响应于此，字线驱动电路5驱动与起动信号TDEC同步的选择的字线WL_AA。控制电路11激活与驱动字线WL_AA被驱动期间的周期同步的写启动信号WE。这样，写驱动电路15将保持在输入/输出缓冲器17中的B端口的写入数据输出到列选择电路14。列选择电路14根据从解码电路4输入的列的选择控制信号，通过驱动一对位线将B端口的写入数据写入到目标存储器单元中。
在时间T25，当重置第二次起动信号TDEC时，字线WL_AA未被激活。
在时间T26，地址锁存控制信号CPCTL未被激活，并且地址锁存电路1和2返回到通过状态。
根据以上描述，存储器装置20可在时钟信号CLK的一个周期期间，响应于由内部时钟脉冲发生器电路400产生的两个起动信号TDEC，来执行读和写操作。
第二实施例
在上述实施例中，描述了在具有两个端口(A端口和B端口)的存储器装置20中的、用于在时钟信号CLK的一个周期期间产生起动信号TDEC两次的内部时钟脉冲发生器电路400的配置和操作。顺便说一句，在降低时钟信号CLK的时钟频率方面，具有n个端口的存储器装置(N为三或大于三的整数)优选在时钟信号CLK的一个周期期间产生起动信号TDECN次。因此，作为示例，将在下面描述用于在时钟信号CLK的一个周期期间产生起动信号TDEC三次的内部时钟脉冲发生器电路800。
图8是示出内部时钟脉冲发生器电路800的配置示例的图。需要注意的是，相同的部分用相同的参考数字指定，并且将不再重复其描述。
内部时钟脉冲发生器电路800与参考图4所述的内部时钟脉冲发生器电路400不同在于内部时钟脉冲发生器电路800提供有代替第二锁存电路460的第二锁存电路860。
第二锁存电路860包括第一触发器870和第二触发器880。第二触发器880提供在内部时钟脉冲发生器电路800的信号传输路径中的第一触发器870的后级中。
第一触发器870是一种配置有两个反相器461和462以及两个NAND门463和464的重置/设置类型的触发器。第二触发器880是一种配置有两个NAND门863和864的重置/设置类型的触发器。这样，一方面，内部时钟脉冲发生器电路具有对应于在时钟信号CLK的一个周期期间产生的起动信号TDEC的次数的触发器。
第二锁存电路860进一步包括提供在第一触发器870和第二触发器880之间的调节延迟电路861和NAND门862。调节延迟电路861延迟第一触发器870的输出信号BURST，并将被延迟信号BURST输入到NAND门862的一端。第二脉冲信号输入到NAND门862的其他端。
从第二锁存电路860输出的控制信号BURST2N输入到配置第二脉冲信号发生器电路450的NAND门451的一端。输出信号BURST2N也是第二触发器880的输出信号。
图9是示出根据实施例的包括在内部时钟脉冲发生器电路800中的各个电路的操作的时序图。需要注意的是，图9所示的从时间T30至T41的过程类似于参考图4所述的从时间T0至T11的过程，所以在此仅描述差异。
在时间T32，响应于第一脉冲信号CLKP的输入，第二锁存电路860将输出到第二脉冲信号发生器电路450的控制信号BURST2N设置为“高”电平并保持这种状态。此时，第一触发器870的输出信号BURST转换到“低”电平。
在时间段T36至T37期间，产生第一次第二脉冲信号CLKP2。此时，第一次第二脉冲信号CLKP2(“高”电平的信号)输入到NAND门862的一端。然后，通过调节延迟电路861的操作，将“低”电平的输出信号BURST输入到NAND门862的其他端。因此，即使在产生第一次第二脉冲信号CLKP2时，NAND门862也会将“高”电平信号输出到配置第二触发器880的NAND门864。为此，即使在输入第一次第二脉冲信号CLKP2时，第二锁存电路860也会保持被设置的控制信号BURST2N。
在时间T40，反馈信号BACK转换到“高”电平。此时，第二脉冲信号发生器电路450接受设置为“高”电平的控制信号BURST2N的输入。因此，第二脉冲信号发生器电路450在时间T41响应于反馈信号BACK到“高”电平的转换产生第二次第二脉冲信号CLKP2。
在时间T42，跟随第二次第二脉冲信号CLKP2的输入，第二锁存电路860重置输出到第二脉冲信号发生器电路450的控制信号BURST2N。更具体地说，第二次第二脉冲信号CLKP2(“高”电平)输入到配置第二锁存电路860的NAND门862的一端。然后，“高”电平的输出信号BURST输入到NAND门862的其他端，从而NAND门862输出“低”电平的信号。这样，输出到第二触发器880的控制信号BURST2N重置为“低”电平。
如上所述，第二锁存电路860被配置成通过输入第二脉冲信号CLKP2两次来重置控制信号BURST2N。
在时间段T42至T45期间的起动信号TDEC和反馈信号BACK的行为与参考图5所述的在时间段T2至T5期间的起动信号TDEC和反馈信号BACK的行为相同。因此，将不再重复其描述。
在时间T46，响应于反馈信号BACK到“高”电平的转换，第二脉冲信号发生器电路450不产生第二脉冲信号CLKP2。这是因为，控制信号BURST2N设置为“低”电平。更具体地说，在接受重置控制信号BURST2N的输入的状态下，NAND门452不断输出“高”电平的信号。因此，在重置控制信号BURST2N的状态下，“高”电平的信号通过反相器454不断输入到NOR门455的一端。在这种情况下，无论延迟的反馈信号BACKDLY的电平如何，NAND门455不产生第二脉冲信号CLKP2。
根据以上描述，内部时钟脉冲发生器电路800可在时钟信号CLK的一个周期期间产生起动信号TDEC三次。
此外，第二锁存电路860配置有对应于内部时钟脉冲发生器电路800产生起动信号TDEC的次数的触发器(例如，从产生起动信号TDEC的次数减去1次所获得的数量)。通过第二锁存电路860的操作，脉冲信号产生单元402在时钟信号CLK的一个周期中不产生第四次脉冲信号(第三次第二脉冲信号CLKP2)。这样，内部时钟脉冲发生器电路800可防止再次执行已执行过的对应于三个端口的操作的不必要操作。结果，包括内部时钟脉冲发生器电路800的存储器装置能够降低执行不必要操作的功耗。
需要注意的是，虽然前文作为示例描述了产生起动信号TDEC三次的情况，但也可以通过增加配置第二锁存电路的触发器的数量，配置产生起动信号TDEC四次或更多次的内部时钟脉冲发生器电路。
第三实施例
在上述实施例中，配置存储器装置的存储器单元MC是一种单端口SRAM单元，其中存储器装置通过在时钟信号CLK的一个周期期间响应于起动信号TDEC执行多次操作，操作为伪多端口存储器。这是一种允许物理单端口存储器用作伪多端口存储器的技术。因此，该技术在物理多端口存储器中的使用允许每个物理端口被人工处理为多个端口。
图10是示出包括伪两端口的多端口存储器1000的配置示例的框图。需要注意的是，相同的部分用相同的参考数字指定，并且将不再重复其描述。
多端口存储器1000包括两端口存储器阵列12X、地址控制电路10D(ADRCTRLD)和10S(ADRCTRLS)、数据输入/输出电路13D(IOD)和13S(IOS)，以及控制电路(CTRL)11X。
存储器阵列12X具有物理两端口信号传输路径。一方面，字线WLD和WLS以及位线对BLS/ZBLS和BLD/ZBLD都耦合到配置存储器阵列12X的多个存储器单元中的每个存储器单元。需要注意的是，在图10所示的示例中，每个字线WLD和WLS仅用一条线来表示，同样，每个位线对BLS/ZBLS和BLD/ZBLD仅用一个位线对来表示。然而，实际上，不同的两个字线和不同的两个位线对都耦合到每个存储器单元。
在实施例中，字线WLD和位线对BLD/ZBLD分别被配置成传输伪两端口数据。另一方面，字线WLS和位线对BLS/ZBLS分别被配置成传输单端口数据。
地址控制电路10D耦合到字线WD，数据输入/输出电路13D耦合到位线对BLD/ZBLD。地址控制电路10S耦合到字线WLS，数据输入/输出电路13S耦合到位线对BLS/ZBLS。
地址信号AA和AB、时钟信号CLKD和芯片启动信号CED(包括CENA和CENB)输入到地址控制电路10D。另一方面，地址信号AC、时钟信号CLKS和芯片启动信号CES输入到地址控制电路10S。
地址控制电路10D具有与图1和6所示的地址控制电路10相同的配置。地址控制电路10D提供有锁存电路(ADRLATCHD)6D、解码电路(ADRDECD)4D和字线驱动电路(WDD)5D。数据输入/输出电路13D类似于图1所示的数据输入/输出电路13。控制电路11X基于输入时钟信号CLKD和输入芯片启动信号CED，产生各种控制信号CPCTLD、SELD、TDECD、CPAD、WED、SED等。然后，控制电路11X将产生的控制信号提供给地址控制电路10D和数据输入/输出电路13D。
地址控制电路10S具有与单端口存储器的一般地址控制电路相同的配置。地址控制电路10S提供有锁存电路(ADRLATCHS)6S、解码电路(ADRDECS)4S和字线驱动电路(WDS)5S。地址控制电路10S驱动对应于输入地址信号AC的字线WLS。数据输入/输出电路13S具有与单端口存储器的一般数据输入/输出电路相同的配置。控制电路11X基于输入时钟信号CLKS和输入芯片启动信号CES，产生各种控制信号CPCTLS、TDECS、CPAS、WES、SES等。然后，控制电路11X将产生的控制信号提供给地址控制电路10S和数据输入/输出电路13S。
这样，存储器装置1000包括用于处理伪两端口数据的电路和用于处理彼此独立的单端口数据的电路。为此，存储器装置1000能够在不同步的情况下执行用于处理两个物理端口的数据的操作。
需要注意的是，在上述示例中，存储器装置具有仅将两个物理端口中的一个物理端口处理为伪两端口的配置。然而，在另一方面，存储器装置也可以被配置成将两个端口都处理为多端口。此外，这也适用于具有三个或更多端口的多端口存储器。
配置存储器阵列12X的存储器单元可由各种多端口存储器单元实现。参考图11和12，将描述多端口存储器单元的配置。
图11是示出双端口SRAM存储器单元的配置示例的电路图。与图2所示的单端口存储器单元MC相比，图11所示的存储器单元MC1进一步包括两个N沟道MOS晶体管MN5和MN6。字线WLD和位线对BLD/ZBLD耦合到N沟道MOS晶体管MN3和MN4以发送伪两端口数据。字线WLS和位线对BLS/ZBLS耦合到N沟道MOS晶体管MN5和MN6以发送单端口数据。两个端口是相互独立的，从而能够在不同步情况下读取和写入数据。然而，当同一存储器单元上的写操作相互竞争或当写和读操作相互竞争时，需要根据已知技术进行调节。
图12是示出另一个双端口SRAM存储器单元的配置示例的电路图。与图2所示的单端口存储器单元MC相比，图12所示的存储器单元MC2进一步包括两个N沟道MOS晶体管MN5和MN6。字线WLD和位线对BLD/ZBLD耦合到N沟道MOS晶体管MN3和MN4以发送伪两端口数据。N沟道MOS晶体管MN5的栅极耦合到配置有晶体管MN2和MP2的CMOS反相器电路的输入。N沟道MOS晶体管MN6的栅极耦合到字线WLS。N沟道MOS晶体管MN6的源极以及一个漏极耦合到位线BLS。N沟道MOS晶体管MN6的源极以及其他漏极耦合到N沟道MOS晶体管MN5的漏极。在图12所示的示例中，对应于字线WLS和位线BLS的端口可以是只读端口。需要注意的是，在这种情况下，数据输入/输出电路13S也应相应地改变。
根据以上描述，即使在使用物理多端口存储器时，每个物理端口也可被处理为伪多端口。这样，就能够将多端口存储器的端口数量扩展为大量端口。
第四实施例
作为配置示例，已描述了伪两端口SRAM(A端口是写端口，B端口是读端口)。然而，当然，也能够实现其中两个端口中的每个端口都用作写和读端口的伪双端口SRAM。下面描述了这种情况的感测放大器的配置。
图13是示出伪双端口SRAM的感测放大器的配置示例。感测放大器16配置有用于数据放大的交叉耦合电路1310、用于A端口的数据锁存电路1320、用于B端口的数据锁存电路1330和感测启动信号控制电路1340。
公共位线CTR和CBR之间的电位差由交叉耦合电路1310放大。然后，读取的数据被分别存储在数据锁存电路1320和1330中。
例如，当第一次起动信号TDEC被激活时，A端口侧上的感测启动信号SAEA就会被激活。然后，数据被存储在用于A端口的数据锁存电路1320中并被输出到QA。接下来，当第二次起动信号TDEC被激活时，B端口侧上的感测启动信号SAEB就会被激活。然后，数据被存储在用于B端口的数据锁存电路1330中并被输出到QB。
根据以上描述，感测放大器16在时钟信号CLK的一个周期期间，响应于由内部时钟脉冲发生器电路400产生的两个起动信号TDEC，顺序执行读操作。
虽然基于实施例具体描述了本发明人做出的发明，但本发明不限于示例性实施例。显然，对于本领域技术人员来说，可在不偏离本发明的范围的情况下进行各种修改和变形。
例如，每个信号线或电路的正和负逻辑以及说明书和附图所示的电路配置的使用上的差异仅仅是示例，其可被任意改变成实现相同功能的另一个信号或电路。
配置
(配置1)
根据实施例的一种多端口存储器(20)包括：包括多个存储器单元和多个字线的存储器阵列(12)；用于基于输入时钟信号产生起动信号的控制电路(400)；包括多个端口的地址控制电路(10)，其通过在对应于起动信号的时刻解码从端口输入的多个地址信号中的一个地址信号来激活字线中的一个字线；以及数据输入/输出电路(13)，其基于地址控制电路的输出通过选择耦合到激活的字线的存储器单元中的一个存储器单元来写入或读取数据。控制电路包括：产生脉冲信号的脉冲信号产生单元(401)；响应于脉冲信号产生单元的输出产生起动信号的起动信号产生单元(404)；以及产生延迟起动信号的延迟信号的延迟电路(430)。脉冲信号产生单元包括响应于时钟信号的输入产生第一脉冲信号(CLKP)的第一脉冲信号发生器电路(410)。起动信号产生单元包括第一锁存电路(420)，第一锁存电路响应于第一脉冲信号产生将第一起动信号(第一次TDEC)设置为第一状态并保持这种状态，然后响应于通过由延迟电路延迟第一起动信号得到第一被延迟信号(BACK)将第一起动信号重置为第二状态。脉冲信号产生单元进一步包括响应于第一被延迟信号的输入产生第二脉冲信号(CLKP2)的第二脉冲信号发生器电路(450)。第一锁存电路响应于第二脉冲信号的产生将第二起动信号(第二次TDEC)设置为第一状态并保持这种状态，然后响应于通过由延迟电路延迟第二起动信号得到第二被延迟信号重置第二起动信号。
通过这种配置，多端口存储器能够在时钟信号的一个周期期间，通过仅使用时钟信号的上升沿和下降沿中的一个，产生起动信号(内部时钟)两次或更多次。这样，多端口存储器可以在完成一个操作(写入或读取)之后立即执行下一个操作。结果，多端口存储器能够提高到比常规电平高的电平的操作频率。
(配置2)
在(配置1)中，控制电路进一步包括第二锁存电路(460)，第二锁存电路响应于第一脉冲信号将控制信号设置为第三状态并保持这种状态，然后响应于第二脉冲信号将控制信号重置为第四状态。在接受设置为第三状态的控制信号的输入的状态下，第二脉冲信号发生器电路被配置成响应于第二被延迟信号的输入进一步产生第二脉冲信号。
通过这种配置，多端口存储器能够在时钟信号的一个周期期间产生起动信号预定次数。因此，多端口存储器能够通过防止再次执行已执行过的操作的不必要操作来降低功耗。
(配置3)
在(配置2)中，第二锁存电路通过输入第二脉冲信号预定次数而将控制信号重置为第四状态。第二锁存电路具有对应于预定次数的触发器。
(配置4)
在(配置3)中，预定次数是两次或两次以上。第二锁存电路包括第一触发器(870)、提供在控制电路的信号传输路径中的第一触发器(870)的后级中的第二触发器(880)，以及提供在第一和第二触发器之间的用来延迟第一触发器的输出并输入到第二触发器的调节延迟电路(861)。
(配置5)
在(配置1)中，存储器单元耦合到第一和第二字线。地址控制电路是第一地址控制电路(10D)。第一地址控制电路被配置成在对应于起动信号的时刻激活第一字线(WLD)。存储器单元进一步包括包含至少一个端口的第二地址控制电路(10S)，第二地址控制电路通过解码从至少一个端口输入的地址信号中的一个地址信号来激活第二字线(WLS)。
(配置6)
在(配置1)中，地址控制电路(10)被配置成包括至少第一和第二端口，在这种方式中第一地址信号(AA)从第一端口输入，且第二地址信号(AB)从第二端口输入。地址控制电路(10)包括：用于锁存第一地址信号的第一地址锁存电路(1)；用于锁存第二地址信号的第二地址锁存电路(2)；选择电路(3)，其用于选择从第一地址锁存电路输出的第一地址信号或从第二地址锁存电路输出的第二地址信号并输出选择的地址信号；解码电路(4)，其通过解码由选择电路选择的信号来选择字线中的一个字线；以及字线驱动电路(5)，其激活由解码电路选择的字线。

Claims (10)

1.一种多端口存储器，包括：
存储器阵列，所述存储器阵列包括多个存储器单元和多个字线；
控制电路，所述控制电路用于基于输入时钟信号来产生起动信号；
地址控制电路，所述地址控制电路包括多个端口，所述地址控制电路用于通过对从所述端口输入的多个地址信号中的一个地址信号进行解码来激活所述字线中的一个字线；以及
数据输入/输出电路，所述数据输入/输出电路通过基于来自所述地址控制电路的输出而选择被耦合到所激活的字线的存储器单元中的一个存储器单元，来写入或读取数据，
其中，所述控制电路包括：
脉冲信号产生单元，所述脉冲信号产生单元用于产生脉冲信号；
起动信号产生单元，所述起动信号产生单元用于响应于所述脉冲信号产生单元的输出，来产生第一起动信号；以及
延迟电路，所述延迟电路用于产生延迟信号，所述延迟信号用于延迟所述起动信号，
其中，所述脉冲信号产生单元包括第一脉冲信号发生器电路，所述第一脉冲信号发生器电路响应于时钟信号的输入来产生第一脉冲信号，
其中，所述起动信号产生单元包括第一锁存电路，所述第一锁存电路响应于所述第一脉冲信号的产生来将所述第一起动信号设置为第一状态并保持这种状态，并且然后响应于通过由所述延迟电路延迟所述第一起动信号而获得的第一被延迟信号来将所述第一起动信号重置为第二状态，
其中，所述脉冲信号产生单元进一步包括第二脉冲信号发生器电路，所述第二脉冲信号发生器电路响应于所述第一被延迟信号的输入来产生第二脉冲信号，以及
其中，所述第一锁存电路响应于所述第二脉冲信号的产生来将第二起动信号设置为所述第一状态并保持这种状态，并且然后响应于通过由所述延迟电路延迟所述第二起动信号而获得的第二被延迟信号来将所述第二起动信号重置为所述第二状态。
2.根据权利要求1所述的多端口存储器，
其中，所述控制电路进一步包括第二锁存电路，所述第二锁存电路响应于所述第一脉冲信号来将控制信号设置为第三状态并保持这种状态，并且然后响应于所述第二脉冲信号来将所述控制信号重置为第四状态，以及
其中，在接受被设置为所述第三状态的所述控制信号的输入的状态下，所述第二脉冲信号发生器电路被配置成响应于所述第二被延迟信号的输入来进一步产生所述第二脉冲信号。
3.根据权利要求2所述的多端口存储器，
其中，所述第二锁存电路通过将所述第二脉冲信号输入预定次数，来将所述控制信号重置为所述第四状态，以及
其中，所述第二锁存电路具有对应于所述预定次数的触发器。
4.根据权利要求3所述的多端口存储器，
其中，所述预定次数是两次或更多，以及
其中，所述第二锁存电路包括：
第一触发器；
第二触发器，所述第二触发器被提供在所述控制电路中的信号传输路径中的所述第一触发器的后级中；以及
调节延迟电路，所述调节延迟电路被提供在所述第一触发器和所述第二触发器之间，以用于延迟所述第一触发器的输出并且输入到所述第二触发器。
5.根据权利要求1所述的多端口存储器，
其中，所述存储器单元被耦合到第一字线和第二字线，
其中，所述地址控制电路是第一地址控制电路，
其中，所述第一地址控制电路被配置成在对应于所述起动信号的时刻激活所述第一字线，以及
其中，所述多端口存储器进一步包括至少包含一个端口的第二地址控制电路，以通过对从至少一个端口输入的地址信号中的一个地址信号进行解码来激活所述第二字线。
6.根据权利要求1所述的多端口存储器，
其中，所述地址控制电路被配置成包括至少第一端口和第二端口，以使得第一地址信号从所述第一端口输入并且第二地址信号从所述第二端口输入，
其中，所述地址控制电路包括：
第一地址锁存电路，所述第一地址锁存电路用于锁存所述第一地址信号；
第二地址锁存电路，所述第二地址锁存电路用于锁存所述第二地址信号；
选择电路，所述选择电路用于选择由所述第一地址锁存电路输出的所述第一地址信号或由所述第二地址锁存电路输出的所述第二地址信号，并输出所选择的地址信号；
解码电路，所述解码电路用于通过对由所述选择电路选择的信号进行解码，来选择所述字线中的一个字线；以及
字线驱动电路，所述字线驱动电路用于激活由所述解码电路选择的字线。
7.一种基于时钟信号来产生起动信号的半导体器件，
其中，所述半导体器件包括：
脉冲信号产生单元，所述脉冲信号产生单元用于产生脉冲信号；
起动信号产生单元，所述起动信号产生单元用于响应于所述脉冲信号产生单元的输出来产生起动信号；以及
延迟电路，所述延迟电路用于产生延迟信号，所述延迟信号用于延迟所述起动信号，
其中，所述脉冲信号产生单元包括第一脉冲信号发生器电路，所述第一脉冲信号发生器电路响应于所述时钟信号的输入来产生第一脉冲信号，
其中，所述起动信号产生单元包括第一锁存电路，所述第一锁存电路响应于所述第一脉冲信号的产生来将第一起动信号设置为第一状态并保持这种状态，并且然后响应于通过由所述延迟电路延迟所述第一起动信号而获得的第一被延迟信号来将所述第一起动信号重置为第二状态，
其中，所述脉冲信号产生单元进一步包括第二脉冲信号发生器电路，所述第二脉冲信号发生器电路响应于所述第一被延迟信号的输入来产生第二脉冲信号，以及
其中，所述第一锁存电路响应于所述第二脉冲信号的产生来将第二起动信号设置为所述第一状态并保持这种状态，并且然后响应于通过由所述延迟电路延迟所述第二起动信号而获得的第二被延迟信号来将所述第二起动信号重置为所述第二状态。
8.根据权利要求7所述的半导体器件，进一步包括：
第二锁存电路，所述第二锁存电路响应于所述第一脉冲信号来将控制信号设置为第三状态并保持这种状态，并且然后响应于所述第二脉冲信号来将所述控制信号重置为第四状态，
其中，在接受被设置为所述第三状态的所述控制信号的输入的状态下，所述第二脉冲信号发生器电路被配置成响应于所述第二被延迟信号的输入来进一步产生所述第二脉冲信号。
9.根据权利要求8所述的半导体器件，
其中，所述第二锁存电路通过将所述第二脉冲信号输入预定次数来将所述控制信号重置为所述第四状态，以及
其中，所述第二锁存电路具有对应于所述预定次数的触发器。
10.根据权利要求9所述的半导体器件，
其中，所述预定次数是两次或更多，以及
其中，所述第二锁存电路包括：
第一触发器；
第二触发器，所述第二触发器被提供在所述半导体器件中的信号传输路径中的所述第一触发器的后级中；以及
调节延迟电路，所述调节延迟电路被提供在所述第一触发器和所述第二触发器之间，以用于延迟所述第一触发器的输出并且输入到所述第二触发器。
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