CN108011547A - 一种基于fpga的跟踪型旋变解码电路 - Google Patents

Abstract

本发明提供了一种基于FPGA了跟踪型旋变解码电路，包括FPGA模块、DA转换模块、信号调整与功率放大模块、AD转换模块和信号调整与滤波模块，其特征在于：所述FPGA模块分别与DA转换模块和AD转换模块连接，DA转换模块与信号调整与功率放大模块连接，AD转换模块与信号调整与滤波模块连接。本发明以FPGA主控芯片为核心设计了跟踪型旋变解码电路，其跟踪精度高、响应快，能够取代以AD2S1210为核心的硬件解码功能模块，且相较于按照传统专用解码芯片的旋变解算功能模块，体积减小了约50％，集成化程度提高，且整个控制器设计非常紧凑，旋变的跟踪精度保持不变，采用直接驱动方式进行伺服，角位置精度可达0.02°，结构简单，控制电路灵活，集成度、伺服精度高，满足预期的性能指标要求。

Description

一种基于FPGA的跟踪型旋变解码电路

技术领域

本发明涉及一种基于FPGA的跟踪型旋变解码电路，属于高精度的位置伺服控制领域，适合于以旋转变压器为位置，反馈元件的位置伺服控制***的旋变解算功能单元。

背景技术

旋转变压器是一种位置测量装置，其精度较高、温度范围较宽、抗振动性能优良，能够可靠的工作在恶劣的环境下，因此其广泛的应用在恶劣工况下运行的伺服***或调速***中。传统的旋变解算单元主要以AD2S1210解码芯片作为协处理器，由主控芯片对AD2S1210进行控制并直接读取解算好的数据，这种方法对有限的印制板空间占用较大，且增加的硬件电路提高硬件成本，降低***的可靠性。

发明内容

为解决上述技术问题，本发明提供了一种基于FPGA的跟踪型旋变解码电路，该基于FPGA的跟踪型旋变解码电路将***的旋变解码功能集成在FPGA主控芯片中，不仅仅节省了产品成本，更节省了产品体积，增强了***的可靠性，对于多通道位置伺服***的小型化设计具有实用价值。

本发明通过以下技术方案得以实现。

本发明提供的一种基于FPGA的跟踪型旋变解码电路，包括FPGA模块、DA转换模块、信号调整与功率放大模块、AD转换模块和信号调整与滤波模块，所述FPGA模块分别与DA转换模块和AD转换模块连接，DA转换模块与信号调整与功率放大模块连接，AD转换模块与信号调整与滤波模块连接；

所述FPGA模块中设有芯片U4B和芯片U4A，DA转换模块中设有芯片U9和芯片U10，AD转换模块中设有芯片U1和芯片U6，信号调整与功率放大模块中设有芯片U7、芯片U8和芯片U12，信号调整与滤波模块中设有芯片U3和芯片U5；

所述U4B芯片的IO功能引脚、CLR功能引脚、SCLK功能引脚和CS功能引脚分别接芯片U10的A0引脚、A1引脚、A2引脚和A3引脚，芯片U10的B0引脚、B1引脚、B2引脚和B3引脚分别接芯片U9的DIN功能引脚、CLR功能引脚、SCLK功能引脚和CS功能引脚，芯片U9的RFB引脚接芯片U9的VOUT引脚，在RFB引脚与VOUT引脚的支路上设有节点，节点与芯片U7的正向IN引脚、芯片U12的负向IN引脚并联；

所述芯片U4A的两个IO引脚分别接芯片U1的SER_DATAA引脚和SER_DATAB引脚，芯片U4A的CLK功能引脚、CONVST功能引脚、A0引脚、M0引脚和M1引脚分别接芯片U1的CLOCK引脚、CONVST引脚、A0引脚、M0引脚和M1引脚，芯片U1的B0引脚和A0引脚分别接芯片U3的OUT引脚和芯片U5的OUT引脚。

所述DA转换模块中还设有电容C29、电源和电容C28，所述芯片U10的DIR引脚接芯片U10的VCC引脚，在DIR引脚与VCC引脚的支路中，串联有电阻R33，并在电阻R33所在支路上设有节点，节点与电源和电容C29串联，电容C29的后级接地；

所述芯片U10的引脚A4、引脚A5、引脚A6、引脚A7和引脚GND与芯片U10的引脚OE并联，在引脚OE所以在支路上设有节点，节点接地。

所述芯片U9的引脚BIPOFF和引脚DGND分别接地，引脚VDD串联有电源和电容C23，电容C23的后级接地，引脚VSS接引脚AGND，引脚REFIN接引脚REFOUT，在引脚VSS与引脚AGND的支路上和引脚REFIN与引脚REFOUT支路上均设有节点，引脚VSS与引脚AGND的支路上的节点与电容C28连接，电容C28的后级与引脚REFOUT所在支路的节点连接，引脚REFOUT所在支路的节点接地。

所述信号调整与功率放大模块中还设有电阻R31、电阻R37、电容C31和电容C26，所述芯片U7的正向IN引脚所在支路串联有电阻R32和电阻R36，在电阻R36所在支路上设有节点，节点接运算放大器U11A的输出功能引脚，运算放大器U11A的输出功能引脚接运算放大器U11A的输入功能引脚，在输入功能引脚所在支路上，并联有电阻R34和电容C24，电容C24后极设有节点，节点所在支路串联有电阻R35和电容C27，电容C27的后级接地；所述运算放大器U11A的两个电源引脚，一个接地，另一个接电源。

所述芯片U7的负向IN引脚串联电阻R31后接地，芯片U12的正向IN引脚串联电阻R37后接地，芯片U7的负向VC引脚与芯片U7的GND引脚连接，在GND引脚所在支路上设有电容C25，电容C25所在支路设有三个节点，分别为第一节点、第二节点和第三节点，第一节点接电源，第二节点接地，第三节点与电容C26串联之后接芯片U7的正向VC引脚，正向VC引脚所在支路上设有节点，节点接电源；

所述芯片U12的负向VC引脚与芯片U12的GND引脚连接，在GND引脚所在支路上设有电容C30，电容C30所在支路设有三个节点，分别为第一节点、第二节点和第三节点，第一节点接电源，第二节点接地，第三节点与电容C31串联后接芯片U12的正向VC引脚，正向VC引脚所在支路上设有节点，节点接电源。

所述芯片U8的正向INA引脚接芯片U7的OUT引脚，芯片U8的正向INB引脚接芯片U12的OUT引脚，芯片U8的负向INA引脚接芯片U8的OUTA引脚，芯片U8的VCC引脚接电源，芯片U8的负向INB引脚接芯片U8的PUTB引脚，芯片U8的VEE引脚并联后接地。

所述芯片U8的电源大小为15V，电阻R31、电阻R32、电阻R36的电阻大小均为10Ω，电容C25、电容C26、电容C30和电容C31的电容大小均为0.1μF，芯片U7和芯片U12的电源大小均为12V，电阻R34的电阻大小为10KΩ，电阻R35的电阻大小为5100Ω，电容C24的电容大小为0.001μF，电容C27的电容大小为0.0001μF。

所述AD转换模块还包括电阻R13、电阻R16、电阻R18、电容C21和电容C28，所述芯片U1的DGND引脚接地，负向B1引脚接REFin引脚，在REFin引脚所在支路上串联有电阻R6和R21，电阻R6所在支路设有五个节点，分别为第一节点、第二节点、第三节点、第四节点和第五节点，第一节点串联电阻R13后接芯片U1的负向B0引脚，第二节点串联电阻R16后接芯片U1的负向A1引脚，第三节点串联电阻R18后接后接芯片U1的负向A0引脚，第四节点接电源，第五节点接后接芯片U1的AGND引脚，在R21所在支路上，串联有电容C15，电容C15的后级接地；

所述U1的REFout引脚接芯片U6的正向IN引脚，在正向IN引脚所在支路上并联有电阻R30和电容C22，电容C22的后级接地；所述芯片U6的GND引脚接地，VDD引脚并联电容C21和电容C20，电容C20的前级接电源，后级接地，负向IN引脚接OUT引脚，在OUT引脚所在支路设有节点，节点接电源；

所述芯片U1的DVdd引脚上并联有电容C1、电容C2、电容C3和电感L1，在电感L1所在支路上设有节点，节点分别接U1的SER_DATAA引脚和SER_DATAB引脚，在SER_DATAA引脚所在支路上串联有电阻R7，SER_DATAB引脚所在支路上串联有电阻R9；

所述芯片U1的BUSY引脚接芯片U1的CS引脚，在CS引脚中串联有电阻R12和电容C6，电容C6的后级接地，芯片U1的CLOCK引脚所在支路串联有电阻R14；所述芯片U1的CONVST引脚、A0引脚、M0引脚和M1引脚所在支路，分别串联有电阻R17、电阻R19、电阻R22和电阻R24，在电阻R17所在支路上设有节点，节点接芯片U1的RD引脚，芯片U1的AVdd引脚所在支路上，并联有电容C16、电容C12、电容C17、电容C13和电感L2，电容C13的后级接电源，电容C17的后级接地。

所述信号调整与滤波模块还包括电阻R4、电阻R15、电容C8、电容C5、电容C2、电阻R23、电阻R29、电容11、电容C14、电容C19、电容C9和电容C10；所述芯片U3的两个G引脚相互连接，G引脚所在支路上串联有电阻R3，芯片U3的正向IN引脚接负向IN引脚，在负向IN引脚所在支路上，串联有电阻R5和电阻R8，电阻R5所在支路设有节点，节点接电阻R4，电阻R8所在支路设有节点，节点接电阻R15，电阻R5和电阻R8之间设有节点，节点接地；

所述芯片U3的正向VC引脚接芯片U3的GND引脚，在GND引脚所在支路上设有电容C7和支点，支点有三个，分为第一支点、第二支点和第三支点，第一支点接电源，第二支点接地，第三支点串联电容C8后接芯片U3的正向VC引脚，在电容C8所在支路上设有节点，节点接电源；所述U3芯片的OUT引脚所在支路上，串联有电阻R10和电阻R11，电阻R11的后级接运算放大器U2A的一个输入功能引脚，运算放大器U2A的另一个输入功能引脚接运算放大器U2A的输出功能引脚，运算放大器U2A的的两个电源功能引脚，一个电源功能引脚接电源后串联电容C9，电容C9的后级接地，另一个电源功能引脚接电源后串联电容C10，电容C10的后级接地，在R11所在支路上，设有节点，接地接电容C5，电容C5的后级接地，电阻R10和电阻R11之间设有节点，节点接电容C2，电容C2接运算放大器U2A的输出功能引脚；

所述芯片U5的两个G引脚相互连接，G引脚所在支路上串联有电阻R20，芯片U5的正向IN引脚接负向IN引脚，在负向IN引脚所在支路上，串联有电阻R25和电阻R26，电阻R25所在支路设有节点，节点接电阻R23，电阻R26所在支路设有节点，节点接电阻R29，电阻R25和电阻R26之间设有节点，节点接地；

所述芯片U5的正向VC引脚接芯片U5的GND引脚，在GND引脚所在支路上设有电容C18和支点，支点有三个，分为第一支点、第二支点和第三支点，第一支点接电源，第二支点接地，第三支点串联电容C19后接芯片U5的正向VC引脚，在电容C19所在支路上设有节点，节点接电源；所述U5芯片的OUT引脚所在支路上，串联有电阻R27和电阻R28，电阻R28的后级接运算放大器U2B的一个输入功能引脚，运算放大器U2B的另一个输入功能引脚接运算放大器U2B的输出功能引脚，在R28所在支路上，设有节点，接地接电容C14，电容C14的后级接地，电阻R27和电阻R28之间设有节点，节点接电容C11，电容C11接运算放大器U2B的输出功能引脚。

所述芯片U4A和芯片U4B的型号均为EP3C25E144C7N，芯片U1的型号为ADS8361，芯片U6的型号为TLV2371，芯片U3、芯片U5、芯片U7和芯片U12的型号均为AD620，芯片U10的型号为74LVC245A，芯片U9的型号为MAX531，芯片U8的型号为TCA0372。

本发明的有益效果在于：以FPGA主控芯片为核心设计了跟踪型旋变解码电路，其跟踪精度高、响应快，能够取代以AD2S1210为核心的硬件解码功能模块，且相较于按照传统专用解码芯片的旋变解算功能模块，体积减小了约50％，集成化程度提高，且整个控制器设计非常紧凑，旋变的跟踪精度保持不变，采用直接驱动方式进行伺服，角位置精度可达0.02°，结构简单，控制电路灵活，集成度、伺服精度高，满足预期的性能指标要求。

附图说明

图1是本发明的模块结构示意图；

图2是本发明芯片U4A的引脚连接示意图；

图3是本发明芯片U4B的引脚连接示意图；

图4是本发明AD转换模块的电路原理图；

图5是本发明信号调整与功率放大模块的电路原理图；

图6是本发明信号调整与滤波模块芯片U3的电路原理图；

图7是本发明信号调整与滤波模块芯片U5的电路原理图；

图8是本发明DA转换模块芯片U10的电路原理图；

图9是本发明DA转换模块芯片U9的电路原理图；

图10是本发明的解码跟踪***阶跃跟踪曲线图；

图11是本发明的旋变位置实测曲线图。

具体实施方式

下面进一步描述本发明的技术方案，但要求保护的范围并不局限于所述。

如图1～9所示，一种基于FPGA的跟踪型旋变解码电路，包括FPGA模块、DA转换模块、信号调整与功率放大模块、AD转换模块和信号调整与滤波模块，所述FPGA模块分别与DA转换模块和AD转换模块连接，DA转换模块与信号调整与功率放大模块连接，AD转换模块与信号调整与滤波模块连接；

所述FPGA模块中设有芯片U4B和芯片U4A，DA转换模块中设有芯片U9和芯片U10，AD转换模块中设有芯片U1和芯片U6，信号调整与功率放大模块中设有芯片U7、芯片U8和芯片U12，信号调整与滤波模块中设有芯片U3和芯片U5；

所述U4B芯片的IO功能引脚、CLR功能引脚、SCLK功能引脚和CS功能引脚分别接芯片U10的A0引脚、A1引脚、A2引脚和A3引脚，芯片U10的B0引脚、B1引脚、B2引脚和B3引脚分别接芯片U9的DIN功能引脚、CLR功能引脚、SCLK功能引脚和CS功能引脚，芯片U9的RFB引脚接芯片U9的VOUT引脚，在RFB引脚与VOUT引脚的支路上设有节点，节点与芯片U7的正向IN引脚、芯片U12的负向IN引脚并联；

所述芯片U4A的两个IO引脚分别接芯片U1的SER_DATAA引脚和SER_DATAB引脚，芯片U4A的CLK功能引脚、CONVST功能引脚、A0引脚、M0引脚和M1引脚分别接芯片U1的CLOCK引脚、CONVST引脚、A0引脚、M0引脚和M1引脚，芯片U1的B0引脚和A0引脚分别接芯片U3的OUT引脚和芯片U5的OUT引脚。

所述DA转换模块中还设有电容C29、电源和电容C28，所述芯片U10的DIR引脚接芯片U10的VCC引脚，在DIR引脚与VCC引脚的支路中，串联有电阻R33，并在电阻R33所在支路上设有节点，节点与电源和电容C29串联，电容C29的后级接地；

所述芯片U10的引脚A4、引脚A5、引脚A6、引脚A7和引脚GND与芯片U10的引脚OE并联，在引脚OE所以在支路上设有节点，节点接地。

所述芯片U9的引脚BIPOFF和引脚DGND分别接地，引脚VDD串联有电源和电容C23，电容C23的后级接地，引脚VSS接引脚AGND，引脚REFIN接引脚REFOUT，在引脚VSS与引脚AGND的支路上和引脚REFIN与引脚REFOUT支路上均设有节点，引脚VSS与引脚AGND的支路上的节点与电容C28连接，电容C28的后级与引脚REFOUT所在支路的节点连接，引脚REFOUT所在支路的节点接地。

所述信号调整与功率放大模块中还设有电阻R31、电阻R37、电容C31和电容C26，所述芯片U7的正向IN引脚所在支路串联有电阻R32和电阻R36，在电阻R36所在支路上设有节点，节点接运算放大器U11A的输出功能引脚，运算放大器U11A的输出功能引脚接运算放大器U11A的输入功能引脚，在输入功能引脚所在支路上，并联有电阻R34和电容C24，电容C24后极设有节点，节点所在支路串联有电阻R35和电容C27，电容C27的后级接地；所述运算放大器U11A的两个电源引脚，一个接地，另一个接电源。

所述芯片U7的负向IN引脚串联电阻R31后接地，芯片U12的正向IN引脚串联电阻R37后接地，芯片U7的负向VC引脚与芯片U7的GND引脚连接，在GND引脚所在支路上设有电容C25，电容C25所在支路设有三个节点，分别为第一节点、第二节点和第三节点，第一节点接电源，第二节点接地，第三节点与电容C26串联之后接芯片U7的正向VC引脚，正向VC引脚所在支路上设有节点，节点接电源；

所述芯片U12的负向VC引脚与芯片U12的GND引脚连接，在GND引脚所在支路上设有电容C30，电容C30所在支路设有三个节点，分别为第一节点、第二节点和第三节点，第一节点接电源，第二节点接地，第三节点与电容C31串联后接芯片U12的正向VC引脚，正向VC引脚所在支路上设有节点，节点接电源。

所述芯片U8的正向INA引脚接芯片U7的OUT引脚，芯片U8的正向INB引脚接芯片U12的OUT引脚，芯片U8的负向INA引脚接芯片U8的OUTA引脚，芯片U8的VCC引脚接电源，芯片U8的负向INB引脚接芯片U8的PUTB引脚，芯片U8的VEE引脚并联后接地。

所述芯片U8的电源大小为15V，电阻R31、电阻R32、电阻R36的电阻大小均为10Ω，电容C25、电容C26、电容C30和电容C31的电容大小均为0.1μF，芯片U7和芯片U12的电源大小均为12V，电阻R34的电阻大小为10KΩ，电阻R35的电阻大小为5100Ω，电容C24的电容大小为0.001μF，电容C27的电容大小为0.0001μF。

所述AD转换模块还包括电阻R13、电阻R16、电阻R18、电容C21和电容C28，所述芯片U1的DGND引脚接地，负向B1引脚接REFin引脚，在REFin引脚所在支路上串联有电阻R6和R21，电阻R6所在支路设有五个节点，分别为第一节点、第二节点、第三节点、第四节点和第五节点，第一节点串联电阻R13后接芯片U1的负向B0引脚，第二节点串联电阻R16后接芯片U1的负向A1引脚，第三节点串联电阻R18后接后接芯片U1的负向A0引脚，第四节点接电源，第五节点接后接芯片U1的AGND引脚，在R21所在支路上，串联有电容C15，电容C15的后级接地；

所述U1的REFout引脚接芯片U6的正向IN引脚，在正向IN引脚所在支路上并联有电阻R30和电容C22，电容C22的后级接地；所述芯片U6的GND引脚接地，VDD引脚并联电容C21和电容C20，电容C20的前级接电源，后级接地，负向IN引脚接OUT引脚，在OUT引脚所在支路设有节点，节点接电源；

所述芯片U1的DVdd引脚上并联有电容C1、电容C2、电容C3和电感L1，在电感L1所在支路上设有节点，节点分别接U1的SER_DATAA引脚和SER_DATAB引脚，在SER_DATAA引脚所在支路上串联有电阻R7，SER_DATAB引脚所在支路上串联有电阻R9；

所述芯片U1的BUSY引脚接芯片U1的CS引脚，在CS引脚中串联有电阻R12和电容C6，电容C6的后级接地，芯片U1的CLOCK引脚所在支路串联有电阻R14；所述芯片U1的CONVST引脚、A0引脚、M0引脚和M1引脚所在支路，分别串联有电阻R17、电阻R19、电阻R22和电阻R24，在电阻R17所在支路上设有节点，节点接芯片U1的RD引脚，芯片U1的AVdd引脚所在支路上，并联有电容C16、电容C12、电容C17、电容C13和电感L2，电容C13的后级接电源，电容C17的后级接地。

所述信号调整与滤波模块还包括电阻R4、电阻R15、电容C8、电容C5、电容C2、电阻R23、电阻R29、电容11、电容C14、电容C19、电容C9和电容C10；所述芯片U3的两个G引脚相互连接，G引脚所在支路上串联有电阻R3，芯片U3的正向IN引脚接负向IN引脚，在负向IN引脚所在支路上，串联有电阻R5和电阻R8，电阻R5所在支路设有节点，节点接电阻R4，电阻R8所在支路设有节点，节点接电阻R15，电阻R5和电阻R8之间设有节点，节点接地；

所述芯片U3的正向VC引脚接芯片U3的GND引脚，在GND引脚所在支路上设有电容C7和支点，支点有三个，分为第一支点、第二支点和第三支点，第一支点接电源，第二支点接地，第三支点串联电容C8后接芯片U3的正向VC引脚，在电容C8所在支路上设有节点，节点接电源；所述U3芯片的OUT引脚所在支路上，串联有电阻R10和电阻R11，电阻R11的后级接运算放大器U2A的一个输入功能引脚，运算放大器U2A的另一个输入功能引脚接运算放大器U2A的输出功能引脚，运算放大器U2A的的两个电源功能引脚，一个电源功能引脚接电源后串联电容C9，电容C9的后级接地，另一个电源功能引脚接电源后串联电容C10，电容C10的后级接地，在R11所在支路上，设有节点，接地接电容C5，电容C5的后级接地，电阻R10和电阻R11之间设有节点，节点接电容C2，电容C2接运算放大器U2A的输出功能引脚；

所述芯片U5的两个G引脚相互连接，G引脚所在支路上串联有电阻R20，芯片U5的正向IN引脚接负向IN引脚，在负向IN引脚所在支路上，串联有电阻R25和电阻R26，电阻R25所在支路设有节点，节点接电阻R23，电阻R26所在支路设有节点，节点接电阻R29，电阻R25和电阻R26之间设有节点，节点接地；

所述芯片U5的正向VC引脚接芯片U5的GND引脚，在GND引脚所在支路上设有电容C18和支点，支点有三个，分为第一支点、第二支点和第三支点，第一支点接电源，第二支点接地，第三支点串联电容C19后接芯片U5的正向VC引脚，在电容C19所在支路上设有节点，节点接电源；所述U5芯片的OUT引脚所在支路上，串联有电阻R27和电阻R28，电阻R28的后级接运算放大器U2B的一个输入功能引脚，运算放大器U2B的另一个输入功能引脚接运算放大器U2B的输出功能引脚，在R28所在支路上，设有节点，接地接电容C14，电容C14的后级接地，电阻R27和电阻R28之间设有节点，节点接电容C11，电容C11接运算放大器U2B的输出功能引脚。

所述芯片U4A和芯片U4B的型号均为EP3C25E144C7N，芯片U1的型号为ADS8361，芯片U6的型号为TLV2371，芯片U3、芯片U5、芯片U7和芯片U12的型号均为AD620，芯片U10的型号为74LVC245A，芯片U9的型号为MAX531，芯片U8的型号为TCA0372。

所述电阻R4的后级和电阻R15的后级还接有插接件JP1，电阻R23的后级和电阻R29的后级接有插接件JP2，芯片U8的OUTA引脚和OUTB引脚所在支路均设有节点，节点接有插接件JP3。

其中，AD转换模块选用16位精度的转换芯片ADS8361为核心，该芯片最高转换频率可达到500KHz，能够以32KHz的采样频率对5KHz的信号进行采样还原，其模拟部分接口兼容电平范围为0-5V，数字部分兼容3.3V，能够和FPGA主控芯片直接相连，且上述所有的运算放大器均为功率运算放大器。

所述电阻R33的电阻大小为100Ω，电容C29和电容C23的电容大小均为0.1μF，电容C28的电容大小为33μF，芯片U10的电源大小为3.3V，芯片U9的电源大小为5V。

所述电阻R6、电阻R13、电阻R16、电阻R18、电阻R30、电阻R7、电阻R9、电阻R14、电阻R17、电阻R19、电阻R22和电阻R24的电阻大小均为100Ω，电阻R21的电阻大小为0Ω，电阻R1和电阻R2的大小均为10KΩ，电阻R12的大小为4.7KΩ，电容C15、电容C22、电容C21、电容C3、电容C6、电容C16的电容大小均为0.1μF，电容C20、电容C1、电容C12和电容C13的电容大小均为10μF，电容C17和电容C4的电容大小均为0.01μF；

所述电阻R4、电阻R15、电阻R23和电阻R29的电阻大小均为100K，电阻R5、电阻R8、电阻R25和电阻R26的电阻大小均为1.6KΩ，电阻R3和电阻R20的电阻大小均为2.4KΩ，电容C7、电容C8、电容C18和电容C19的电容大小均为0.1μF，电阻R10、电阻R11、电阻R27和电阻R28的电阻大小均为1.3KΩ，电容C5和电容C14的电容大小均为0.001μF，电容C2和电容C11的电容大小均为0.0015μF，电容C9和电容C10的电容大小均为0.1μF；

所述芯片U3和芯片U5的电源大小均为12V，电感L1所在支路的电源大小为3.3V，电容C13和电容C20所在电源支路的电源大小均为5V，芯片U6的引脚OUT所在支路的电源大小为2.5V，电阻R21所在支路的电源大小为2.5V。

实施例1

如上所述，旋变解码电路先需要产生一个激磁信号为旋转变压器提供一个载波，激磁原始信号由FPGA软件生成数字量正弦波序列，其频率为5KHz，幅值可调，该序列经过DA转换单元转换成原始模拟信号，并通过反复整定将其正弦波峰峰值调整为3.6V，进一步地，DA转换模块选用MAX531DA芯片作为核心，该芯片具有1MHz的最高转换频率能够满足激磁信号的频率要求，其最高可以转换14位的数字量，满足转换模拟量的精度要求。从电平接口来看，数字接口兼容3.3VTTL电平，可以与FPGA芯片直接连接；模拟输出接口输出信号以2.5V为基准范围为0-5V，综上所述，激磁原始模拟信号的电压范围为0.7-4.3V，峰峰值为3.6V，但旋变激磁原始模拟信号不能直接作为旋转变压器的激磁输入，还需要让信号调整与功率放大电路做进一步的处理，过程如下：激磁原始模拟信号先经过由AD823运算放大器构成的信号放大一阶滤波电路，将信号的峰峰值从3.6Vp-p放大到4.29Vp-p，并滤除高频杂波；为了有效抑制电路中存在的共模干扰，提高激磁信号的抗干扰能力，削弱旋转变压器对控制电路的影响，再将信号通过AD620转换为差分信号，此时差分信号的峰峰值为8.58Vp-p；最后转换的差分信号由功率运算放大器TCA0372缓冲输出，该功率运算放大器驱动能力可达1A，考虑到常用的多摩川旋变激磁信号线的阻抗为40欧姆，功率运算放大器正常工作的情况下注入的电流有效值为76mA，该功率运算放大器满足激磁信号的功率需求。之后对激磁信号注入旋转变压器后旋转变压器将产生两路正余弦信号电压，对此电压信号需要信号调整与滤波电路进行调理与滤波，在电路的前级选用精密仪表放大器AD620，其一方面将差分电压信号转换为单极性电压信号，另一方面利用其出色的80db的共模抑制比滤除差分信号中存在的共模干扰信号，并将输入电压信号的峰峰值调整为3.15V。处理电路的后级采用二阶有源滤波设计，用于滤除电路中存在的高频差模干扰信号，其截至频率为100KHz，对于5KHz的信号电压频率相移小于1°。

实施例2

如上所述，选用有限转角电机，电机额定转速1500rpm，额定电流3A，功率为100W，采用直接驱动方式进行伺服，利用本发明，进行测试，测试结果如图10和图11所示，由位置数据和所绘曲线分析可得，该解电路性能稳定，精度能够达到轴角0.02°。

Claims (10)

1.一种基于FPGA的跟踪型旋变解码电路，包括FPGA模块、DA转换模块、信号调整与功率放大模块、AD转换模块和信号调整与滤波模块，其特征在于：所述FPGA模块分别与DA转换模块和AD转换模块连接，DA转换模块与信号调整与功率放大模块连接，AD转换模块与信号调整与滤波模块连接；

所述FPGA模块中设有芯片U4B和芯片U4A，DA转换模块中设有芯片U9和芯片U10，AD转换模块中设有芯片U1和芯片U6，信号调整与功率放大模块中设有芯片U7、芯片U8和芯片U12，信号调整与滤波模块中设有芯片U3和芯片U5；

所述U4B芯片的IO功能引脚、CLR功能引脚、SCLK功能引脚和CS功能引脚分别接芯片U10的A0引脚、A1引脚、A2引脚和A3引脚，芯片U10的B0引脚、B1引脚、B2引脚和B3引脚分别接芯片U9的DIN功能引脚、CLR功能引脚、SCLK功能引脚和CS功能引脚，芯片U9的RFB引脚接芯片U9的VOUT引脚，在RFB引脚与VOUT引脚的支路上设有节点，节点与芯片U7的正向IN引脚、芯片U12的负向IN引脚并联；

所述芯片U4A的两个IO引脚分别接芯片U1的SER_DATAA引脚和SER_DATAB引脚，芯片U4A的CLK功能引脚、CONVST功能引脚、A0引脚、M0引脚和M1引脚分别接芯片U1的CLOCK引脚、CONVST引脚、A0引脚、M0引脚和M1引脚，芯片U1的B0引脚和A0引脚分别接芯片U3的OUT引脚和芯片U5的OUT引脚。

2.如权利要求1所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述DA转换模块中还设有电容C29、电源和电容C28，所述芯片U10的DIR引脚接芯片U10的VCC引脚，在DIR引脚与VCC引脚的支路中，串联有电阻R33，并在电阻R33所在支路上设有节点，节点与电源和电容C29串联，电容C29的后级接地；

所述芯片U10的引脚A4、引脚A5、引脚A6、引脚A7和引脚GND与芯片U10的引脚OE并联，在引脚OE所以在支路上设有节点，节点接地。

3.如权利要求1或2所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述芯片U9的引脚BIPOFF和引脚DGND分别接地，引脚VDD串联有电源和电容C23，电容C23的后级接地，引脚VSS接引脚AGND，引脚REFIN接引脚REFOUT，在引脚VSS与引脚AGND的支路上和引脚REFIN与引脚REFOUT支路上均设有节点，引脚VSS与引脚AGND的支路上的节点与电容C28连接，电容C28的后级与引脚REFOUT所在支路的节点连接，引脚REFOUT所在支路的节点接地。

4.如权利要求1所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述信号调整与功率放大模块中还设有电阻R31、电阻R37、电容C31和电容C26，所述芯片U7的正向IN引脚所在支路串联有电阻R32和电阻R36，在电阻R36所在支路上设有节点，节点接运算放大器U11A的输出功能引脚，运算放大器U11A的输出功能引脚接运算放大器U11A的输入功能引脚，在输入功能引脚所在支路上，并联有电阻R34和电容C24，电容C24后极设有节点，节点所在支路串联有电阻R35和电容C27，电容C27的后级接地；所述运算放大器U11A的两个电源引脚，一个接地，另一个接电源。

5.如权利要求1或4所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述芯片U7的负向IN引脚串联电阻R31后接地，芯片U12的正向IN引脚串联电阻R37后接地，芯片U7的负向VC引脚与芯片U7的GND引脚连接，在GND引脚所在支路上设有电容C25，电容C25所在支路设有三个节点，分别为第一节点、第二节点和第三节点，第一节点接电源，第二节点接地，第三节点与电容C26串联之后接芯片U7的正向VC引脚，正向VC引脚所在支路上设有节点，节点接电源；

所述芯片U12的负向VC引脚与芯片U12的GND引脚连接，在GND引脚所在支路上设有电容C30，电容C30所在支路设有三个节点，分别为第一节点、第二节点和第三节点，第一节点接电源，第二节点接地，第三节点与电容C31串联后接芯片U12的正向VC引脚，正向VC引脚所在支路上设有节点，节点接电源。

6.如权利要求1或5述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述芯片U8的正向INA引脚接芯片U7的OUT引脚，芯片U8的正向INB引脚接芯片U12的OUT引脚，芯片U8的负向INA引脚接芯片U8的OUTA引脚，芯片U8的VCC引脚接电源，芯片U8的负向INB引脚接芯片U8的PUTB引脚，芯片U8的VEE引脚并联后接地。

7.如权利要求5或6所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述芯片U8的电源大小为15V，电阻R31、电阻R32、电阻R36的电阻大小均为10Ω，电容C25、电容C26、电容C30和电容C31的电容大小均为0.1μF，芯片U7和芯片U12的电源大小均为12V，电阻R34的电阻大小为10KΩ，电阻R35的电阻大小为5100Ω，电容C24的电容大小为0.001μF，电容C27的电容大小为0.0001μF。

8.如权利要求1所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述AD转换模块还包括电阻R13、电阻R16、电阻R18、电容C21和电容C28，所述芯片U1的DGND引脚接地，负向B1引脚接REFin引脚，在REFin引脚所在支路上串联有电阻R6和R21，电阻R6所在支路设有五个节点，分别为第一节点、第二节点、第三节点、第四节点和第五节点，第一节点串联电阻R13后接芯片U1的负向B0引脚，第二节点串联电阻R16后接芯片U1的负向A1引脚，第三节点串联电阻R18后接后接芯片U1的负向A0引脚，第四节点接电源，第五节点接后接芯片U1的AGND引脚，在R21所在支路上，串联有电容C15，电容C15的后级接地；

所述U1的REFout引脚接芯片U6的正向IN引脚，在正向IN引脚所在支路上并联有电阻R30和电容C22，电容C22的后级接地；所述芯片U6的GND引脚接地，VDD引脚并联电容C21和电容C20，电容C20的前级接电源，后级接地，负向IN引脚接OUT引脚，在OUT引脚所在支路设有节点，节点接电源；

所述芯片U1的DVdd引脚上并联有电容C1、电容C2、电容C3和电感L1，在电感L1所在支路上设有节点，节点分别接U1的SER_DATAA引脚和SER_DATAB引脚，在SER_DATAA引脚所在支路上串联有电阻R7，SER_DATAB引脚所在支路上串联有电阻R9；

所述芯片U1的BUSY引脚接芯片U1的CS引脚，在CS引脚中串联有电阻R12和电容C6，电容C6的后级接地，芯片U1的CLOCK引脚所在支路串联有电阻R14；所述芯片U1的CONVST引脚、A0引脚、M0引脚和M1引脚所在支路，分别串联有电阻R17、电阻R19、电阻R22和电阻R24，在电阻R17所在支路上设有节点，节点接芯片U1的RD引脚，芯片U1的AVdd引脚所在支路上，并联有电容C16、电容C12、电容C17、电容C13和电感L2，电容C13的后级接电源，电容C17的后级接地。

9.如权利要求1所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述信号调整与滤波模块还包括电阻R4、电阻R15、电容C8、电容C5、电容C2、电阻R23、电阻R29、电容11、电容C14、电容C19、电容C9和电容C10；所述芯片U3的两个G引脚相互连接，G引脚所在支路上串联有电阻R3，芯片U3的正向IN引脚接负向IN引脚，在负向IN引脚所在支路上，串联有电阻R5和电阻R8，电阻R5所在支路设有节点，节点接电阻R4，电阻R8所在支路设有节点，节点接电阻R15，电阻R5和电阻R8之间设有节点，节点接地；

所述芯片U3的正向VC引脚接芯片U3的GND引脚，在GND引脚所在支路上设有电容C7和支点，支点有三个，分为第一支点、第二支点和第三支点，第一支点接电源，第二支点接地，第三支点串联电容C8后接芯片U3的正向VC引脚，在电容C8所在支路上设有节点，节点接电源；所述U3芯片的OUT引脚所在支路上，串联有电阻R10和电阻R11，电阻R11的后级接运算放大器U2A的一个输入功能引脚，运算放大器U2A的另一个输入功能引脚接运算放大器U2A的输出功能引脚，运算放大器U2A的的两个电源功能引脚，一个电源功能引脚接电源后串联电容C9，电容C9的后级接地，另一个电源功能引脚接电源后串联电容C10，电容C10的后级接地，在R11所在支路上，设有节点，接地接电容C5，电容C5的后级接地，电阻R10和电阻R11之间设有节点，节点接电容C2，电容C2接运算放大器U2A的输出功能引脚；

所述芯片U5的两个G引脚相互连接，G引脚所在支路上串联有电阻R20，芯片U5的正向IN引脚接负向IN引脚，在负向IN引脚所在支路上，串联有电阻R25和电阻R26，电阻R25所在支路设有节点，节点接电阻R23，电阻R26所在支路设有节点，节点接电阻R29，电阻R25和电阻R26之间设有节点，节点接地；

所述芯片U5的正向VC引脚接芯片U5的GND引脚，在GND引脚所在支路上设有电容C18和支点，支点有三个，分为第一支点、第二支点和第三支点，第一支点接电源，第二支点接地，第三支点串联电容C19后接芯片U5的正向VC引脚，在电容C19所在支路上设有节点，节点接电源；所述U5芯片的OUT引脚所在支路上，串联有电阻R27和电阻R28，电阻R28的后级接运算放大器U2B的一个输入功能引脚，运算放大器U2B的另一个输入功能引脚接运算放大器U2B的输出功能引脚，在R28所在支路上，设有节点，接地接电容C14，电容C14的后级接地，电阻R27和电阻R28之间设有节点，节点接电容C11，电容C11接运算放大器U2B的输出功能引脚。

10.如权利要求1～9中任意一项所述的基于FPGA的跟踪型旋变解码电路，其特征在于：所述芯片U4A和芯片U4B的型号均为EP3C25E144C7N，芯片U1的型号为ADS8361，芯片U6的型号为TLV2371，芯片U3、芯片U5、芯片U7和芯片U12的型号均为AD620，芯片U10的型号为74LVC245A，芯片U9的型号为MAX531，芯片U8的型号为TCA0372。