CN108010494A - 栅极驱动器和使用该栅极驱动器的显示装置 - Google Patents

栅极驱动器和使用该栅极驱动器的显示装置 Download PDF

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Abstract

公开了一种栅极驱动器和使用该栅极驱动器的显示装置。栅极驱动器包括多个级，通过时钟布线向多个级施加移位时钟，多个级通过进位信号以级联方式连接且通过每个输出端依次生成输出电压，每个级包括：第一晶体管，对Q节点进行预充电；第二晶体管，根据Q节点的电压升高输出电压；第三晶体管，对QB节点进行充电；第四晶体管，根据QB节点的电压降低输出电压；及第一电容器，连接在第二晶体管和第三晶体管中的至少一个的栅极和源极之间，其中，第一电容器具有大于第一电容器所连接到的晶体管的栅极和漏极之间的电容的电容，第一电容器包括上电容器，设置在覆盖第一至第四晶体管的有机钝化层上。

Description

栅极驱动器和使用该栅极驱动器的显示装置
本申请要求于2016年10月31日提交的韩国专利申请No.10-2016-0144009的优先权，为了所有目的，通过引用将该专利申请结合在此，如同在此完全阐述一样。
技术领域
本发明涉及一种栅极驱动器和使用栅极驱动器的显示装置。
背景技术
显示装置包括用于将数据信号提供给像素阵列的数据线的数据驱动器，用于将与数据信号同步的栅极脉冲(或扫描脉冲)依次提供给像素阵列的栅极线(或扫描线)的栅极驱动器(或扫描驱动器)，用于控制数据驱动器和栅极驱动器的时序控制器等。
每个像素可以包括薄膜晶体管(以下称为TFT)，其响应于栅极脉冲向像素电极提供数据线的电压。栅极脉冲在栅极导通电压(VGH)和栅极截止电压(VGL)之间摆动。栅极导通电压VGH被设定为高于TFT的阈值电压的电压，栅极截止电压VGH被设定为低于TFT的阈值电压的电压。
近来，已经应用了将栅极驱动器与像素阵列一起嵌入显示面板中的技术。在下文中，嵌入在显示面板中的栅极驱动器将被称为面板内栅极(GIP)电路。GIP电路包括移位寄存器。移位寄存器包括以级联方式连接的多级，以根据移位时钟时序移位输出电压。
栅极脉冲与输入图像的数据电压，即像素电压同步地逐行依次选择要被充入数据电压的像素。移位寄存器的一级接收起始脉冲或作为起始脉冲从在前级接收的进位信号，并且当输入时钟时生成输出。
如图1和图2所示，每个级包括：上拉晶体管Tu，上拉晶体管Tu响应于Q节点电压对输出端进行充电以升高输出电压Vout(n)；下拉晶体管Td，下拉晶体管Td响应于QB节点电压对输出端进行放电以降低输出电压；以及开关电路10，用于对Q节点和QB节点进行充电和放电。每个级的输出端连接到显示面板的栅极线。
当Q节点被栅极导通电压VGH预充电，并且将移位时钟CLK输入到漏极时，上拉晶体管Tu将输出端充电，直到达到移位时钟CLK的栅极导通电压VGH。当将移位时钟CLK输入到上拉晶体管Tu的漏极时，通过上拉晶体管Tu的漏极和栅极之间的电容浮置的Q节点电压借助自举而被提升至2VGH。此时，上拉晶体管Tu由Q节点的2VGH电压导通，输出端的电压上升到VGH。当QB节点电压由VGH充电时，下拉晶体管Td向输出端提供栅极截止电压VGL，以将输出电压Vout(n)放电到VGL。
开关电路10响应于通过VST端输入的起始脉冲或从在前级接收到的进位信号而对Q节点充电，并且响应于通过RST端或VNEXT端接收的信号而对Q节点进行放电。用于将所有级S(N-1)、S(N)和S(N+1)的Q节点同时放电的复位信号被施加到RST端。从在后级产生的进位信号被施加到VNEXT端。开关电路10可以通过使用反相器与Q节点相反地对QB节点进行充电和放电。
GIP电路与显示面板中的像素阵列一起形成在同一基板上并且设置在边框区域中。因此，当显示装置的边框区域被设计为较窄时，GIP电路是限制因素。在为了增强GIP电路的可靠性而添加元件时，由于GIP电路的面积的增加，显示装置的边框区域变宽。
包括非晶硅(a-Si)的TFT(以下称为“a-Si TFT”)可以通过施加AC电压来恢复阈值电压偏移。为此，利用a-Si TFT实现的GIP电路能够通过用AC电压驱动QB节点来恢复下拉晶体管的阈值电压偏移。
近来，由于显示装置的需求，正在进行关于将包括氧化物半导体的TFT(以下称为“氧化物TFT”)应用于高分辨率模型的像素和GIP电路的开关元件的研究。氧化物TFT对于实现显示装置的高性能是有利的，但是难以补偿特性的劣化。在氧化物TFT的情况下，当阈值电压由于DC栅极偏置应力而偏移并且其特性劣化时，即使当对栅极施加相反极性的电压时，也几乎无法恢复阈值电压。根据将氧化物TFT应用于GIP电路的下拉晶体管的实验结果，由于即使QB节点被AC电压驱动，氧化物TFT的劣化也不会恢复，所以下拉晶体管的阈值电压偏移随时间变得严重。结果，栅极线的电压不会被放电，并且当移位时钟出现时，出现除了正常输出之外的波纹(ripple)。开关元件可以添加到GIP电路，以防止这种波纹。然而，这增加了GIP电路的面积，难以实现窄的边框。
发明内容
本发明提供了能够去除GIP电路的波纹并减小GIP电路面积的栅极驱动器，以及使用该栅极驱动器的显示装置。
在一个方面，提供了一种栅极驱动器，包括多个级，通过时钟布线向所述多个级施加移位时钟，并且所述多个级通过进位信号以级联方式连接且通过每个输出端依次生成输出电压。
每个级包括：第一晶体管，被配置为对Q节点进行预充电；第二晶体管，被配置为根据所述Q节点的电压升高所述输出电压；第三晶体管，被配置为对QB节点进行充电；第四晶体管，被配置为根据所述QB节点的电压降低所述输出电压；及第一电容器，连接在所述第二晶体管和所述第三晶体管中的至少一个的栅极和源极之间，其中，所述第一电容器具有大于所述第一电容器所连接到的晶体管的栅极和漏极之间的电容的电容，其中，所述第一电容器包括上电容器，所述上电容器设置在覆盖所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的有机钝化层上。
所述上电容器可包括彼此相对的第一电极和第二电极，无机钝化层介于所述第一电极和第二电极之间。
所述第一电容器还可包括设置在所述有机钝化层下方并与所述上电容器交叠的下电容器。
所述下电容器可包括彼此交叠的第三电极和第四电极，栅极绝缘层介于所述第三电极和第四电极之间。
所述栅极驱动器还可包括：第五晶体管，连接在所述第一晶体管的栅极和漏极之间。
所述第五晶体管可包括：栅极，连接到所述第一晶体管的栅极；漏极，向所述漏极施加栅极导通电压；及源极，连接到所述第一晶体管的漏极，其中，进位信号可施加到所述第一晶体管和所述第五晶体管的栅极。
所述栅极驱动器还可包括：第二电容器，连接在所述第五晶体管的栅极和源极之间。其中，所述第二电容器可具有大于所述第五晶体管的栅极和漏极之间的电容的电容，所述第二电容器可包括设置在所述有机钝化层上的上电容器。
所述第二电容器的上电容器可包括彼此相对的第一电极和第二电极，无机钝化层介于所述第二电容器的上电容器的第一电极和第二电极之间。
所述第二电容器还可包括设置在所述有机钝化层下方并与所述第二电容器的上电容器交叠的下电容器，所述第二电容器的下电容器可包括彼此交叠的第三电极和第四电极，栅极绝缘层介于所述第二电容器的上电容器的第三电极和第四电极之间。
在每个电容器中，所述无机钝化层的厚度可小于所述栅极绝缘层的厚度。
所述第一晶体管和所述第五晶体管中的每一个可具有单长度结构的半导体沟道。
在另一方面，提供一种显示装置，包括：显示面板，其中数据线和栅极线相交，像素以矩阵形式布置；及显示驱动器，被配置为将输入图像的数据写入到所述像素，其中，所述显示驱动器包括被配置为向所述栅极线依次提供栅极脉冲的上述移位寄存器。
附图说明
被包括用来对本发明提供进一步理解并且并入本说明书且构成本说明书的一部分的附图图解了本发明的实施方式，并与说明一起用于解释本发明的原理。在附图中：
图1示意性地示出了根据相关技术用于在栅极驱动器的移位寄存器中输出栅极脉冲的一个级；
图2是图解根据相关技术的图1所示的级的操作的波形图；
图3是示意性地图解根据本发明实施方式的显示装置的框图；
图4是图解在GIP电路中以级联方式连接的各级的图；
图5和6是图解GIP电路的示例的电路图；
图7是图解显示面板的TFT阵列基板的截面结构的截面图；
图8A是图解非对称电容器的波纹减少效果的图；
图8B是图解上拉晶体管的截面结构的图；
图9是图解非对称电容器所连接的晶体管的电路图；
图10是图解由于非对称电容器而使GIP电路变大的示例的图；
图11A是根据本发明的实施方式的非对称电容器的截面结构；
图11B图解了由于非对称电容器而尺寸减小了的GIP电路；
图12是图解图10所示的非对称电容器与图11所示的非对称电容器之间的GIP电路的尺寸差异的图；
图13是图解用于减小Q节点预充电晶体管的应力的方法的电路图；
图14和15A、15B是图解由于图13中添加的电路引起的Q节点预充电电压上升原理的图；
图16是图解晶体管的双长度结构和单长度结构的半导体沟道的平面图；及
图17是图解当将单长度结构的第一晶体管和第一C晶体管应用于GIP电路时GIP电路的面积减小效果的平面图。
具体实施方式
参考下文结合附图详细描述的实施方式，本发明的优点和特征以及其实现方法将变得显而易见。然而，本发明不限于下面公开的实施方式，而是可以以各种形式来实施。提供这些实施方式是为了使本发明将被详尽和完整地描述，并且将向本发明所属领域的技术人员充分地传达本发明的范围。本发明由权利要求书的范围限定。
用于描述本发明的实施方式而在附图中所示的形状、尺寸、比例、角度、数量等仅仅是示例性的，本发明不限于此。在整个说明书中相似的附图标记标明相似的元件。在下面的描述中，当确定对与本文相关的公知功能或配置的详细描述会不必要地使本发明的要点不清楚时，将省略其详细描述。在本发明中，当使用术语“包括”、“具有”、“包含”等时，可以添加其他部件，除非使用了“仅”。
在对部件的说明中，即使没有单独的描述，也将它解释为包括误差范围。
在位置关系的描述中，在将一结构描述为位于另一结构“上或上方”、“下或下方”、“旁边”时，该描述应被解释为包括结构彼此接触的情况以及其间设置有第三结构的情况。
在对实施方式的以下描述中，术语“第一”、“第二”等可以用于描述各种部件，但是部件不受这些术语的限制。这些术语仅用于区分一个部件和另一个部件。因此，下面提及的第一部件可以是本发明技术精神内的第二部件。
本发明的各种实施方式的特征可以彼此部分地组合或完整地组合，并且在技术上能够进行各种互锁和驱动。实施方式可以独立地实施或者可以彼此结合地实施。
在下文中，将参照附图详细描述本发明的优选实施方式。
近来，由于对显示装置的需求，正在进行将包括氧化物半导体(下文中称为“氧化物TFT”)的TFT应用于高分辨率模式的像素和GIP电路的开关元件的研究。氧化物TFT对于实现高性能的显示装置是有利的，但是难以补偿特性的劣化。在氧化物TFT的情形中，当阈值电压由于DC栅极偏置应力而偏移并且其特性劣化时，即使将相反极性的电压施加至栅极，也几乎不会恢复阈值电压。根据将氧化物TFT应用于GIP电路的下拉晶体管的实验结果，由于即使QB节点通过AC电压驱动也不会恢复氧化物TFT的劣化，所以下拉晶体管的阈值电压偏移随着时间变得严重。结果，栅极线的电压不会被放电，当出现移位时钟时会出现除了正常输出以外的波纹。开关元件可添加到GIP电路以防止这种波纹。但是，这增大了GIP电路的面积并且难以实现窄边框。
根据本发明的实施方式的显示装置可以被实现为诸如液晶显示器(LCD)、OLED显示器等的平板显示装置。在下面的实施方式中，液晶显示器被描述为平板显示装置的示例，但是本发明不限于此。例如，本发明适用于包括单元内(in-cell)触摸传感器的任何显示装置。
根据本发明的实施方式的栅极驱动器可以被实现为n型或p型金属氧化物半导体场效应晶体管(MOSFET)结构的薄膜晶体管(TFT)。虽然在以下实施方式中例示了n型TFT，但是应当注意，本发明的实施方式不限于此。TFT是包括栅极、源极和漏极的三电极元件。源极是向晶体管提供载流子的电极。在TFT中，载流子从源极开始流动。漏极是其中载流子从TFT离开到达外部的电极。即，MOSFET中的载流子从源极流到漏极。在n型MOSFET(NMOS)的情况下，由于载流子是电子，所以源极电压低于漏极电压，使得电子可以从源极流到漏极。在n型MOSFET中，电流从漏极流到源极，因为电子从源极流到漏极。在p型MOSFET(PMOS)的情况下，由于载流子是空穴，因此源极电压高于漏极电压，使得空穴可以从源极流到漏极。在p型MOSFET中，电流从源极流到漏极，因为空穴从源极流到漏极。应注意MOSFET的源极和漏极不是固定的。例如，MOSFET的源极和漏极可以根据施加的电压而改变。在实施方式的以下描述中，晶体管的源极和漏极将被称为第一电极和第二电极。应当注意，在下面的描述中，本发明不受晶体管的源极和漏极的限制。
构成根据本发明实施方式的栅极驱动器的TFT可以被实现为包括氧化物半导体的TFT(氧化物TFT)、包括非晶硅(a-Si)的TFT和包括低温多晶硅(LTPS)的TFT(LTPS TFT)中的一个或多个TFT。
参照图3和4，根据本发明的实施方式的显示装置包括显示面板100、用于将输入图像的数据写入显示面板100的像素阵列10的像素中的显示驱动器。
显示面板100包括数据线12，与数据线12相交的栅极线14和像素阵列10，其中像素以由数据线12和栅极线14限定的矩阵形式排列。像素阵列10实现显示输入图像的屏幕。
像素阵列10的像素可以包括用于实现颜色的红色(R)、绿色(G)和蓝色(B)子像素。除了RGB子像素之外，每个像素还可以包括白色(W)子像素。
显示面板100的像素阵列10可以被划分为TFT阵列和滤色器阵列。TFT阵列可以形成在显示面板100的下基板上。TFT阵列包括在数据线12和栅极线14的交叉点处形成的薄膜晶体管(TFT)、用于对数据电压充电的像素电极、连接到像素电极以保持数据电压的存储电容器Cst等，并显示输入图像。单元内触摸传感器可以设置在TFT阵列上。在这种情况下，显示装置还包括用于驱动单元内触摸传感器的传感器驱动单元。
滤色器阵列可以形成在显示面板100的上基板或下基板上。滤色器阵列包括黑色矩阵、滤色器等。在TFT上滤色器(COT)或滤色器上TFT(TOC)模型的情况下，滤色器和黑色矩阵可以与TFT阵列一起布置在一个基板上。
显示驱动器包括数据驱动器16和栅极驱动器18A、18B和22，用以将输入图像的数据写入到显示面板100的像素。
数据驱动器16包括一个或多个源极驱动器IC。源极驱动器IC可以安装在膜上芯片(COF)上并连接在显示面板100和印刷电路板(PCB)之间。源极驱动器IC可以通过玻璃上芯片(COG)工艺直接结合到显示面板100的基板上。
数据驱动器16将从时序控制器(TCON)20接收的输入图像的数字视频数据转换成伽马补偿电压以输出数据电压。将从数据驱动器16输出的数据电压提供给数据线12。多路复用器(未示出)可以设置在数据驱动器16和数据线12之间。多路复用器在时序控制器20的控制下将从数据驱动器16接收的数据电压分配到数据线12。在1:3多路复用器的情况下，多路复用器将通过数据驱动器16的一个输出通道输入的数据电压进行时间分割，并将数据电压以时分方式提供给三条数据线。通过使用1:3多路复用器，数据驱动器16的通道数量可以减少到1/3。
栅极驱动器18A、18B和22包括电平移位器(LS)22和GIP电路18A和18B。电平移位器22设置在时序控制器20与GIP电路18A和18B之间。GIP电路18A和18B可以与TFT阵列一起直接形成在显示面板100的下基板上。
GIP电路18A和18B包括移位寄存器。GIP电路18A和18B可以形成在像素阵列外部的显示面板100的一个侧边缘处的边框BZ中或者形成在两个侧边缘处的边框BZ中。电平移位器22将从时序控制器20接收的栅极时序控制信号的摆动宽度在栅极导通电压和栅极截止电压之间移位，并将具有栅极导通电压和栅极截止电压之间的摆动宽度的栅极时序控制信号输出到GIP电路18A和18B。在NMOS中，栅极导通电压是高于NMOS的阈值电压的栅极导通电压VGH，栅极截止电压是低于NMOS的阈值电压的栅极截止电压VGL。在PMOS中，栅极导通电压是栅极截止电压VGL，栅极截止电压是栅极导通电压VGH。在下文中，将参考NMOS描述GIP电路18A和18B的晶体管，但是本发明不限于此。
GIP电路18A和18B中的每一个根据移位时钟CLK移位栅极脉冲，以将栅极脉冲依次地提供给栅极线14。移位时钟CLK可以是2相(2-phase)时钟到8相时钟，但是移位时钟CLK不限于此。
从GIP电路18A和18B输出的栅极脉冲在VGH和VGL之间摆动。VGH是高于像素的TFT阈值电压的栅极导通电压。VGL低于VGH，并且是低于像素的TFT阈值电压的栅极截止电压。像素的TFT响应于栅极脉冲的VGH而导通，以将数据电压从数据线12提供给像素电极。
GIP电路18A和18B可以设置在像素阵列10的左侧或右侧，以及设置在显示面板100的左侧和右侧。左和右GIP电路18A和18B通过时序控制器20同步。左GIP电路18A可以连接到像素阵列10的奇数编号的栅极线14，以将栅极脉冲依次地提供给奇数编号的栅极线14。右GIP电路18B可以连接到像素阵列10的偶数编号的栅极线14，以将栅极脉冲依次地提供给偶数编号的栅极线14。左GIP电路18A和右GIP电路18B可以连接到所有栅极线，以同时将栅极脉冲提供给相同的栅极线。
GIP电路18A和18B的移位寄存器通过进位信号线连接，进位信号CAR通过进位信号线以图4所示的各个级ST(n)-ST(n+3)的级联方式传送，并且GIP电路18A和18B的移位寄存器通包括用于与移位时钟CLK的时序同步地移位栅极脉冲的级ST(n)至ST(n+3)。级ST(n)至ST(n+3)中的每一级依次地将栅极脉冲提供给栅极线14，并将进位信号CAR传送到另一级。栅极脉冲和进位信号可以是通过每个级中的一个输出端输出的相同信号，或者可以在每个级中通过两个输出端分开。将进位信号CAR传送到的级不限于特定级。例如，如图5所示，第n(n为正整数)级可以接收从第(n-2)级输出的进位信号，但不限于此。
时序控制器20将从主机***(未示出)接收的输入图像的数字视频数据传送到数据驱动器16。时序控制器20接收时序信号，例如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和主时钟MCLK，它们与输入图像的数据同步地接收，并且时序控制器20输出用于控制数据驱动器16的操作时序的数据时序控制信号、以及用于控制电平移位器22和GIP电路18A和18B的操作时序的栅极时序控制信号。时序控制器20和电平移位器22可以安装在PCB 30上。
栅极时序控制信号包括起始脉冲VST、栅极移位时钟(GCLK)、栅极输出使能信号(GOE)等。可以省略栅极输出使能信号(GOE)。将起始脉冲VST输入到GIP电路18A和18B的第一级中的VST端，以控制在一个帧周期中首先出现的第一栅极脉冲的输出时序。栅极移位时钟(GCLK)控制GIP电路18A和18B的每个级中的栅极脉冲的输出时序，以控制栅极脉冲的移位时序。
主机***可以实现为电视***、机顶盒、导航***、DVD播放器、蓝光播放器、个人计算机(PC)、家庭影院***和电话***的任意之一。主机***将输入图像的数字视频数据转换成适合于在显示面板100上显示的格式。主机***将时序信号(Vsync、Hsync、DE、MCLK)与输入图像的数字视频数据一起传送到时序控制器20。主机***执行与从触摸感测单元接收的触摸输入的坐标信息相关联的应用程序。
本发明的GIP电路18A和18B通过将非对称电容器连接到至少一个晶体管来减小波纹。本发明适用于任何GIP电路。图5和图6图解了可应用本发明的GIP电路。然而，应当注意，本发明不限于此。
图5和图6是图解GIP电路的示例的电路图。
图5图解了GIP电路18A和18B中的两个相邻级。
参照图5，为了降低下拉晶体管T7的DC栅极偏置应力，可以将QB节点分为QBO和QBE，并且QB节点(QBO、QBE)可以交替地充电和放电预定时间。
为了减小高分辨率显示装置中的GIP电路的面积，可以在相邻的第N级和第(N+1)级共享QB节点(QBO、QBE)和VNEXT端。第N级和第(N+1)级的QBO节点彼此连接，并且第N级和第(N+1)级的QBE节点彼此连接。来自在后级的进位信号Vgout(N+3)所施加到的VNEXT端共同连接在第N和第(N+1)级中。
第N级和第(N+1)级中的每一级通过上拉晶体管T6升高输出电压Vgout(N)和Vgout(N+1)，并通过下拉晶体管T7降低输出电压Vgout(N)和Vgout(N+1)。从第N级输出的第N输出电压Vgout(N)作为栅极脉冲施加到第N栅极线14，并作为进位信号还施加到第(N+2)级的VST端。从第(N+1)级输出的第(N+1)输出电压Vgout(N+1)作为栅极脉冲施加到第(N+1)栅极线14，并作为进位信号施加到(N+3)级的VST端和第(N-1)级的VNEXT端。
第N级和第(N+1)级中的每一个包括：连接到Q节点(Q1、Q2)的上拉晶体管T6，连接到QB节点(QBO、QBE)的下拉晶体管T7，用于对Q节点(Q1、Q2)和QB节点(QBO、QBE)进行充电或放电的开关电路T1、T3、T3n、T41、T42、T5is、T5iq、T5q和T5。在将来自在前级的进位信号Vgout(N-2)和Vgout(N-1)输入到VST端时，晶体管T1导通。来自VDD端的栅极导通电压VGH被施加到Q节点(Q1、Q2)，并且Q节点(Q1、Q2)被预充电。晶体管T3n响应于通过VNEXT端接收的在后级的进位信号Vgout(N+3)而对Q节点(Q1、Q2)进行放电。晶体管T41、T42、T5is、T5iq和T5q构成逆变器，用于根据Q节点电压以AC电压(VDDO、VDDE)对QB节点(QBO、QBE)进行充电，并且用于通过将QB节点(QBO、QBE)连接到VSS端对QB节点(QBO、QBE)进行放电。将栅极截止电压VGL施加到VSS端。
设置在第N级中的晶体管T41、T42、T5is、T5iq和T5q在Q节点Q1放电时将VDDO提供给QBO节点并对第N级的QBO节点进行充电。设置在第(N+1)级中的晶体管T41、T42、T5is、T5iq和T5q在Q节点Q2放电时将VDDE提供给QBO节点，并且对第(N+1)级的QBO节点进行充电。
图5所示的GIP电路不分离进位信号，但不限于此。例如，可以将通过分离的输出端输出进位信号Vcout(n)的电路添加到图9所示的GIP电路。用于输出进位信号Vcout(n)的上拉晶体管T6C和下拉晶体管T7C可以分别添加到第N级和第(N+1)级。
在图5所示的GIP电路中，VSS端可分为VSS1端和VSS2端，如图9所示的。VSS2端可以连接到用于切换Q节点、QB节点和进位信号Vcout(n)的放电路径的晶体管。VSS1端可以连接到用于切换栅极脉冲Vgout(n)的放电路径的晶体管。施加到VSS2端的VGL(-10V)被设置为低于施加到VSS1端的VGL(-5V)的电压，从而可以减小上拉晶体管的劣化和像素的电压差(ΔVp)并且可以减小栅极脉冲的上升沿和下降沿。
图6图解了用于在GIP电路18A和18B中生成第N输出电压Vgout(N)的第N级。
参照图6，GIP电路18A和18B的每个级包括：连接到Q节点Q的上拉晶体管T6，连接到时钟信号CLK(N+2)(即，第(N+2)移位时钟)的下拉晶体管T7，用于对Q节点Q和QB节点QB进行充电或放电的开关电路T1、T3n、T3c和T3r，连接在输出端和时钟布线之间的二极管T7d等。
GIP电路18A和18B还包括连接在Q节点和输出端之间的电容器Cb，以减小输出电压Vgout(N)的波纹。
当输入来自(N-2)级的进位信号Vgout(N-2)时，晶体管T1作为二极管工作，并将进位信号Vgout(N-2)的栅极导通电压VGH施加到Q节点以对Q节点预充电。当输入来自第(N-1)级的进位信号Vgout(N-1)时，晶体管T3c将进位信号Vgout(N-1)的栅极导通电压VGH施加到Q节点以对Q节点充电。晶体管T3n响应于来自第(N+3)级的进位信号Vgout(N+3)而对Q节点放电。晶体管T3r响应于通过RST端接收的复位信号而导通，以对Q节点放电。
当输出电压比时钟布线的电压高出超过阈值电压Vth时，二极管T7d导通，以将输出端的电压放电到时钟布线。另一方面，当通过时钟布线将第N个移位时钟CLK(N)的栅极导通电压VGH输入到上拉晶体管T6的第一电极(漏极)时，生成正常输出电压Vgout(N)。此时，由于时钟布线和输出端的电压均为VGH，二极管T7d的Vds变为0，二极管T7d保持截止状态。因此，输出电压Vgout(N)不通过二极管T7d放电。
电容器Cb连接在上拉晶体管T6的栅极和第二电极(源极)之间，以减小输出电压Vgout(N)的波纹电压。稍后将参照图8A描述电容器Cb的功能和效果。
二极管T7d和电容器Cb可以应用于图5所示的GIP电路，以从输出电压Vgout中消除波纹。
图7是图解显示面板100的TFT阵列基板的截面结构的截面图。图7图解了与本发明相关的显示面板100的TFT阵列的一部分。“GIP”表示GIP电路18A和18B中的一个晶体管。
参照图7，TFT阵列基板以第一金属图案形成在基板SUBS上。第一金属图案包括：形成在像素阵列10中的TFT的栅极GE1，连接到TFT的栅极GE1的栅极线14，栅极链路(G-链路)的栅极金属图案GE2，栅极焊盘GPD的下部金属图案GE3，以及GIP电路区域GIP的栅极金属图案。栅极绝缘层GI形成在基板SUBS上以覆盖第一金属图案。在栅绝缘层GI上形成半导体图案ACT。
在半导体图案ACT上形成第二金属图案。第二金属图案包括：形成在像素阵列10和GIP电路区域GIP中的TFT的源极SE和漏极DE，连接到TFT的漏极DE的数据线12，数据焊盘DPD的下部金属图案等。第一无机钝化层PAS1形成在像素阵列10、栅极焊盘GPD、数据焊盘DPD和GIP电路区域GIP上以覆盖第二金属图案。在第一无机钝化层PAS1上形成有机钝化层图案PAC。有机钝化层图案PAC覆盖像素阵列10与GIP电路18A和18B的TFT，并且没有形成在栅极焊盘GPD和数据焊盘DPD上。在有机钝化层图案PAC上形成公共电极ITO(COM)，在公共电极ITO(COM)上形成第三金属图案M3。公共电极ITO(COM)和像素电极ITO(PXL)由诸如氧化铟锡(ITO)之类的透明电极材料形成。第三金属图案M3由具有低电阻的金属形成以补偿ITO的高电阻率，并形成在公共电极ITO(COM)上。
在像素阵列10、GIP电路区域GIP、栅极焊盘GPD和数据焊盘DPD上形成第二无机钝化层PAS2，以覆盖公共电极ITO(COM)和第三金属图案M3。第二无机钝化层PAS2覆盖像素阵列10和GIP电路区域GIP上的公共电极ITO(COM)、第三金属图案M3和有机钝化层图案PAC，并覆盖栅极焊盘GPD和数据焊盘DPD上的第一无机钝化层PAS1。像素阵列10的TFT连接到像素电极ITO(PXL)。为此，在有机钝化层图案PAC和第二无机钝化层PAS2中形成接触孔，以暴露TFT的源极SE。
在第二无机钝化层PAS2上形成透明电极图案。透明电极图案包括像素阵列10的像素电极ITO(PXL)、栅极焊盘GPD的上部电极图案ITO(GPD)、数据焊盘DPD的上部电极图案ITO(DPD)等。
数据焊盘DPD通过数据链路(未示出)连接到数据线12。数据驱动器16的输出端连接到数据焊盘DPD。栅极焊盘GDP通过栅极链路G-链路连接到栅极线14。GIP电路18A和18B的输出端可以直接连接到栅极线14。
图8A是图解非对称电容器Cb的波纹减少效果的图。图8B是图解上拉晶体管的界面结构的图。
参照图8A和8B，上拉晶体管T6的栅极连接到GIP电路18A和18B的Q节点。在Q节点和输出端之间，即在上拉晶体管T6的栅极和源极之间连接非对称电容器Cb。在上拉晶体管T6的漏极和栅极之间存在电容器Cclk。电容器Cclk可以是上拉晶体管T6的栅-漏寄生电容。
在上拉晶体管T6中，非对称电容器Cb的电极尺寸大于电容器Cclk的电极尺寸。因此，上拉晶体管T6在源极S和漏极D的电极结构中具有非对称结构。另一方面，除了上拉晶体管T6以外的其它晶体管具有源极和漏极对称的结构。
在此电路中，Q节点的波纹Qripple由下式给出。在下面的等式中，Cclk表示电容器Cclk的电容，“Cextra”是除Cclk以外的寄生电容，Cb表示非对称电容器Cb的电容。每当生成移位时钟CLK时，可以在Q节点的电压中生成波纹。可以通过非对称电容器Cb来减小这种波纹。
当非对称电容器Cb的电容较小时，Q节点的电压和上拉晶体管T6的漏-源电流增加，并且输出电压Vgout的波纹增大。另一方面，当非对称电容器Cb的电容较大时，Q节点的电压和上拉晶体管T6的漏-源电流减小，并且输出电压Vgout的波纹减小。在上述等式中，通过使Cb大于Cclk来减小Qripple。当非对称电容器Cb连接到上拉晶体管T6时，可以增加在输出电压Vout中不生成包括波纹的多输出(multi-ouput)的电压余量(margin)。仿真结果表明，随着Cb增加，将Cclk：Cb比例从1：1提高到1：2到1：6会实现多输出余量增加。此外，如图5和6所示，随着非对称电容器Cb的电容与晶体管T6和T7的阈值电压的比率增加，Q节点波纹减小。
然而，当非对称电容器Cb的电容增加时，GIP电路变大，这使得难以设计窄的边框。
如图9所示，非对称电容器Cb1、Cb2和Cb3不仅可以连接到GIP电路中的上拉晶体管T6和T6C，而且可以连接到用于对QB节点充电d的晶体管T42，以便减小波纹。非对称电容器Cb1、Cb2和Cb3连接在这些晶体管T6、T6C和T42的栅极和源极之间，并且具有大于栅极和漏极之间的电容的电容。在这种情况下，GIP电路不得不变大。此外，非对称电容器Cb可以连接在图13所示的晶体管T1C的栅极和源极之间。
图10是图解相关技术中出现的由于非对称电容器而使GIP电路变大的示例的图。图11A是根据本发明的实施方式的非对称电容器的截面结构，图11B图解了由于图11A的非对称电容器设计而尺寸减小了的集成GIP电路的平面图。图12是图解图10所示的非对称电容器与图11A所示的非对称电容器之间的GIP电路的尺寸差异的图。
非对称电容器Cb可以以图10所示的截面结构形成。非对称电容器Cb可以由第一金属图案GATE、第二金属图案SD和栅极绝缘层GI以及其间形成的半导体图案ACT形成。为了增加非对称电容器Cb的电容，必须增加非对称电容器Cb的电极面积。在图10中，上图是图解在GIP电路18A和18B中布置晶体管的区域(TR区域)和设置非对称电容器Cb的区域(非对称CAP区域)的平面图。在图10中，下图(从图10的平面图向下的箭头所示)是图解图10的非对称电容器Cb的截面结构示例的截面图。
为了增大非对称电容器Cb的电容并减小电路面积，本发明使用如图11A和11B所示的结构来制造非对称电容器Cb。
参照图11A和11B，非对称电容器Cb包括第一电容器CAP1和堆叠在其上的第二电容器CAP2。第一电容器CAP1和第二电容器CAP2彼此交叠，其间具有机钝化层图案PAC。
第一电容器CAP1包括彼此相对的第一金属图案GATE和第二金属图案SD，栅极绝缘层GI和半导体图案ACT介于其间。栅极绝缘层GI通过堆叠和而形成为具有的厚度。第一无机钝化层PAS1和有机钝化层图案PAC可以设置在第一电容器CAP1上，并且第二电容器CAP2可以设置在有机钝化层图案PAC上。PAC具有比GI大得多的厚度，例如，在一些实施方式中比GI厚五倍，并且在其它实施方式中比GI厚十倍。这减小了SD层和CE1层之间的电容耦合。
第二电容器CAP2包括彼此相对的第一电极图案CE1和第二电极图案CE2，第二无机钝化层PAS2介于其间。第一电极图案CE1可以是与图7中的公共电极ITO(COM)同时形成的透明电极。第二电极图案CE2可以是与图7中的像素电极ITO(PXL)同时形成的透明电极。第二无机钝化层PAS2可以通过层叠和而形成为具有的厚度。
电容器的电容Cap由下式表示。
其中，ε是介电常数，ε0是真空中的介电常数，d是电极面积，I是电介质的厚度。
由于第二无机钝化层PAS2的厚度比栅极绝缘层GI薄，所以第二电容器CAP2的电容Cap是第一电容器CAP1的电容的大约2.7倍。因此，在本发明的实施方式中，非对称电容器Cb由通过组合第一电容器CAP1和第二电容器CAP2而形成的双电容器形成，以增大非对称电容器Cb的电容Cab，使得本发明的实施方式可以防止波纹并减小GIP电路面积，如图12所示。
非对称电容器Cb通过第一接触孔CNT1和第二接触孔CNT2连接到图9和13所示的晶体管T1C、T6C、T6和T42的栅极和源极。第一接触孔CNT1穿过第二无机钝化层PAS2、第一无机钝化层PAS1和栅极绝缘层GI而暴露第一金属图案GATE。第二电容器CAP2的第一电极图案CE1通过透明电极图案与在第一接触孔CNT1中露出的第一电容器CAP1的第一金属图案GATE接触。第二接触孔CNT2穿过第二无机钝化层PAS2暴露第二金属图案SD。第二电容器CAP2的第二电极图案CE2与在第二接触孔CNT2中露出的第一电容器CAP1的第二金属图案SD接触。
另一方面，由于设置在有机钝化层图案PAC上的第二电容器CAP2的电容足够大，所以可以仅由第二电容器CAP2来实现非对称电容器Cb。
在图5中，VDD端连接到第一晶体管T1的第一电极(漏极)。作为直流(DC)电压的栅极导通电压(VGH)被施加到VDD端。结果，由于除了施加进位信号期间的非常短的时间之外，第一晶体管T1在一个帧周期(16.7ms)的大部分时间内在漏极中经受直流应力，因此劣化迅速发展并且导通电流(Ion)降低。当在氧化物TFT的截止状态下向氧化物TFT的漏极施加直流电压时，离子在TFT中累积，并且在氧化物TFT导通时发生导通电流(Ion)降低的导通电流(Ion)劣化现象。另一方面，施加到第一晶体管T1的进位信号是图5中的Vgout(N-2)，而不是图13中的Vcout(n-4)。
当氧化物TFT变成短沟道时，晶体管T1的导通电流由于第一晶体管T1的漏极应力而降低。当晶体管T1的导通电流降低时，Q节点的预充电电压降低，输出电压降低，并且降低了高温可靠性。为了解决这个问题，本发明的实施方式提供了位于第一晶体管T1与VDD端之间的第一C晶体管T1C和非对称电容器Cb，使得直流电压不直接施加到晶体管T1的漏极。
图13是图解用于减小Q节点预充电晶体管的应力的方法的电路图。图14和15A、15B是图解由于图13中添加的电路引起的Q节点预充电电压上升原理的图。图15A是图解图14的节点①的电压上升的仿真结果。图15B是图解图14中的节点②的电压上升的仿真结果。
参照图13和14，第一晶体管T1包括被施加进位信号Vcout(n-4)的栅极，连接到节点①的第一电极和连接到Q节点②的第二电极。
第一C晶体管T1C包括被施加进位信号Vcout(n-4)的栅极，连接到VDD端的第一电极和通过节点①连接到第一晶体管T1的第一电极的第二电极。非对称电容器Cb连接在第一C晶体管T1C的栅极和第二电极之间。
第一C晶体管T1C响应于进位信号Vcout(n-4)，将栅极导通电压VGH施加到第一晶体管T1的第一电极。因此，在没有进位信号Vcout(n-4)的一个帧周期的大部分时间中，第一晶体管T1与VDD端断开，并且不会受到由VDD端的直流电压引起的应力。
非对称电容器Cb升高从第一C晶体管T1C输出的电压，如图15A所示。当输入进位信号Vcout(n-4)时，节点①的电压通过第一C晶体管T1C和非对称电容器Cb上升，使得当第一晶体管T1响应于进位信号Vcout(n-4)而导通时Q节点②的预充电电压上升，如图15B所示。在图15A中，Vcap表示非对称电容器Cb的电压。作为仿真的结果，随着连接到第一C晶体管T1C的非对称电容器Cb的电容变大，Q节点电压放大效应变大，使得GIP电路的功率裕度增加。非对称电容器Cb可以形成在图11A和11B所示的结构中。
晶体管通常包括图16所示的单长度结构的半导体沟道。在这种晶体管中，当半导体沟道的长度较小时，在漏极应力期间导通电流(Ion)降低。当晶体管的半导体沟道的长度延长时，可以减小导通电流(Ion)劣化现象。然而，简单地增加晶体管的半导体沟道的长度可能由于晶体管的S因子的增加而增加栅极脉冲的上升沿和下降沿延迟时间，这可能导致像素的较差充电。
为了在晶体管的漏极应力期间减小导通电流(Ion)劣化现象，可以制造具有如图16所示的双长度结构的晶体管。双长度结构在半导体沟道中添加浮置虚拟金属图案Mfloat，以将半导体沟道分成两个，使半导体沟道的长度加倍。可以在不增加S因子的情况下减轻由于漏极应力而导致的导通电流劣化现象。然而，这种双长度结构的晶体管具有半导体的沟道宽度被加倍的缺点，如图17所示。在图17的(A)中，附图标记171表示图解具有单长度结构的第一晶体管T1和第一C晶体管T1C的平面图。在图17的(B)中，附图标记172表示图解具有单长度结构的第一晶体管T1的平面图。在图17的(C)中，附图标记173是图解具有双长度结构的第一晶体管T1的平面图。
在4K以上的高分辨率模型中，由于像素间距非常小，GIP电路的晶体管区域在垂直方向上变小，而在水平方向上变大，从而导致边框尺寸增加。当应用双长度结构时，GIP电路面积变大，如图17所示。
本发明的实施方式可以通过将第一C晶体管T1C连接到第一晶体管T1来最小化第一晶体管T1的漏极应力。结果，根据本发明的实施方式，第一晶体管T1和第一C晶体管T1C由单长度结构的晶体管制成，从而可以在不增加GIP电路和边框的尺寸的情况下提高GIP电路的输出特性和可靠性。
如上所述，本发明的实施方式可以通过将非对称电容器连接到构成GIP电路的至少一个晶体管来消除波纹或增加Q节点充电速率。因此，本发明的实施方式可以改善GIP电路的操作特性和可靠性。此外，本发明的实施方式可以通过非对称电容器来减小GIP电路的面积从而实现显示装置的窄边框，其中非对称电容器通过设置在覆盖晶体管的有机钝化层上的高电容电容器来实现。
本发明的实施方式可以通过使用非对称电容器来减小用于对Q节点充电的晶体管的漏极应力，从而减小晶体管的劣化。此外，本发明的实施方式可以通过防止晶体管的导通电流的降低来稳定地对Q节点进行预充电。
虽然已经参考多个其说明性实施方式描述了实施方式，但是应当理解，所属领域技术人员可以设计出将落入本发明的原理范围内的许多其它修改和实施方式。更具体地，在说明书、附图和所附权利要求书的范围内，在主题组合布置的组成部分和/或配置中的各种变化和修改是可能的。除了组成部分和/或配置中的变化和修改之外，替代用途对于所属领域技术人员来说也将是显而易见的。

Claims (20)

1.一种栅极驱动器，包括：
多个级，通过时钟布线向所述多个级施加移位时钟，并且所述多个级通过进位信号以级联方式连接且通过每个输出端依次生成输出电压，
每个级包括：
第一晶体管，被配置为对Q节点进行预充电；
第二晶体管，被配置为根据所述Q节点的电压升高所述输出电压；
第三晶体管，被配置为对QB节点进行充电；
第四晶体管，被配置为根据所述QB节点的电压降低所述输出电压；及
第一电容器，连接在所述第二晶体管和所述第三晶体管中的至少一个的栅极和源极之间，
其中，所述第一电容器具有大于所述第一电容器所连接到的晶体管的栅极和漏极之间的电容的电容，
其中，所述第一电容器包括上电容器，所述上电容器设置在覆盖所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的有机钝化层上。
2.根据权利要求1所述的栅极驱动器，其中，所述上电容器包括彼此相对的第一电极和第二电极，无机钝化层介于所述第一电极和第二电极之间。
3.根据权利要求2所述的栅极驱动器，其中，所述第一电容器还包括设置在所述有机钝化层下方并与所述上电容器交叠的下电容器，
其中，所述下电容器包括彼此交叠的第三电极和第四电极，栅极绝缘层介于所述第三电极和第四电极之间。
4.根据权利要求3所述的栅极驱动器，其中，所述无机钝化层的厚度小于所述栅极绝缘层的厚度。
5.根据权利要求1所述的栅极驱动器，还包括：
第五晶体管，连接在所述第一晶体管的栅极和漏极之间，
其中，所述第五晶体管包括：
栅极，连接到所述第一晶体管的栅极；
漏极，向所述漏极施加栅极导通电压；及
源极，连接到所述第一晶体管的漏极，
其中，进位信号施加到所述第一晶体管和所述第五晶体管的栅极。
6.根据权利要求5所述的栅极驱动器，还包括：
第二电容器，连接在所述第五晶体管的栅极和源极之间，
其中，所述第二电容器具有大于所述第五晶体管的栅极和漏极之间的电容的电容，
其中，所述第二电容器包括设置在所述有机钝化层上的上电容器。
7.根据权利要求6所述的栅极驱动器，其中，所述第二电容器的上电容器包括彼此相对的第一电极和第二电极，无机钝化层介于所述第二电容器的上电容器的第一电极和第二电极之间。
8.根据权利要求7所述的栅极驱动器，其中，所述第二电容器还包括设置在所述有机钝化层下方并与所述第二电容器的上电容器交叠的下电容器，及
其中，所述第二电容器的下电容器包括彼此交叠的第三电极和第四电极，栅极绝缘层介于所述第二电容器的上电容器的第三电极和第四电极之间。
9.根据权利要求8所述的栅极驱动器，其中，所述无机钝化层的厚度小于所述栅极绝缘层的厚度。
10.根据权利要求6所述的栅极驱动器，其中，所述第一晶体管和所述第五晶体管中的每一个具有单长度结构的半导体沟道。
11.一种显示装置，包括：
显示面板，其中数据线和栅极线相交，像素以矩阵形式布置；及
显示驱动器，被配置为将输入图像的数据写入到所述像素，
其中，所述显示驱动器包括移位寄存器，所述移位寄存器被配置为向所述栅极线依次提供栅极脉冲，
其中，所述移位寄存器包括：
多个级，通过时钟布线向所述多个级施加移位时钟，并且所述多个级通过进位信号以级联方式连接且通过每个输出端依次生成输出电压，
每个级包括：
第一晶体管，被配置为对Q节点进行预充电；
第二晶体管，被配置为根据所述Q节点的电压升高所述输出电压；
第三晶体管，被配置为对QB节点进行充电；
第四晶体管，被配置为根据所述QB节点的电压降低所述输出电压；及
第一电容器，连接在所述第二晶体管和所述第三晶体管中的至少一个的栅极和源极之间，
其中，所述第一电容器具有大于所述第一电容器所连接到的晶体管的栅极和漏极之间的电容的电容，
其中，所述第一电容器包括上电容器，所述上电容器设置在覆盖所述第一晶体管、第二晶体管、第三晶体管和第四晶体管的有机钝化层上。
12.根据权利要求11所述的显示装置，其中，所述上电容器包括彼此相对的第一电极和第二电极，无机钝化层介于所述第一电极和第二电极之间。
13.根据权利要求12所述的显示装置，其中，所述第一电容器还包括设置在所述有机钝化层下方并与所述上电容器交叠的下电容器，
其中，所述下电容器包括彼此交叠的第三电极和第四电极，栅极绝缘层介于所述第三电极和第四电极之间。
14.根据权利要求13所述的显示装置，其中，所述无机钝化层的厚度小于所述栅极绝缘层的厚度。
15.根据权利要求11所述的显示装置，还包括：
第五晶体管，连接在所述第一晶体管的栅极和漏极之间，
其中，所述第五晶体管包括：
栅极，连接到所述第一晶体管的栅极；
漏极，向所述漏极施加栅极导通电压；及
源极，连接到所述第一晶体管的漏极，
其中，进位信号施加到所述第一晶体管和所述第五晶体管的栅极。
16.根据权利要求15所述的显示装置，还包括：
第二电容器，连接在所述第五晶体管的栅极和源极之间，
其中，所述第二电容器具有大于所述第五晶体管的栅极和漏极之间的电容的电容，
其中，所述第二电容器包括设置在所述有机钝化层上的上电容器。
17.根据权利要求16所述的显示装置，其中，所述第二电容器的上电容器包括彼此相对的第一电极和第二电极，无机钝化层介于所述第二电容器的上电容器的第一电极和第二电极之间。
18.根据权利要求17所述的显示装置，其中，所述第二电容器还包括设置在所述有机钝化层下方并与所述第二电容器的上电容器交叠的下电容器，及
其中，所述第二电容器的下电容器包括彼此交叠的第三电极和第四电极，栅极绝缘层介于所述第二电容器的上电容器的第三电极和第四电极之间。
19.根据权利要求18所述的显示装置，其中，所述无机钝化层的厚度小于所述栅极绝缘层的厚度。
20.根据权利要求16所述的显示装置，其中，所述第一晶体管和所述第五晶体管中的每一个具有单长度结构的半导体沟道。
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