CN108008755A - 一种内嵌基准的低压差线性稳压器 - Google Patents

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曾莉尧
曹厚华
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Abstract

一种内嵌基准的低压差线性稳压器，属于模拟集成电路技术领域。本发明利用NPN晶体管的基极‑发射极电压作为负温度系数电压，电阻电压作为正温度系数电压，采用带隙基准的方法实现温度补偿；在低压差线性稳压器的反馈环路中使用NPN晶体管和电阻构成带隙基准，同时构建误差放大通道，使得本发明提供的低压差线性稳压器能实现低温度系数的电源变换功能。本发明提出的低压差线性稳压器具有基准电压源的功能，能够集成到芯片内部供电，保持较低的静态电流；与现有低压差线性稳压器相比，本发明使用更少数量的晶体管实现了电源的变换，并保持了较低的功耗。

Description

一种内嵌基准的低压差线性稳压器
技术领域
本发明属于模拟集成电路技术领域，具体涉及一种内嵌基准的低压差线性稳压器。
背景技术
低压差线性稳压器(Low Dropout Regulator，LDO)作为现代电源管理芯片的主要组成部分，通常由工作于饱和区的MOS调整管、基准电压源、误差放大器和各种保护电路等功能模块组成，其特点在于面积小、易于集成、低噪声和低静态电流。低压差线性稳压器LDO的主要技术指标包括：温度系数、电源抑制比(Power Supply Rejection，PSR)、负载瞬态响应和负载调整率等。
低压差线性稳压器LDO非常适合用于芯片内部电源，在此情况下，一般低压差线性稳压器LDO的输出不带有电容。为提升高频电源抑制比PSR，调整管可以采用NMOS实现。一种典型的低压差线性稳压器LDO的基本结构如图1所示，包括误差放大器OP、调整管MN1、分压电阻RF1和RF2、基准源VREF。其中误差放大器OP通过放大反馈电压与基准电压VREF的差值，调节功率管MN1的栅极电压，从而增大或减小功率管提供的电流，从而在不同输入电压、负载电流情况下稳定输出电压。此种电路结构由运算放大器、电压基准源VREF构成反馈环路，使用晶体管多，静态电流较大，不适合用在手环、手机等需要较小静态电流的场合。
发明内容
针对上述不足之处，本发明提出了一种嵌入基准源的低压差线性稳压器LDO电路，具有基准电压源的功能，且能保持较小的静态电流和较低的功耗。
本发明的技术方案为：
一种内嵌基准的低压差线性稳压器，包括NMOS管M1、第一NPN晶体管Q1、第二NPN晶体管Q2、第三NPN晶体管Q3、第四NPN晶体管Q4、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、电容CM和电流源IB，
NMOS管M1的漏极连接外部电源VIN，其源极连接第四NPN晶体管Q4的基极和集电极并作为所述低压差线性稳压器的输出端，其栅极连接第三NPN晶体管Q3的集电极；
第二电阻R2和第三电阻R3串联，第二电阻R2的另一端连接第一NPN晶体管Q1的基极和集电极以及第二NPN晶体管Q2的基极，第三电阻R3的另一端连接第二NPN晶体管Q2的集电极和第三NPN晶体管Q3的基极；
第四电阻R4一端连接第四NPN晶体管Q4的发射极，另一端连接第二电阻R2和第三电阻R3的串联点；
电流源IB的负极连接外部电源VIN，其正极连接NMOS管M1的栅极；
电容CM接在第三NPN晶体管Q3的基极和集电极之间；
第一NPN晶体管Q1和第三NPN晶体管Q3的发射极接地，第二NPN晶体管Q2的发射极通过第一电阻R1后接地；
第一NPN晶体管Q1和第二NPN晶体管Q2的发射极面积之比为1：N，其中N>1。
本发明的有益效果为：本发明提出的低压差线性稳压器具有基准电压源的功能，能够产生基准电压集成到芯片内部供电，具有温度系数小、静态电流低的优点；与现有低压差线性稳压器相比，本发明使用更少数量的晶体管实现了电源的变换，并保持了较低的功耗。
附图说明
图1为传统低压差线性稳压器的基本结构示意图。
图2为本发明提供的一种内嵌基准的低压差线性稳压器的电路图。
图3为本发明提供的一种内嵌基准的低压差线性稳压器的电源抑制比PSR仿真图。
图4位本发明提供的一种内嵌基准的低压差线性稳压器的温度系数仿真图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细描述。
本发明在低压差线性稳压器LDO的反馈环路里边使用了第一NPN晶体管Q1、第二NPN晶体管Q2、第四NPN晶体管Q4和第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4，构成了带隙基准的工作原理，并同时构建了误差放大通道，从而使得本发明提供的低压差线性稳压器LDO可以实现低温度系数的电源变换功能，保持较低的静态电流和较简化的电路结构。同时使用第一NPN晶体管Q1和第二NPN晶体管Q2作为基准电压产生，避免使用误差放大器，简化了电路，同时使电路功耗降低。
如图2所示为本发明提供的一种内嵌基准的低压差线性稳压器的电路图，包括NMOS管M1、第一NPN晶体管Q1、第二NPN晶体管Q2、第三NPN晶体管Q3、第四NPN晶体管Q4、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、电容CM和电流源IB，NMOS管M1的漏极连接外部电源VIN，其源极连接第四NPN晶体管Q4的基极和集电极并作为所述低压差线性稳压器的输出端，其栅极连接第三NPN晶体管Q3的集电极；第二电阻R2和第三电阻R3串联，第二电阻R2的另一端连接第一NPN晶体管Q1的基极和集电极以及第二NPN晶体管Q2的基极，第三电阻R3的另一端连接第二NPN晶体管Q2的集电极和第三NPN晶体管Q3的基极；第四电阻R4一端连接第四NPN晶体管Q4的发射极，另一端连接第二电阻R2和第三电阻R3的串联点；电流源IB的负极连接外部电源VIN，其正极连接NMOS管M1的栅极；电容CM接在第三NPN晶体管Q3的基极和集电极之间；第一NPN晶体管Q1和第三NPN晶体管Q3的发射极接地，第二NPN晶体管Q2的发射极通过第一电阻R1后接地；第一NPN晶体管Q1和第二NPN晶体管Q2的发射极面积之比为1：N，其中N>1。
本发明的工作原理为：
由于第一NPN晶体管Q1和第二NPN晶体管Q2的发射极面积之比为1：N，其中N>1，因此第二NPN晶体管Q2具有较低的发射极电流密度，第一电阻R1的电压为ΔVBE。流过第一电阻R1的电流为正比于绝对温度(PTAT，Proportional To Absolute Temperature)的电流。因此本发明输出端的输出电压VOUT在稳定时等于晶体管基极-发射极电压VBE和电阻电压相加。由于电阻电压为正温系数，晶体管基极-发射极电压VBE为负温系数，所以当参数调节合适的时候，输出电压VOUT具有很低的温度系数。
第三NPN晶体管Q3主要起到稳定工作点、构成反馈环路的作用。当输出电压VOUT高于预设电压时，第三NPN晶体管Q3的基极电压升高，漏极电流大于电流源IB，因此NMOS管M1栅极电压降低，从而降低输出电压VOUT；当输出电压VOUT低于预设电压时，第三NPN晶体管Q3基极电压降低，漏极电流小于电流源IB，因此NMOS管M1栅极电压升高，从而升高输出电压VOUT。因此第三NPN晶体管Q3的反馈作用，使得第二NPN晶体管Q2集电极电压被钳位在第一NPN晶体管Q1的基极-发射极电压VBEQ1，第二电阻R2和第三电阻R3的压降相等，从而实现了低压差线性稳压器LDO的功能。电容CM是米勒补偿电容，可以将NMOS管M1栅极的极点推高，使得整个控制环路具有足够的相位裕度。
如图2所示，当环路稳定时，输出电压VOUT的表达式可以写为：
ΔVBE＝VT·ln(N) (2)
其中VT为热电压，常温下为27mV，N为第二NPN晶体管Q2和第一NPN晶体管Q1的发射极面积之比。从式(1)中可以看出，输出电压VOUT为第一NPN晶体管Q1的基极-发射极电压VBEQ1和第四NPN晶体管Q4的基极-发射极电压VBEQ4之和，加上将第一电阻R1的电压ΔVBE成比例放大的电压因此，调节第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4的值，可以得到比较好的温度补偿效果，使得输出电压VOUT的输出具有较低的温度系数。
第三NPN晶体管Q3的负反馈作用使得输出电压VOUT在不同负载电流时保持恒定，从而实现温度无关、低调整率的低压差线性稳压器。
式(1)中VBEQ1+VBEQ4是负温度系数电压，是正温度系数电压，所以通过该结构产生使输出电压VOUT成为一个与温度无关的基准电压。
图3给出了本发明的低压差线性稳压器在一些实施例中的电源抑制比PSR的仿真结果，纵坐标为输入电源变化量与输出变化量的比值(常用分贝表示)，可见本发明提出的低压差线性稳压器具有较好的电源抑制PSR能力，在100kHz频率时依然低于-40dB。
图4给出的本发明所提出低压差线性稳压器在一些实施例中的温度系数仿真结果，纵坐标为输出电压，可见温度系数为22ppm/℃。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种内嵌基准的低压差线性稳压器，其特征在于，包括NMOS管(M1)、第一NPN晶体管(Q1)、第二NPN晶体管(Q2)、第三NPN晶体管(Q3)、第四NPN晶体管(Q4)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、电容(CM)和电流源(IB)，
NMOS管(M1)的漏极连接外部电源(VIN)，其源极连接第四NPN晶体管(Q4)的基极和集电极并作为所述低压差线性稳压器的输出端，其栅极连接第三NPN晶体管(Q3)的集电极；
第二电阻(R2)和第三电阻(R3)串联，第二电阻(R2)的另一端连接第一NPN晶体管(Q1)的基极和集电极以及第二NPN晶体管(Q2)的基极，第三电阻(R3)的另一端连接第二NPN晶体管(Q2)的集电极和第三NPN晶体管(Q3)的基极；
第四电阻(R4)一端连接第四NPN晶体管(Q4)的发射极，另一端连接第二电阻(R2)和第三电阻(R3)的串联点；
电流源(IB)的负极连接外部电源(VIN)，其正极连接NMOS管(M1)的栅极；
电容(CM)接在第三NPN晶体管(Q3)的基极和集电极之间；
第一NPN晶体管(Q1)和第三NPN晶体管(Q3)的发射极接地，第二NPN晶体管(Q2)的发射极通过第一电阻(R1)后接地；
第一NPN晶体管(Q1)和第二NPN晶体管(Q2)的发射极面积之比为1：N，其中N>1。
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