CN107993979A - 一种金属互连结构的制备工艺 - Google Patents

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叶伟
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Abstract

本发明提供了一种金属互连结构的制备工艺，包括以下步骤：在层间介质层形成沟道；沉积氮化物间隙层；刻蚀去除水平方向的氮化物间隙层；沉积金属互连层；平坦化金属互连层，并露出氮化物间隙层；刻蚀去除氮化物间隙层以形成空气隙；沉积阻挡层以覆盖层间介质层和金属互连层。本发明的工艺，能有效制备空气隙、减小寄生电容，从而提高了3D NAND闪存等半导体器件的运行速度，以及使用可靠性。

Description

一种金属互连结构的制备工艺
技术领域
本发明涉及半导体制造领域，尤其涉及一种芯片后端金属制程工艺，特别是一种金属互连结构的制备工艺。
背景技术
半导体器件，例如3D NAND(3D与非)闪存，其制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的制造流程上会包括300～400个步骤，其中每一步骤都会影响该半导体芯片上各器件的最终形貌，即影响器件的特征尺寸，从而影响器件的各种电特性。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End of Line，简称BEOL)。
后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属连线、接触孔的形成等。其中，金属互连结构是为了实现半导体芯片器件之间的电连接的重要结构，目前已发展出各种金属互连结构以及形成工艺，例如铜互连结构，以及形成铜互连结构的电化学镀(Electrochemical Plating，简称ECP)工艺。例如，现有技术中通常的做法是在层间介质层上形成图形化的沟道，然后电化学镀沉积金属铜，将金属铜作为金属层镶嵌(Damascene Process)于层间介质层内以构成半导体器件金属互连结构基体，随后在基体表面再沉积一层电迁移阻挡层或者扩散阻挡层，覆盖所述半导体器件金属互连结构基体，从而形成一层完整的金属互连结构层。
然而，随着半导体器件特征尺寸(Critical Dimension，简称CD)越来越小，相邻的金属层之间的距离变得越来越小，导致相邻金属层间产生的电容越来越大，该电容也成为寄生电容，该电容不仅影响半导体器件的运行速度，也对半导体器件的可靠性有严重影响。
为了减轻这种问题，在形成层间介质层和/或金属间介质层时，以低k介电材料取代如氧化硅等高k介电材料，以降低相邻的金属层之间的电容，或者通过在金属层之间的层间介质层中构造多孔的(Porous)低介电常数材料或者空气隙(Air Gap)来实现。但是，当半导体器件的特征尺寸变得更小后，寄生电容的问题更加严重，现有的低k介质层已经不能有效地降低寄生电容，从而不利于减小RC延迟；而空气隙则由于尺寸问题变得更容易崩塌失效，而且在20nm铜互连结构工艺中，在铜金属连线间制备空气隙是非常困难的。
因此，业内希望可以进一步降低层间介质层和金属间介质层的介电常数，以解决寄生电容和RC延迟及其引起的一系列问题。如何在金属互连结构的制备工艺中有效制备空气隙、减小寄生电容，以提高3D NAND闪存等半导体器件的运行速度，以及使用可靠性，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供金属互连结构的制备工艺，能够有效提高3D NAND闪存等半导体器件的运行速度，以及使用可靠性。
为了实现上述目的，本发明提出了一种金属互连结构的制备工艺，其特征在于包括以下步骤：
在层间介质层形成沟道；
沉积氮化物间隙层；
刻蚀去除水平方向的氮化物间隙层；
沉积金属互连层；
平坦化金属互连层，并露出氮化物间隙层；
刻蚀去除氮化物间隙层以形成空气隙；
沉积阻挡层以覆盖层间介质层和金属互连层。
进一步的，所述氮化物间隙层为氮化硅。
进一步的，所述在层间介质层形成沟道，采用自对准双重图形(Self-AlignedDouble Patterning，简称SADP)工艺，并且其形成的侧墙(Spacer)厚度为1/4最小间距(Pitch)。
进一步的，所述沉积氮化物间隙层，采用原子层沉积(ALD)工艺。
进一步的，所述刻蚀去除水平方向的氮化物间隙层，采用各向异性的无阻挡层干法刻蚀(Blanket Dry Etch)工艺。
进一步的，所述金属为铜(Cu)。
进一步的，所述沉积金属互连层，包括，首先采用物理气相沉积(Physical VaporDeposition，简称PVD)工艺沉积一层籽晶层，随后采用电化学镀(ElectrochemicalPlating，简称ECP)工艺沉积金属铜并充满沟道。
进一步的，所述平坦化金属互连层，采用化学机械研磨工艺(CMP)。
进一步的，所述刻蚀去除氮化物间隙层以形成空气隙，采用磷酸溶液的湿法刻蚀工艺；
进一步的，所述阻挡层为氮化物。
与现有技术相比，本发明的有益效果主要体现在：
第一，通过采用在SADP工艺制程之后沉积一层氮化硅间隙层作为牺牲层，来有效制备空气隙，从而能够有效减少后段制程(BEOL)中的寄生电容，进而避免RC延迟，以提高半导体存储器件的运行速度及使用可靠性；
第二，采用原子层沉积(ALD)工艺制备的氮化硅间隙层具有与氧化物层间介质层优异的刻蚀选择性，使得在后续的刻蚀工艺中能够被准确清除而不会刻蚀到氧化物，以避免不必要的刻蚀损伤对半导体期间的关键尺寸(CD)的影响；
通过本发明上述工艺，有效制备空气隙、减小寄生电容，从而提高了3D NAND闪存等半导体器件的运行速度，以及使用可靠性。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1-7为本发明中金属互连结构的制备工艺的流程图；
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图1-7，在本实施例中，提出了本发明提出了一种金属互连结构的制备工艺，其包括以下步骤：
S100：在层间介质层形成沟道；
S200：沉积氮化物间隙层；
S300：刻蚀去除水平方向的氮化物间隙层；
S400：沉积金属互连层；
S500：平坦化金属互连层，并露出氮化物间隙层；
S600：刻蚀去除氮化物间隙层以形成空气隙；
S700：沉积阻挡层以覆盖层间介质层和金属互连层。
具体的，请参考图1，在步骤S100中，采用自对准双重图形(Self-Aligned DoublePatterning，简称SADP)工艺在层间介质层100上形成沟道110，同时露出底层金属钨120的表面。其中，层间介质层的材料为氧化物，例如正硅酸乙酯(TEOS)；SADP制程中的侧墙(Spacer)厚度为最小间距(Pitch)尺寸的1/4。
请参考图2，在步骤S200中，采用原子层沉积(ALD)工艺在层间介质层100和沟道110的表面沉积氮化硅间隙层130。氮化硅本来就与氧化物层间介质层具有优异的刻蚀选择性，而原子层沉积(ALD)工艺得到的氮化硅具有与氧化物更大的刻蚀选择差异，从而为后续的刻蚀去除氮化硅而不对氧化物造成刻蚀损伤提供了可能。
请参考图3，在步骤S300中，采用各向异性的无阻挡层干法刻蚀(Blanket DryEtch)去除水平方向的氮化物间隙层，以保留垂直方向的、用作牺牲层的氮化物间隙层131，同时露出底层金属钨120的表面。
请参考图4，在步骤S400中，首先进行步骤S410，沉积一层薄的金属铜籽晶层(未图示)，优选采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺进行沉积；随后进行步骤S420，利用电化学镀(Electrochemical Plating，简称ECP)工艺，在金属铜籽晶层表面沉积金属铜(Cu)140以充满沟道110。
请参考图5，在步骤S500中，采用化学机械研磨工艺(CMP)平坦化处理金属铜140表面，形成铜金属互连层，并露出垂直方向的氮化物间隙层131。
请参考图6，在步骤S600中，采用磷酸溶液的湿法刻蚀工艺来湿法刻蚀清除垂直方向的氮化物间隙层131，以形成空气隙(Air Gap)150。磷酸溶液具有优异的氮化硅刻蚀选择性，能有效清除氮化硅，从而在极小尺寸下形成空气隙150。
请参考图7，在步骤S700中，沉积氮化硅阻挡层160以覆盖层间介质层100和金属互连层140。
综上，通过采用在SADP工艺制程之后沉积一层氮化硅间隙层作为牺牲层，来有效制备空气隙，从而能够有效减少后段制程(BEOL)中的寄生电容，进而避免RC延迟，以提高半导体存储器件的运行速度及使用可靠性；同时，由于采用原子层沉积(ALD)工艺制备的氮化硅间隙层具有与氧化物层间介质层优异的刻蚀选择性，使得在后续的刻蚀工艺中能够被准确清除而不会刻蚀到氧化物，以避免不必要的刻蚀损伤对半导体期间的关键尺寸(CD)的影响；
本发明上述工艺，有效制备空气隙、减小寄生电容，从而提高了3D NAND闪存等半导体器件的运行速度，以及使用可靠性。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种金属互连结构的制备工艺，其特征在于包括以下步骤：
在层间介质层形成沟道；
沉积氮化物间隙层；
刻蚀去除水平方向的氮化物间隙层；
沉积金属互连层；
平坦化金属互连层，并露出氮化物间隙层；
刻蚀去除氮化物间隙层以形成空气隙；
沉积阻挡层以覆盖层间介质层和金属互连层。
2.根据权利要求1所述的制备工艺，其特征在于：
所述氮化物间隙层为氮化硅。
3.根据权利要求1所述的制备工艺，其特征在于：所述在层间介质层形成沟道，采用自对准双重图形(Self-Aligned Double Patterning，简称SADP)工艺，并且其形成的侧墙(Spacer)厚度为1/4最小间距(Pitch)。
4.根据权利要求1所述的制备工艺，其特征在于：
所述沉积氮化物间隙层，采用原子层沉积(ALD)工艺。
5.根据权利要求1所述的制备工艺，其特征在于：
所述刻蚀去除水平方向的氮化物间隙层，采用各向异性的无阻挡层干法刻蚀(BlanketDry Etch)工艺。
6.根据权利要求1所述的制备工艺，其特征在于：
所述金属为铜(Cu)。
7.根据权利要求6所述的制备工艺，其特征在于：
所述沉积金属互连层，包括，首先采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺沉积一层籽晶层，随后采用电化学镀(Electrochemical Plating，简称ECP)工艺沉积金属铜并充满沟道。
8.根据权利要求1所述的制备工艺，其特征在于：
所述平坦化金属互连层，采用化学机械研磨工艺(CMP)。
9.根据权利要求1所述的制备工艺，其特征在于：
所述刻蚀去除氮化物间隙层以形成空气隙，采用磷酸溶液的湿法刻蚀工艺；
10.根据权利要求1所述的制备工艺，其特征在于：
所述阻挡层为氮化物。
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