CN107977541A - 一种优化量子线路仿真的方法 - Google Patents

Abstract

本发明公开了一种优化量子线路仿真的方法，属于量子计算领域。本发明的一种优化量子线路仿真的方法，其步骤为：(1)将N位量子逻辑门转化为M组量子逻辑门，仿真结果为分别对M组转化后的线路进行仿真的结果之和，其中，N≥2，M≥2；(2)每次转化后的子线路中的N位量子逻辑门继续进行转化，直到找出独立子线路，对每个独立子线路进行仿真。与现有技术相比，本发明克服了量子线路模拟存储空间过大、计算时间过长的技术问题。本发明的优化方法能在低计算量和低存储的模拟算法下对量子线路进行模拟，具有提高计算机运算速度、降低存储空间、提升经典计算机模拟量子线路的比特数量极限的优点。

Description

一种优化量子线路仿真的方法

技术领域

本发明属于量子计算领域，更具体地说，涉及一种优化量子计算机仿真***的方法。

背景技术

以量子线路模型描述的量子算法，是一种操控量子计算机，使其对输入状态进行处理，并且输出特定的测量值的方法。量子计算机在运行量子算法时因其具有相对普通计算机更高效的处理数学问题的能力(例如能将破解RSA密钥的时间从数百年加速到数小时)，故成为一种正在研究中的关键技术。量子计算机的处理速度随量子位数量的增长而指数增长，预计到50位以上时，量子计算机在特定问题上的处理速度将比世界上所有超级计算机的处理速度之和快。然而，现阶段的量子计算机的原型机的量子位数量较少，实际处理速度还没有经典计算机快。为了解决这个问题，人们用理论分析的方法对量子计算机的行为进行预测，这种方法通常用来验证量子算法或者量子计算机行为的正确性，对量子算法和量子计算机设计进行指导。

中国专利公开号：CN1959708A，专利名称：高效量子线路仿真方法与***的文献中提到，量子线路的仿***要是通过量子逻辑门的操作矩阵对量子态向量进行处理，得到经过量子逻辑门的末态。在现有技术方案下，可以通过对操作矩阵的优化，减少计算量。然而，对于现有技术方案而言，从储存空间方面，量子态的向量的大小为1*2^N。当N较大时，如50位，以双精度浮点数据类型为例，存储量子态的向量信息将会占用16PB(即16384TB)的存储空间。从计算次数方面，对量子计算机仿真的方法至少会产生一次对量子态向量中所有元素的遍历。所以，其时间复杂度和空间复杂度均随量子位个数指数增加，导致现有技术方案无法仿真59位以上***，因为即使让全世界计算机储存空间之和也无法满足保存一个量子态所需要的16EB(即16777216TB)空间。

发明内容

1、要解决的问题

针对现有技术中计算量子线路中所有量子态，存储空间需求过大导致无法计算或存储空间足够但计算时间过长而不宜模拟量子线路的问题，本发明提供了一种低计算量和低存储的模拟算法对量子线路进行模拟，即在仿真量子线路前，对量子线路进行化简分块。量子线路的分块可以极大缩减量子线路模拟的计算量和储存。

2、技术方案

本发明的发明原理：量子线路可以通过一种方法被切分为多个计算量较小，可用传统算法计算的线路。这些线路的仿真结果之和等于原量子线路的仿真结果。

一种优化量子线路仿真的方法，其步骤为：

(1)将N位量子逻辑门转化为M组量子逻辑门，仿真结果为分别对M组转化后的线路进行仿真的结果之和，其中，N≥2，M≥2；

(2)每次转化后的子线路中的N位量子逻辑门继续进行转化，直到找出独立子线路，对每个独立子线路进行仿真。

优选地，所述步骤为：

(1)将N位量子控制逻辑门转化为2组量子逻辑门，一组是1位量子逻辑门，一组是N-1位量子逻辑门，仿真结果为分别对2个转化后的线路进行仿真的结果之和，其中，N>2；

(2)每次转化后的子线路中的2位量子逻辑门继续进行转化，直到找出独立子线路，对每个独立子线路进行仿真。

优选地，所述步骤(1)中，将N位量子控制逻辑门转化为2组1位和N-1位量子逻辑门的过程中，所述的转化方法为：

任意的N控制量子逻辑门都可以转化为两组逻辑门之和，每组分别由一个作用在某个量子位上的单量子逻辑门和一个不包含该量子位的N-1控制量子逻辑门组成，即：

其中q₀，q₁…q_n-1表示量子位，表示作用在q₀上的单量子逻辑门， 表示作用在剩余量子位上的N-1控制量子逻辑门。

优选地，包括以下步骤：

(1)将2位量子逻辑门转化为2组单量子逻辑门，仿真结果为分别对2个转化后的线路进行仿真的结果之和；

(2)每次转化后的子线路中的2位量子逻辑门继续进行转化，直到找出独立子线路，对每个独立子线路进行仿真。

优选地，所述步骤(1)中，将2位量子控制逻辑门转化为2组单量子逻辑门的过程中，所述的转化方法为：

将量子线路C0中的两量子控制逻辑门等效变换为分别作用在这两个比特i,j上的两组单量子逻辑门(G11,G12)与(G21,G22)之和，将该两量子控制逻辑门替换为(G11,G12)，构成S1；或者替换为(G21,G22)，构成S2；量子初态|ψ>经过C0所得到的量子末态|φ>为：

其中，U₁、U₂分别表示量子线路C0中在该两量子控制逻辑门之后、之前的所有逻辑门。

3、有益效果

相比于现有技术，本发明的有益效果为：

(1)在进行量子线路仿真时，如果某两组量子位之间没有两量子比特逻辑门连接，称之为“独立子线路”，独立子线路仿真的计算量小于原线路是一个量子计算的常识。本发明不直接处理多量子比特的***的量子态向量，而是将线路进行转化，形成多个量子线路，并且这些量子线路具有独立子线路。因为每个子线路中的量子位数较小，从而在仿真大型量子线路时，相对现有技术方案减少计算量和存储空间；

(2)本发明提出了将N量子逻辑门转化为M组量子逻辑门的方法，通过对转化后的线路进行仿真，可以有效减少储存空间，其中N≥2，M≥2；

(3)本发明提出的将N量子控制逻辑门转化为2组N-1量子控制逻辑门和单量子逻辑门的方法可以有效减少仿真的计算量和储存空间，其中N>2；

(4)本发明提出了的将2量子控制逻辑门转化为2组单量子逻辑门的方法可以有效减少仿真的计算量和储存空间。

附图说明

图1为第一个实施例中的量子线路图；图1(a)为所示的量子线路进行仿真图，图1(b)为转化过程图；

图2为对实施例一中虚线方框内的CNOT门执行转化后的两个量子线路图，图2(a)、图2(b)分别对应图1(b)中第二排线路图中的两幅量子线路图；

图3为第二个实施例中的量子线路图，其中，图3(a)为待仿真的量子线路图，图3(b)为转化过程图；

图4为对实施例二中虚线方框内的两个CZ门执行转化后的形成的四幅量子线路图；图4(a)、(b)、(c)、(d)，分别对应图3(b)中第三排线路图中的四幅量子线路图；图中的虚线方框内表示形成的独立子线路；

图5为对实施例三中中虚线方框内的两控制Z逻辑门执行转化后的两个量子线路图，图5(a)为待仿真的量子线路图，图5(b)为转化过程图；

图6为对实施例三中虚线方框内的两控制Z逻辑门执行转化后的两个量子线路图，图6(a)、图6(b)分别对应图5(b)中第二排线路图中的两幅量子线路图；

以上图1-图6中，对量子位标号规则一致，即都从0开始。

具体实施方式

下面结合附图对本发明进行详细描述。

本发明方案的具体实施方案通过3个自证的定理(下述定理1，定理2，定理3)作为原理，之后在此基础上说明。

定理1：将量子线路C0中的两量子控制逻辑门等效变换为分别作用在这两个比特i,j上的两组单量子逻辑门G11,G12与G21,G22之和，那么可以将该两量子控制逻辑门替换为G11，G12，构成S1；或者替换为G21,G22，构成S2。量子初态|ψ>经过C0所得到的量子末态|φ>等于经过S1的量子末态|φ₁>和经过S2的量子末态|φ₂>之和。

证明：

先假设这个两量子控制U变换门是控制相位翻转门(CZ门)。一个包含CZ门的量子线路可以写为如下形式，其中U1和U2分别是CZ之后和之前所实施的量子逻辑门操作组合。

|φ>＝U₁*CZ_ij*U₂|ψ>

可以看出

不妨设那么有

由于量子算符是线性的，可以由结合律得到。

由已经证明的“量子通用线路定理”可知，量子CZ门为一种非平凡的两比特量子逻辑门，故对于任何两量子控制逻辑门都能转换为单比特门和一个CZ门的组合。显然单比特门的组合仍然是单比特门，从而最初对CZ的假设不失一般性。

证毕。

定理2：任意的N控制量子逻辑门都可以转化为两组逻辑门之和，每组分别由一个作用在某个量子位上的单量子逻辑门和一个不包含该量子位的N-1控制量子逻辑门组成。

证明：

设N控制量子逻辑门为其中q₀,q₁,....,q_N-1为N-1个控制比特，q_N-1为目标比特。不妨设该量子位为q₀。

由控制量子逻辑门的定义知，当且仅当q₀＝q₁＝…＝q_N-1＝|1>时q_N-1实行非门。酉变换的矩阵形式可以写为：

作如下定义：

可以验证出这就证明了可以将原来的N控制量子逻辑门转换为不包含q₀的N-1控制量子逻辑门和q₀上的单量子逻辑门。

定理3：一定存在至少一种转换方式，对于N位量子逻辑门，任选其中的K个量子位，称为{Q}，能转化为多组量子逻辑门，使这K个量子位上必然构成“独立子线路”(这K个量子位和其它N-K个量子位称为{Q’}之间没有任何多量子逻辑门的连接)。

证明：由已经证明的“量子通用线路定理”知，任何N位量子逻辑门都能转化为CNOT和单比特门的组合。对于任意的CNOT门，如果连接了{Q}和{Q’}，依据定理1进行转化，直到不存在这样的CNOT门，此时这K个量子位满足“独立子线路”的定义。

本方案中提到的量子***仿真的计算量(Cost)和储存空间(Space)，通常用待仿真的量子线路中所包含的量子位数(Q)和逻辑门个数(N)来衡量。在现有的传统仿真技术下，仿真计算量随量子位数指数增长，随逻辑门数量线性增长；储存空间随量子位数指数增长(储存中间结果的空间可忽略不计)，即

Cost＝N*2^Q

Space＝2^Q

Cost正比于需要进行的浮点运算次数，Space正比于保存该量子态需要的内存总量。在进行量子线路仿真时，如果某两组量子位之间没有两量子比特逻辑门连接(换言之，总的幺正变换能写为两个非单位幺正变换的直积形式)，称之为“独立子线路”，即

那么该模拟问题可以被划分为两个不相关的子线路的模拟。假设两个子线路的量子位数分别为Q₁,Q₂(Q₁+Q₂＝Q)，逻辑门个数为N₁,N₂，总的计算量和使用的储存空间变为这两个子***之和，即

计算量和储存空间远低于原有***的仿真计算量和储存空间。

在本方案中，利用定理1、定理2，可以将N量子控制逻辑门转换为单量子逻辑门和N-1量子控制逻辑门，并且额外增加1倍的计算量作为代价。如果反复实施这种转换操作，转换次数是n的情况下，会增大2ⁿ的计算量。利用定理3可知至少存在一种转化使其中的一部分量子位形成“独立子线路”。如果最少实施n次操作后，量子线路可以划分为两块，其中较小的一块的量子位数为m，且m>n，那么在整个模拟过程中大约可以产生2^m-n的速度增加和空间压缩。

具体仿真步骤如下：

一、量子线路的输入。本方案的输入为待仿真的量子线路，要求该量子线路的输入形式可以被传统方法进行仿真。例如：量子线路输入形式可以是量子线路上的每一个逻辑门的坐标作为输入、或者以量子逻辑门的时间序列作为输入、或者以量子语言为输入。

二、判断线路是否已经被划分为足够小的“独立子线路”。这里的足够小是指在现有技术和硬件条件下能被模拟的线路，通常是量子位数小于一个设定的阈值，例如30位(需要16GB内存空间)。如是，则对该独立子线路进行仿真，并且在原有线路上移除包含这些量子位的所有逻辑门。如此重复，直到无法找到量子位数小于阈值的独立子线路，进入步骤三。

三、对该线路进行如原理所述的转化。每一次转化，会使量子线路中减少一个N比特控制逻辑门，并且会产生两个相应的，量子位数和原线路相同的线路。由定理1，最终的量子态是同一初态分别经过这两个生成的量子线路之后形成的量子末态之和。

四、对步骤三中的两个生成线路分别回到步骤二开始执行，直到所有子线路都能被划分成足够小的“独立子线路”，对所有的生成线路进行仿真操作，把所有的结果储存下来。

五、对步骤四中的所有结果进行求和即得到原线路的仿真结果。算法结束。

下面结合具体实施例对本发明进一步进行描述。

实施例1

对如图1(a)所示的量子线路进行仿真。虚线方框中是要进行转化的CNOT门。

这个线路中一共包含6个量子位和6个量子逻辑门。采用传统方式，需要的计算量和储存空间分别为

Cost(Legacy)＝6*2⁶＝384

Space(Legacy)＝2⁶＝64

下面采用本方案对该线路进行仿真。

执行步骤一，输入即为待模拟的线路。

执行步骤二，设定阈值为3位，这里阈值的设定是人为控制的，目的是为了方便表述该方法。因为线路总共包含6个量子位，并且不存在任意的不超过3个量子位不与其它量子位之间没有两量子逻辑门连接，进入步骤三。

执行步骤三，对该线路进行转化，转化的目标是如图所示的虚线方框内的逻辑门(控制非门CNOT)。由定理一，这个逻辑门可以被写为两组两个单比特逻辑门的直积之和，即

其中均为单量子逻辑门。

两个生成的量子线路分别如下图2(a)和图2(b)所示，此时原量子线路的仿真结果等于这两个生成的量子线路仿真结果之和。图2(a)、图2(b)分别对应图1(b)中第二排线路图中的两幅量子线路图。图1(b)展示了这种转化的过程，分支箭头表示上方的量子线路转化为了下方的两个量子线路，第一排表示原线路图，第二排表示经过转化后形成的两个量子线路图。

此时，在两个生成线路中，图2(a)、图2(b)中0，1，2和3，4，5均构成了“独立子线路”，故可以单独地进行仿真。

因为每个独立子线路都包含不超过3个量子位，小于设定的阈值，故跳过步骤四。

执行步骤五，对上述仿真结果进行求和。进行这种处理之后，总的计算量和储存空间为：

Cost(New)＝(4*2³+3*2³)*2＝112

Space(New)＝(2³+2³)*2＝32

两组指标均小于传统方法。证明本方案具有时空优化性。

实施例2

如图3(a)所示的量子线路仿真，虚线方框中是两个下述实施过程中要进行转化的CZ门。这个线路中一共包含8个量子位和23个量子逻辑门。采用传统方式，需要的计算量和储存空间分别为

Cost(Legacy)＝14*2⁸＝3854

Space(Legacy)＝2⁸＝256

下面采用本方案对该线路进行仿真。

执行步骤一，输入即为待模拟的线路。

执行步骤二，设定阈值为4位，这里阈值的设定是人为控制的，目的是为了方便表述该方法。因为线路总共包含8个量子位，不存在量子位数小于等于4的独立子线路，进入步骤三。

执行步骤三，对该线路进行转化，转化的目标是如图所示的两个虚线方框内的逻辑门(控制Z门，CZ)。由定理1，控制Z门可以被写为两组两个单比特逻辑门的直积之和，即

其中均为单量子逻辑门。

先对左边的CZ门进行转化，生成的量子线路分别如下图3(b)第二行所示，此时原量子线路的仿真结果等于这两个生成的量子线路仿真结果之和。

转化后的两个生成线路不能找到“独立子线路”，此时执行步骤四，对右边的CZ门再次进行转化，每个生成线路再次分解为两个，从而总共形成了四个线路，如图4(a)、(b)、(c)、(d)所示，此时原量子线路的仿真结果等于这四个生成的量子线路仿真结果之和，分别对应图3(b)中第三排线路图中的四幅量子线路图。图3(b)展示了两次转化的过程，分支箭头表示上方的量子线路转化为了下方的两个量子线路，第一排表示原线路图，第二排表示经过第一步转化形成的两个线路图，第三排表示对第二排的两个线路图分别进行转化后形成的四个线路图。

这四个子线路都形成了以图4(a)、(b)、(c)、(d)中0，1，2，3和4，5，6，7构成的独立子线路，故进入步骤五，对四个仿真结果进行求和。它们分别的计算量和空间为

Cost1＝8*2⁴+6*2⁴＝224

Cost2＝8*2⁴+7*2⁴＝240

Cost3＝8*2⁴+7*2⁴＝240

Cost4＝8*2⁴+8*2⁴＝256

Cost(new)＝Cost1+Cost2+Cost3+Cost4＝960

Space(new)＝2³*4*2＝64

两组指标均小于传统方法。证明本方案具有时空优化性。

实施例3

如图5(a)所示的量子线路仿真，这个线路中一共包含6个量子位和10个量子逻辑门。采用传统方式，需要的计算量和储存空间分别为

Cost(Legacy)＝10*2⁶＝640

Space(Legacy)＝2⁶＝64

下面采用本方案对该线路进行仿真。

执行步骤一，输入即为待模拟的线路。

执行步骤二，设定阈值为3位，这里阈值的设定是人为控制的，目的是为了方便表述该方法。因为线路总共包含6个量子位，并且不存在任意的不超过3个量子位不与其它量子位之间没有两量子逻辑门连接，进入步骤三。

执行步骤三，对该线路进行转化，转化的目标是如图所示的虚线方框内的TOFFOLI门即N＝3量子控制非门)。由定理2，3位量子控制逻辑门可以被写为两组2比特逻辑门和单比特比特逻辑门的直积之和，即

其中，均为单量子逻辑门。

两个生成的量子线路分别如下图6(a)和图6(b)所示，此时原量子线路的仿真结果等于这两个生成的量子线路仿真结果之和。图5(b)展示了这种转化的过程。

此时，在两个生成线路中，图6(a)、图6(b)中0，1，2和3，4，5均构成了“独立子线路”，故可以单独地进行仿真。

因为每个独立子线路都包含不超过3个量子位，小于设定的阈值，故跳过步骤四。

执行步骤五，对上述仿真结果进行求和。进行这种处理之后，总的计算量和储存空间为：

Cost(New)＝(4*2³+6*2³)*2＝120

Space(New)＝(2³+2³)*2＝32

两组指标均小于传统方法。证明本方案具有时空优化性。

Claims (5)

1.一种优化量子线路仿真的方法，其步骤为：

(1)将N位量子逻辑门转化为M组量子逻辑门，仿真结果为分别对M组转化后的线路进行仿真的结果之和，其中，N≥2，M≥2；

(2)每次转化后的子线路中的N位量子逻辑门继续进行转化，直到找出独立子线路，对每个独立子线路进行仿真。

2.根据权利要求1所述的一种优化量子线路仿真的方法，其特征在于，所述步骤为：

(1)将N位量子控制逻辑门转化为2组量子逻辑门，一组是1位量子逻辑门，一组是N-1位量子逻辑门，仿真结果为分别对2个转化后的线路进行仿真的结果之和，其中，N>2；

(2)每次转化后的子线路中的2位量子逻辑门继续进行转化，直到找出独立子线路，对每个独立子线路进行仿真。

3.根据权利要求2所述的一种优化量子线路仿真的方法，其特征在于，所述步骤(1)中，将N位量子控制逻辑门转化为2组1位和N-1位量子逻辑门的过程中，所述的转化方法为：

任意的N控制量子逻辑门都可以转化为两组逻辑门之和，每组分别由一个作用在某个量子位上的单量子逻辑门和一个不包含该量子位的N-1控制量子逻辑门组成，即：

<mrow> <mi>U</mi> <mo>=</mo> <msubsup> <mi>G</mi> <mn>11</mn> <msub> <mi>q</mi> <mn>0</mn> </msub> </msubsup> <mo>&amp;CircleTimes;</mo> <msubsup> <mi>U</mi> <mn>12</mn> <mrow> <msub> <mi>q</mi> <mn>1</mn> </msub> <mo>...</mo> <msub> <mi>q</mi> <mrow> <mi>n</mi> <mo>-</mo> <mn>1</mn> </mrow> </msub> </mrow> </msubsup> <mo>+</mo> <msubsup> <mi>G</mi> <mn>12</mn> <msub> <mi>q</mi> <mn>0</mn> </msub> </msubsup> <mo>&amp;CircleTimes;</mo> <msubsup> <mi>U</mi> <mn>22</mn> <mrow> <msub> <mi>q</mi> <mn>1</mn> </msub> <mo>...</mo> <mo>.</mo> <msub> <mi>q</mi> <mrow> <mi>n</mi> <mo>-</mo> <mn>1</mn> </mrow> </msub> </mrow> </msubsup> <mo>;</mo> </mrow>

其中q₀，q₁....q_n-1表示量子位，表示作用在q₀上的单量子逻辑门， 表示作用在剩余量子位上的N-1控制量子逻辑门。

4.根据权利要求2所述的一种优化量子线路仿真的方法，其特征在于，包括以下步骤：

(1)将2位量子逻辑门转化为2组单量子逻辑门，仿真结果为分别对2个转化后的线路进行仿真的结果之和；

(2)每次转化后的子线路中的2位量子逻辑门继续进行转化，直到找出独立子线路，对每个独立子线路进行仿真。

5.根据权利要求4所述的一种优化量子线路仿真的方法，其特征在于，所述步骤(1)中，将2位量子控制逻辑门转化为2组单量子逻辑门的过程中，所述的转化方法为：

将量子线路C0中的两量子控制逻辑门等效变换为分别作用在这两个比特i,j上的两组单量子逻辑门(G11,G12)与(G21,G22)之和，将该两量子控制逻辑门替换为(G11,G12)，构成S1；或者替换为(G21,G22)，构成S2；量子初态|ψ＞经过C0所得到的量子末态|φ＞为：

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其中，U₁、U₂分别表示量子线路C0中在该两量子控制逻辑门之后、之前的所有逻辑门。