CN107957967A - 经高速串行链路的配置 - Google Patents

Abstract

本发明涉及经高速串行链路的配置。本发明提供了使用高速串行链路配置可配置从控器件的机制和技术，其中根据从控器件是否处于配置模式或正常操作模式，使用高速串行链路的不同数目通路在从控器件和主控器件之间发送数据。

Description

经高速串行链路的配置

本申请是分案申请，原申请为申请号是201410336266.3，申请日是2014 年7月15日，发明名称是“经高速串行链路的配置”的中国发明专利申请。

技术领域

本公开一般涉及集成电路的配置，并且更具体地涉及通过高速串行链路配置集成电路的技术和机制。

背景技术

随着计算机***发展，高速传递数据的能力已经变得愈加重要。已经帮助该目标的一个发展是使用高速串行连接。此类高速串行链路经常实现为一群通路，每条通路用于在两个器件之间传送一部分数据。将数据划分成子块，并经由不同的高速串行通路发送每个子块，允许可扩展的高带宽。

其中高速串行接口可用的一种背景是用作主控器件和从控可配置器件之间的连接。此类从控可配置器件的示例包括现场可编程门阵列(FPGA)和可编程逻辑器件(PLD)。这种器件包括能够以不同方式配置的硬件，从而允许用户实施不同的设计以执行不同的功能，而不必经历设计和制造硬件所需的漫长和昂贵的过程。

本公开的各种实施例寻求对使用高速串行链路配置集成电路的技术和机制的改进。

附图说明

提供了使用高速串行链路配置集成电路的技术和机制。

通过参考以下结合示出本技术和机制的各种实施例的附图的描述，可最优理解本公开的这些技术和机制连同其它特征、实施例和优点。在附图中，具有相同或类似功能的结构元件用相同的参考号表示。

图1是根据本公开的实施例的主控器件和从控可配置器件的简化框图；

图2是根据本公开的实施例的主控器件和从控可配置器件的简化框图；

图3是根据本公开的实施例的从控可配置器件的简化框图；

图4是根据本公开的实施例的主控器件和从控可配置器件的简化框图；

图5是根据本公开的实施例示出示例方法的不同特征的简化高水平流程图；

图6是根据本公开的实施例的可编程逻辑器件的简化框图。

具体实施方式

纵览

描述了使用高速串行链路配置集成电路的技术和机制。

根据本公开的实施例，提供了使用高速串行链路配置可配置从控器件的方法，其中根据从控器件是否处于配置模式或正常操作模式利用不同数目的通路。在一个实施例中，提供了使用高速串行链路配置器件的方法。从控器件与主控器件协商在第一配置模式期间使用的包括高速串行通路的第一数目的第一高速串行链路。从控器件经由第一高速串行链路接收来自主控器件的配置数据，并使用该配置数据以配置在从控器件中的分布配置模块。配置完成后，从控器件协商在第一操作模式期间，在主控器件和从控器件之间的包括高速串行通路的第二数目的第二高速串行链路。从控器件经由第二高速串行链路与主控器件交换数据，同时从控器件执行从控器件已经配置的功能。高速串行通路的第一数目少于高速串行通路的第二数目。

当参考以下说明、权利要求和附图时，本公开的前述连同其它特征、实施例和优点将变得更加显而易见。

示例实施例

如上所述，其中高速串行链路的使用可用的一种背景是在主控器件和从控可配置器件之间通信。

可用于建立此类高速串行链路的协议的一个示例是PCI Express，其为英特尔公司所开发的用于建立高速数据链路的架构。用于高速串行链路的协议的其它示例为以太网、串行快速输入输出(SRIO)和Interlaken。由于PCI Express是常用的协议，因此在描述本申请的实施例中讨论了PCI Express，但应当理解的是，本发明并不局限于使用PCIExpress协议的***。本发明可连同任何利用高速串行链路以配置从控器件的***一起使用，以至连同其中主控器件和从控器件通过由不同通路或子链路组成的链路连接的任何***，例如Hyper/Transport一起使用。

为提供一些背景技术，PCI Express***，例如，提供基于串行物理层通信协议的数据传递连接。物理层不是由传统总线而是由从PCI Express根联合体延伸到每个PCIExpress适配器的串行互连的网络组成。PCI Express根联合体是计算机硬件芯片组，其操控计算机***部件之间的通信，并且可包括用于与一个或多个计算机处理器通信的主桥。PCI Express根联合体可还包括数个端口，其每个提供与PCI Express器件上的端口的数据通信。

任何两个PCI Express端口间的连接称为“链路”。链路由用于PCI Express 器件间的数据通信的一条或多条通路的集合组成。每条通路是传输通道的一组两个单向低电压差分信令对。由于使用分离的差分对实现传输数据和接收数据，因此每条通路允许全双工串行数据通信。将若干通路结合在一起以形成链路的能力允许PCI Express技术提供可扩展的宽带。

如上所述，本申请的各种实施例提供使用高速串行链路，例如PCI Express 配置从控可配置器件的技术和机制。

以下所描述的本发明的实施例不旨在限制本发明的保护范围。

应当理解的是，在不脱离本发明精神的情况下，可改变所描述的实施的各种具体特征。此外，应当理解的是，本公开中所描述的不同实施的各种特征可在另一个实施例中结合。

图1是示出将主控器件和从控器件连接的高速串行链路***的示例实施例的简化框图。

如图1所示，主控器件110经高速串行链路120连接到从控可配置器件 130。

主控器件110可包括PCI Express根联合体。主控器件也可起到用户器件的作用。

高速串行链路120可包括一群通路，例如，其每个由传输通道的一组两个单向低电压差分信令对组成。在一个实施例中，可使用分离的差分对传输数据和接收数据；因此，每条通路可允许全双工串行数据通信。图1示出串行链路120，其具有十六条通路——通路0到通路16。为描述的目的，将该链路作为基于PCI Express协议形成的链路讨论。

当形成了PCI Express高速串行链路时，通过链路连接的两个器件可协商以便确定器件将用于通信的串行链路中的通路数目。可基于例如器件所具有的处理器或存储器资源量选择链路宽度，该资源可用于接收或发送数据以经由链路传输。

通常，在从控器件110和主控器件130的正常使用期间，期望协商最高可能带宽链路——即，其将利用最可能的链路通路--只要从控和主控器件可在该带宽接收/发送数据。这是因为这种使用提供最快的性能。

因此，如果主控器件110和从控器件130两者都能够(例如，就可用的存储器或处理器资源而言)操控高速串行链路120可以提供的最大带宽，通常，它们将协商以建立经由串行链路120的通信，该串行链路120利用串行链路120的所有十六条通路。即，它们将协商使用串行链路120的全部通路带宽来发送和接收数据。

其中PCI Express***用于操控主控器件和从控可配置器件间的通信，这将经常负责传送配置数据，即，用于配置从控器件的指令，以及工作数据，即，一旦从控器件的配置已经完成，在主控器件和从控器件间所传输的数据，并且主控器件和从控器件在正常操作期间通信。

本发明人意识到，当包括大量通路的串行链路用于在主控器件110和从控可编程器件130之间传输配置数据时，可配置的现场可编程门阵列(FPGA) 和其它器件面临特别的挑战。如下面所述，在串行链路的大量通路上接收配置数据可引起从控可配置器件130的问题。

图2是示出将主控器件和从控器件连接的高速串行链路***的示例实施例的简化框图。此图示出关于从控器件130的进一步细节。

如图2所示，经由串行链路120通过主控器件110发送的数据通过从控器件130在高速串行接口(HSSI)240处接收。HSSI是被开发以解决高速接口需求的接口。然后，HSSI 240在一个实施例中将数据转到硬IP(HIP)模块245。HIP取得数据并将其处理成能够由从控器件130使用的形式。这可尤其包括取得为经由高速串行链路120的传输所分离的数据的子块，并将它们放回到从控器件使用的正确的顺序。

处理数据后，HIP 245然后将数据发送到配置状态机250上。配置状态机 250实际上使用主控器件110发送的配置数据，以配置从控可配置器件130的分布式配置存储器260。即，配置状态机250负责取得主控110发送的配置数据，并使用它对从控器件130的分布式配置存储器260编程，以使从控器件 130可执行所需的功能。

然后，在已配置从控器件130以执行特定的功能后，通信链路280用于在此刻配置的分布式存储器260和主控器件110之间传输数据，如同它们在正常操作期间相互作用。

图3是简化框图，其示出在(a)HSSI 240与用作高速串行链路120和从控可配置器件130之间接口的HIP 250模块，(b)配置状态机250以及(c) 从控器件130的分布式可配置存储器260之间的交互作用。重要的是，PCI Express接口模块(其由HSSI 240和HIP 250组成)必须经由通信链路270将数据发送到配置状态机250，以便发生配置。配置状态机250然后经由一条或多条通信链路310发送指令到分布式配置存储器260，以便配置器件。尽管可改变建立通信链路270所需的导线或其它传输介质的数目，但有足够的导线或其它传输介质以将在串行链路120的每条通路上接收的数据传输到配置状态机250。在一些实施例中，这可为由HSSI 240接收的数据的每条通路需要导线的TX/RX对。

随着PCI Express和其它高速串行链路协议变得愈加流行，可配置从控器件，例如FPGA器件130的开发者所面临的一个挑战是确保可配置器件能够与具有越来越多通路的高速链路相互作用。通常，该响应已经建立可配置器件，该可配置器件尤其包括在介质方面的大量基础结构，以支持通信链路270，其将PCI Express接口模块(例如，由HSSI 240和HIP250组成)与配置状态机250连接。

然而，具有将配置状态机250和HSSI 240和HIP 245连接的大量导线或其它介质可本身在设计可配置器件方面提出显著的挑战。例如，配置状态机 150必须定位于从控器件130中可连接多条链路的位置。同样，在制造期间，必须注意以确保正确构造了通信链路中所有的导线，以最小化传输歪斜，并且尤其最小化不同导线间的信号干扰。

进一步地，图2中仅示出了一个HSSI 140，但通常，可配置器件上有多个高速串行接口(HSSI)140。因此支持图2中所示的通信链路270的设计和制造问题将组合到实际可配置器件中。并且随着可能在未来发生的更多的通路添加到高速串行链路中，这一挑战只会增加。

图4是示出将主控器件和从控器件连接的高速串行链路***的示例实施例的简化框图。本图中所示的从控可配置器件130具有多个HSSI接口240a-d。

在本实施例中，接收配置数据的每个HSSI 440a-d可需要连接到配置状态机250，以发生正确的配置。

定位HSSI以使它们彼此邻近可部分解决具有提供给配置状态机250配置数据的多条通信链路270的挑战。然而，这个解决方案可需要更多的硅面积，增加与设计和制造器件关联的成本，并且另外使开发从控可配置器件130的过程复杂化。

例如，HSSI作为放置在器件的边界上的通则，其中该器件通常最有效将接口定位到其它器件。因此要求它们全部彼此邻近可以是困难的。

如图4所示，HSSI 140a定位于器件的左边缘上。HSSI 440b定位于器件的右边缘上。HSSI 440c定位于器件的顶边缘上。HSSI 440d定位于器件的底边缘上。

如上所述，在正常操作期间，通常期望在尽可能多的链路上发送数据，以提供更快的性能。为配置的目的，然而，如上所示，由于从控器件然后被迫支持串行链路的每条通路的入口点和从控器件的配置状态机之间的通信，因此在多条链路上发送配置相关数据可实际造成从控器件的显著问题。

确保来自HSSI 440a-d中的每个的数据同时到达配置状态机250成为更困难的挑战。试图将每个HSSI 440a-d链接到配置状态机150所产生的设计和制造挑战可在某些情况下从成本和效率角度都变得不实际。

因此，本发明人设计了***，其中从控器件130与主控器件110协商在配置模式期间使用的具有更少数据通路的连接，并且然后，配置完成后，重协商连接，以包括在正常操作模式期间使用的大量通路。

图5是示出根据本公开的实施例的示例方法的不同特征的简化高水平流程图。

根据本公开的实施例，在510，***唤醒发生。

在520，协议例如Serial Lite，或在从控器件130的用户状态机初始将xN 串行链路(例如，高速串行链路120)配置为x1链路，即，使用一条通路的链路。注意，配置可以一条通路发生，或以由高速串行链路协议支持的另一最小链路宽度发生。用于本公开各种实施例的目的的重要因素是，用于配置的链路宽度小于配置完成后在正常操作期间的使用的链路宽度。注意，讨论中的配置可为完全或部分配置(部分重配置，例如，可包括在完全配置期间配置的模块的一个子组的重配置)；初始的配置或随后的重配置(随后的重配置可包括可配置存储器模块的随后完全或部分重配置，以执行不同的功能)。

在530，从控器件130的配置使用经由串行链路120接收的配置数据发生。配置数据经由在520配置的串行链路120的单一通路传输。

在540，完全或部分器件配置完成后，从控器件130协商使xN串行链路成为所需的更大宽度(例如，其中N＝2，4，8，16)。即，在配置模式期间，使用第一链路宽度，并且然后将链路宽度扩展到在通常操作模式期间使用的所需链路宽度，在该模式中主控器件与配置的从控器件相互作用。

在550，在第一操作模式期间使用xN串行链路执行常规操作。

本公开的上述实施例使得例如能够实现经PCI Express以单一通路配置的 FPGA配置。进一步地，实施例允许x16链路120的不同通路物理上不邻近，这也对实施模块性和灵活性有用。

根据本公开的其它实施例，诸如PCI Express的协议还可与***固件一起使用。图5是示出根据本公开的此类实施例的示例方法的不同特征的简化高水平流程图。

在此类实施例中，在550，***唤醒发生。

在560，在主控器件110中PCI-Express根联合体中的经PCI-Express配置的感知固件经给定的通路宽度串行链路，例如x8链路，对从控可配置器件130 编程。

在570，固件重协商使链路成为更大通路宽度串行链路，例如x16链路。

通过减小支持HSSI 240和配置状态机250之间的连接270所需的可配置器件的面积，并降低与可配置器件芯片的设计和制造相关的非经常性费用，本申请的实施例提供在设计和制造可配置器件方面的优点，例如具有与高速串行链路连接的能力的从控可配置器件130。

进一步地，本申请的实施例不需要具有邻近的HSSI 440或HIP 445模块。这具有减少由于多个HIP和HSSI信道间的核心构造信号共享所引起的接口处的严重信号拥塞的好处。进一步地，它消除了协调有关HSSI到核数据传递的定时问题的挑战，以及涉及IP集成的关联挑战。

进一步地，本申请的实施例提供这样的优点，即它们提供使用串行链路配置可编程器件的方法，其可易于应用到不同类型的可编程器件，从而提供可以成为一般标准的解决方案。

如上所述，本公开的各种实施例可用于设计电子部件，包括，例如，可编程逻辑器件(PLD)。图6示出可使用本公开中所描述的技术和机制设计的 PLD。

PLD可包括含有逻辑元件(LE)、查找表(LUT)，以及其它元件的多个逻辑阵列模块，用户可使用该模块作为构建模块，以实现所需的特征。例如，参考图6，可编程逻辑器件(PLD)600可为现场可编程门阵列(FPGA)。在各种实施例中，PLD 600可包括多个逻辑阵列模块601(LAB)、路由架构102、多输入/输出(IO)键盘104，以及开关606。应当理解的是，LAB601和开关106中的一个或多个可使用配置数据配置。LAB 601可经路由架构602和/ 或一个或多个开关606耦合到彼此。路由架构602可包括多个垂直LAB线路 608和多个水平LAB线路610。LAB 601可具有一个或多个LAB输入端612 和一个或多个LAB输出端614。LAB 601还可具有在垂直方向上的一个或多个LAB输入端116和一个或多个LAB输出端618。应注意的是，信号还可在与代表LAB输出端的标明612和616的项目，以及代表LAB输入端的标明 614和618的项目相反的方向上传送。IO键盘604可耦合到路由架构602。

在一个实施例中，LAB 601a可通过LAB输入端612a从IO键盘604j接收输入信号。在一些实施例中，LAB 601b可经LAB输入端612b从另一个 LAB，例如LAB 601a接收输入信号。应当理解的是，LAB 601b可经LAB输出端614b将接收的信号输出到IO键盘604c。IO键盘604c可发送输出信号到片外器件(未示出)。在某些实施例中，片外器件可定位于芯片上，该芯片与PLD 600可定位于其上的芯片分开。

尽管图6示出了六个LAB 601，应注意的是，在各种实施例中，PLD 600 可包括不同数目的LAB 601。此外，尽管图6示出了十个IO键盘604，在一些实施例中，可使用不同数目的IO键盘604。

LAB 601中的任何可包括一个或多个逻辑元件(LE)。逻辑元件可尤其包括n-输入查找表、触发器，例如D触发器或JK触发器、一个或多个多路复用器。

一些PLD提供一个或多个LAB 601的一些模块，该模块经配置执行用户可发现有用的某些功能。例如，可配置PLD，使得设计PLD的一群LUT、触发器和其它元件，以实现IO接口、收发器、存储器控制器，或一些其它所需的功能性。在一些实施例中，这种功能模块可使用在PLD内跨越多行和/或多列的一个或多个LAB。

尽管本公开已经具体示出并参考其特定实施例描述，但本领域技术人员应当理解的是，在不脱离公开的精神或保护范围的情况下，可对公开的实施例的形式和细节做出改变。例如，本公开的实施例可与各种网络协议和架构一起采用。因此，意图本公开解释为包括所有落入本公开的真实精神和保护范围内的所有变化和等效。

Claims (26)

1.一种集成电路，其包括：

配置存储器，其控制现场可编程门阵列结构即FPGA结构的电路***；

PCI Express电路，其经配置以接收数据；

配置电路***，其经配置以从所述PCI Express电路接收数据并且提供数据至所述配置存储器；以及

专用链路，其在所述PCI Express电路和所述配置电路***之间。

2.根据权利要求1所述的集成电路，其中所述专用链路包括必须用于将数据发送至所述配置电路***的访问端口。

3.根据权利要求1或2所述的集成电路，其中所述PCI Express电路经配置以经由另一电子装置的PCI Express根联合体中的PCI Express感知固件接收数据。

4.根据权利要求1所述的集成电路，其包括另一PCI Express电路，所述另一PCIExpress电路不能经由任何专用链路访问所述配置电路***。

5.根据权利要求1所述的集成电路，其中所述配置电路***经配置以将指令发送至所述配置存储器以配置所述集成电路。

6.根据权利要求1或5所述的集成电路，其中所述配置电路***经配置以通过PCIExpress执行所述集成电路的部分重新配置。

7.根据权利要求1所述的集成电路，其包括第一数目的通路和第二数目的通路，所述第一数目的通路经配置以在PCI Express上接收操作数据并且所述第二数目的通路经配置以接收配置数据，其中通路的所述第二数目小于通路的所述第一数目。

8.一种方法，其包括：

经由现场可编程门阵列即FPGA的多个PCI Express电路中的第一PCIExpress电路，在配置电路***处接收数据；

经由专用链路将数据从所述FPGA的所述配置电路***发送至配置存储器，所述专用链路将所述配置电路***耦合至所述配置存储器以配置所述FPGA；并且

一旦配置所述FPGA，在所述FPGA处经由所述多个PCI Express电路接收数据。

9.根据权利要求8所述的方法，其包括在所述FPGA处经由所述多个PCI Express电路接收所述数据之后，经由所述配置存储器的部分重新配置而配置所述FPGA。

10.根据权利要求8所述的方法，其中所述专用链路包括必须用于将数据从所述第一PCI Express电路发送至所述配置电路***的连接。

11.根据权利要求8或10所述的方法，其中另一电子装置提供经由PCIExpress根联合体中的PCI Express感知固件的配置。

12.根据权利要求8所述的方法，其包括基于处理器或存储器资源的量选择链路宽度，所述FPGA、经由所述PCI Express电路与所述FPGA通信的另一电子装置或两者使所述链路宽度可用于接收或发送数据。

13.一种可编程逻辑器件即PLD，其包括：

多个PCI Express电路，其中所述多个PCI Express电路中的每个PCI Express电路可配置以接收数据，但其中所述多个PCI Express电路中的仅第一PCIExpress电路可配置以接收配置数据；

配置电路***，其从所述第一PCI Express电路接收所述配置数据并且提供配置指令至所述PLD的配置存储器以编程所述PLD；以及

链路，其仅将所述多个PCI Express电路的所述第一PCI Express电路耦合至所述配置电路***。

14.根据权利要求13所述的PLD，其中所述多个PCI Express电路中的每个PCI Express电路包括高速串行接口电路***和硬IP电路***。

15.根据权利要求13所述的PLD，其包括接线，所述接线经配置以将在所述PCI Express电路中的每个通路中接收的数据传输至所述配置电路***。

16.根据权利要求13或15所述的PLD，其中所述链路包括必须用于将数据从所述第一PCI Express电路发送至所述配置电路***的专用连接。

17.根据权利要求13所述的PLD，其中所述配置电路***包括配置状态机。

18.根据权利要求13所述的PLD，其中所述配置电路***经配置以将指令发送至所述配置存储器以配置所述PLD。

19.根据权利要求13或18所述的PLD，其中所述配置电路***经配置以通过PCIExpress执行所述集成电路的部分重新配置。

20.根据权利要求13所述的PLD，其中每个PCI Express电路是互相非邻接的。

21.一种现场可编程门阵列即FPGA，其包括：

多个PCI Express电路，其中所述多个PCI Express电路中的每个PCI Express电路可配置以接收数据，使得所述多个PCI Express电路在第一数目的通路上接收数据，并且其中所述多个PCI Express电路的子集可配置以在第二数目的通路上接收配置数据，通路的所述第二数目小于通路的所述第一数目；

配置电路***，其在所述第二数目的通路上从第一PCI Express电路接收所述配置数据，并且提供配置指令至所述FPGA的配置存储器以编程所述FPGA；以及

专用链路，其将所述PCI Express电路的所述子集耦合至所述配置电路***。

22.根据权利要求21所述的FPGA，其中所述第二数目的通路包括单一通路。

23.根据权利要求21所述的FPGA，其中每个PCI Express电路是互相非邻接的。

24.根据权利要求21所述的FPGA，其中所述多个PCI Express电路中的每个PCIExpress电路包括高速串行接口电路***和硬IP电路***。

25.根据权利要求21所述的FPGA，其中所述专用链路包括必须用于将数据从所述多个PCI Express电路的所述子集发送至所述配置电路***的连接。

26.根据权利要求21或25所述的FPGA，其中所述配置电路***经配置以通过PCIExpress执行所述集成电路的部分重新配置。