CN107944309A - 一种抗物理攻击的屏蔽检测电路 - Google Patents

Abstract

屏蔽检测电路由发送模块、延时校准模块、屏蔽保护层、检测模块以及控制逻辑模块组成。检测电路交替采用并行线检测以及单线检测两种方式进行检测，两者相辅相成，实现对屏蔽线断开、短路、探测以及断开重布线等物理攻击的检测保护。延时校准模块实现在Wafer测试阶段延时测量以及正常运行阶段的延时校准，提高了屏蔽线检测电路的检测灵敏度。

Description

一种抗物理攻击的屏蔽检测电路

技术领域

本发明提出了一种抗侵入式物理攻击的屏蔽检测设计方法。特别适用于高安全的集成电路设计领域。

背景技术

随着信息化、数字化等技术的发现，集成电路已广泛应用到金融、社保、医疗、门禁等各个领域。攻击者通过物理攻击手段，可以获取集成电路芯片中的敏感信息。屏蔽线检测技术是通过集成电路顶层的屏蔽线来抵御攻击者的物理攻击。攻击者如果想获取集成电路内部信息，就不得不对顶层的屏蔽线进行破坏。而屏蔽检测技术通过检测屏蔽线是否遭受到破坏，来判断是否遭受到物理攻击。

目前屏蔽检测技术可以分为三类：被动检测防护、随机扰乱布线以及主动防护。被动检测技术是通过检测屏蔽线的电阻、电容、延时等物理特征参数来判断是否遭受到攻击，由于屏蔽线的物理特征参数，受工艺偏差、电压、温度等因素的影响比较大，为了保证正常情况下不发生误报情况，被动检测技术的灵敏度一般比较差。随机扰乱布线通过使屏蔽层的屏蔽线随机无序，使攻击者从杂乱的布线中识别不出同一条屏蔽线，从而不能进行断开重布线攻击。随机布线方法通过采用随机布线方法，在两层版上进行交叉布线，使攻击者从顶层不能识别出同一条屏蔽线。但随机布线技术不能有效抵御攻击者利用反向工程技术进行布线路径识别，从而可以有效匹配出任意两条屏蔽线。电可配开关检测技术，类似随机布线，它采用可配开关技术，通过可配置开关更改信号的传输路径，使攻击者在顶层不能识别出同一条屏蔽线。电可配开关检测技术检测效果和底层的可配之开关数目有关，开关数目多，检测效果就好，但是花费的成本代价比较大，不适用于低成本的安全芯片应用。主动防护技术是通过比较屏蔽线上传输的信号与预期传输的值是否一致，来判断当前是否遭受到攻击，该种方法适合进行屏蔽线的断开以及短路攻击，不能有效防御攻击者对屏蔽线本身的攻击，如探测、断开重布线攻击等。

本发明提出了一种有效抵御屏蔽线断开、短路、探测以及断开重布线等攻击的检测方法，通过采用并行线以及单线两种可配置检测方法，可有效检测攻击者对屏蔽线的断开、短路、断开重布线以及探测攻击。该方法通过采用并行线或对称走线，可以有效抵消PVT对信号传输的影响，从而提高检测灵敏度，避免误报发生；单线检测方法作为并行线的补充方法，可有效提高并行线的对断开攻击检测能力。该发明需要在Wafer测试阶段，根据PVT环境对屏蔽线的传输延时进行校准，获取单线时序延时数据以及并行线的延时差数据，从而在屏蔽检测电路工作阶段，有效抵消受到的PVT影响，提高对屏蔽线延时特性的检测灵敏度，并避免出现误报发生。

发明内容

依赖随机的扰乱布线不能抵抗攻击者的版图反向攻击、而现有的主动以及被动检测电路不能抵抗现有攻击者的探测以及断开重新布线攻击。本发明设计的抗物理攻击的屏蔽检测电路，不但可以检测屏蔽线的断开以及短路，还可以检测攻击者的探测攻击以及断开重布线攻击。

当攻击者在屏蔽线上进行探测攻击，将会改变屏蔽线的电阻、电容，从使屏蔽线的传输延时变大。断开重布线攻击时，利用FIB生成屏蔽线的电阻和电容特性，与芯片的屏蔽金属线的电阻和电容特性不一致。此外当利用FIB生成多条新的屏蔽线时，新的屏蔽线之间的电阻和电容也相差比较大。因此通过检测屏蔽线的延时特征，可以有效检测当前的屏蔽线是否遭受到FIB攻击。

本发明提出的并行线检测方法，可以有效抵消工艺偏差、温度、电压等因素的影响，这是因为芯片中的并行金属线之间的电阻、电容、长度、宽度等物理特征误差非常小。其次本发明提出的延时校准方法，通过在Wafer测试阶段对并行线的延时校准，在正常运行阶段通过芯片的温度、电压、光敏等传感器进行延时补偿，可以有效消除芯片受PVT因素的影响。为了抵御激光、电磁等攻击，安全芯片都会包含温度、光照、电压等传感器，本发明提出在不增加额外代价的前提下，采用已有的温度、电压等传感器对并行屏蔽线的延时进行校准，可以有效提高屏蔽检测灵敏度，避免误报发生。

并行线检测方法，可以通过检测并行线传输延时差，来判断当前的两根线的延时特性是否发生了变化，当并行线的延迟差超出预期时，即可判断屏蔽线遭受攻击。同时为了避免攻击者通过并行线短路或其他类似延迟补偿手段来缩短并行线传输延时差。为了避免攻击者的延迟补偿攻击，本发明还可以实现差分相位检测方法，即屏蔽检测电路在一对并行线(331与333)发送两次传输，第一次使屏蔽线331的传输相位滞后于屏蔽线333，第二次使屏蔽线331的传输相位超前于屏蔽线333，如果在接收端检测并行线的相位与预期不一致，即可以判定当前遭受到攻击，从而避免不能有效抵抗攻击者缩短传输延时的攻击手段。由于屏蔽检测电路可以随机选择不同的并行线对进行检测，并可以随机选择并行线检测过程中，差分相位检测两次传输的先后顺序，从而使攻击者在外界根本不可能模拟屏蔽线上信号传输过程，从而不能有效实施相位延迟补偿攻击。

当对屏蔽线实加特定延迟，不仅限于在屏蔽线和发送模块之间施加延迟，还可以在屏蔽线与接收模块之间施加特定延迟。

当并行线同时被断开或短路后，并行线检测方式不能有效检测该种攻击。本发明还可以利用单线检测，来检测屏蔽线的断开、短路攻击，等屏蔽线被断开或者短路后，屏蔽线就会固定成常1或者常0状态，那么检测电路通过检测单线的传输值和发送值，就可以检测屏蔽线是否遭到断开或者短路攻击。单线检测方式不能有效检测攻击者的探测攻击以及FIB断开重新布线攻击。通过同时采用并行线和单线两种检测方式，两者相辅相成，互相保护，可以实现对屏蔽线断开、短路、探测以及断开重连攻击的保护。

当检测模块检测到屏蔽线遭到攻击，检测模块就会发送异常信号给控制逻辑模块，控制逻辑模块接收到异常信号后，就会发出报警信号通知芯片***，***就会进行复位或者启动其他安全保护措施。

附图说明

图1为屏蔽线断开重布线攻击图

图2为屏蔽线检测电路

图3延时校准模块图

具体实施方式

图1解释了屏蔽线断开重布线攻击前后屏蔽线保护区域的变化。攻击前屏蔽线130保护区域为区域140。而重布线攻击后，即在端点110和120之间重新连接一条屏蔽线150，那么屏蔽线150保护的区域就变为区域160，相对于攻击前屏蔽线130的保护区域140，裸露在外的区域170的底层电路将不能得到保护。重布线攻击后，攻击者就可以有效的对不受保护的区域170实施物理侵入式攻击。

图2解释了抵御物理攻击的屏蔽线检测电路300，它由发送模块310、延时校准模块320、屏蔽层330、检测模块340以及屏蔽线检测控制逻辑模块350组成。首先检测电路控制逻辑模块350配置延时校准模块的延时值，其次根据工作状态，控制发送模块310发送特定时序信号，时序信号经过屏蔽层330中屏蔽线331传输到检测模块340，检测模块340根据接收到的时序信号，进行并行线延时检测或者单线检测，从而判断屏蔽层330中的屏蔽线传输信号的延时信息是否异常。如果检测模块340检测到屏蔽线延时信息异常，即可发送异常信号给控制逻辑模块350，控制逻辑模块根据当前工作状态和接收到的异常信号，裁决当前的异常是否由于攻击导致，如果判断当前的异常是由于芯片遭受到攻击导致，那么即可发送报警信号给芯片***100，有芯片***启动保护措施，进行芯片复位或者断电等硬件处理措施，也可以进行软复位、清Memory等软件防护措施。除控制逻辑模块350发送报警信号给芯片***100外，屏蔽线检测电路也可以自身启动特定保护措施，发送复位信号等安全措施。

控制逻辑模块350在屏蔽线检测电路300工作运行时，可以选择根据传感器500检测到当前电路工作的电压、温度等物理环境信息，进行延时校准配置信息的实时更新，确保检测模块340检测的延时信息不受电路工作环境的影响，防止误报警发生，提高延时信息检测灵敏度；控制逻辑模块350在进行异常情况裁决时，需要参考传感器传回来的当前环境信息，进行异常情况判断，决定当前是否进行报警。

为了消除工艺偏差、温度、电压等环境影响，屏蔽线检测电路300需要在芯片的Wafer测试阶段，进行屏蔽线延时信息测量。在Wafer测试阶段，首先进行工艺偏差带来的延时信息测量，通过测试并行线和单线延时信息测量，得到并行线的延时差异和单一屏蔽线的延时信息，从而得到延时校准模块320的配置值。然后在不同电压和温度下，测量传感器500测试值，并行线和单线的延时信息，从而得到不同电压和温度下的屏蔽线的延时偏差。屏蔽线检测电路300在正常工作状态，根据当前传感器500检测结果，时时进行延时校准模块配置值的更新，从而确保不会发生误报情况。

在屏蔽线检测电路300正常运行工作时，将间隔启动并行线和单线检测方式，保证对屏蔽线实时的保护。此外检测***模块340，在进行并行线和单线检测时，将根据Wafer测试阶段测试的延时信息，进行异常情况判断。

单线检测方式，即发送模块310发送一信号后，经过延时校准模块320与屏蔽线331后，如果信号在预定时间传输到单线检测***，即可判断当前屏蔽线工作正常，如果早于或者晚于预定时间，单线检测***即可发送异常信号通知控制逻辑模块350进行报警。为了防止屏蔽线进行短路链接，单线检测***需要交替发送0或者1信号。

并行线检测方式，即发送模块310发送一信号，该信号经过延时校准模块320，传输到并行线331与333上。在传输到并行线331与333之前，将根据预先存储的测量延时信息，由延时校准模块320施加信号延时。检测模块340，检测并行线331与333的延时差异，如果两者延时差异大于规定值，则认为当前屏蔽线遭受到物理攻击，发送异常信号给控制逻辑模块350。

图3为延时校准模块320模块框图，它由可配延时链321以及切换Mux322组成。其中可配延时链321内部包含配置开关323与延时单元324，其中延时单元324由不同延时大小的延时单元，延时链延时调整精度越高，屏蔽线检测***的检测灵敏度也会越高。当信号需要传输到屏蔽线331与333上，控制逻辑根据当前工作状态，选择传输到屏蔽线331与333时，是否经过可配延时链321或者不经过，从而使传输信号延迟一定时间发送。

Claims (9)

1.一种抗物理攻击的屏蔽检测电路，其特征在于，包含发送模块(310)、延时校准模块(320)、屏蔽保护层(330)、检测模块(340)以及控制逻辑模块(350)组成；其中，

所述发送模块，用于实现屏蔽保护层上信号的发送；

所述延时校准模块，用于屏蔽保护层上传输信号的延时校准；

所述屏蔽保护层，用于集成电路的保护，采用屏蔽线覆盖而实现保护；

所述检测模块，用于屏蔽保护层上传输信号以及传输延时的检测；

所述控制逻辑模块，用于发送模块、延时校准模块与检测模块的控制，当检测模块检测出异常后，即可发送报警信号给芯片***。

2.根据权利要求1所述的屏蔽检测电路，其特征在于，所述延时校准模块在wafer测试阶段对屏蔽线的延时进行延时测量；在电路正常运行阶段，根据测试阶段测量的延时信息，对屏蔽线传输信号施加特定延时大小的延迟。

3.根据权利要求1所述的屏蔽检测电路，其特征在于，所述延时校准模块在电路正常工作阶段，采用温度传感器、电压传感器或其他类似的物理特征检测辅助手段，来对屏蔽线上信号延时进行补偿。

4.根据权利要求1所述的屏蔽检测电路，其特征在于，所述延时校准模块对传输信号的延时进行施加或测量，并通过在屏蔽线前、屏蔽线后、屏蔽线前后同时对传输信号施加特定延时。

5.根据权利要求1所述的屏蔽检测电路，其特征在于，所述检测模块支持并行线检测、单线检测、单线与并行线同时进行检测的延时检测技术。

6.根据权利要求1所述的屏蔽检测电路，其特征在于，所述检测电路采用的并行线检测方法，不限于对并行走线的屏蔽线进行延时差测量，还包括通过采用对称走线的屏蔽线进行延时测量，以便于消除PVT对两线延时差检测的影响，提高检测灵敏度，同时避免误报发生。

7.根据权利要求1所述的屏蔽检测电路，其特征在于，所述检测电路对经过施加特定延时后的屏蔽线传递后的信号。

8.根据权利要求1所述的屏蔽检测电路，其特征在于，所述控制逻辑电路，控制发送模块信号的发送、延时校准模块延时信息的配置以及检测模块检测。

9.根据权利要求1所述的屏蔽检测电路，其特征在于，所述控制逻辑电路在接收到检测模块的异常信号后，能通知其他安全保护模块或者芯片***来启动复位、断电、锁定等安全保护措施，达到保护屏蔽检测电路以及芯片***的安全目的。