CN107924920A - 用于传送信号以操作静态随机存取存储器的架构 - Google Patents

用于传送信号以操作静态随机存取存储器的架构 Download PDF

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Abstract

用于在半导体衬底的前侧与一个或多个晶体管交换信号的技术和机制。在实施例中，集成电路包括诸如静态随机存取存储器(SRAM)单元的单元，该单元包括以各种方式设置在衬底的第一侧中或衬底的第一侧上的晶体管结构。在制造这种晶体管结构之后，衬底材料可以被减薄以暴露与第一侧相对的衬底的第二侧。第一互连和第二互连各自被耦合以交换信号或电压。在另一实施例中，第一互连和第二互连的相应部分在衬底的相对侧上延伸，其中，第一侧和第二侧各自在这些互连部分之间延伸。由于低互连电阻，将互连结构定位在衬底的相对侧上允许性能改进。

Description

用于传送信号以操作静态随机存取存储器的架构
技术领域
本文论述的实施例总体上涉及集成电路的领域，并且更具体地而非唯一地涉及存储器器件的控制信号路径。
背景技术
常规的集成电路架构和工艺(例如用于静态随机存取存储器(SRAM)的那些)在半导体衬底的侧面中或侧面上提供晶体管，并且在衬底的侧面之上建立金属互连层。这种互连可以以各种方式为晶体管的操作输送电力、接地和控制信号。
随着半导体工艺在尺寸上不断缩小，这些互连的电阻成为对电路性能的越来越大的约束。增加的集成倾向于在互连之间需要较小的节距，并且从而互连的宽度较小。部分归因于互连的截面尺寸的电阻随着连续较小的制造工艺而非线性地缩放。SRAM是一种类型的集成电路，其易受互连电阻特性的低劣缩放影响。
一些现有技术试图通过捆扎单独的金属层中的线来减少高互连电阻的影响。然而，该捆扎具有其自身的限制，例如由更多和/或更小的过孔引入的电阻。其它技术通过对跨多个控制信号的位进行划分来减少共享给定控制信号(例如字线信号或位线信号)的位的数量。然而，这种划分具有诸如地址电路和/或来自这种电路读数所需的附加逻辑和时序的折衷方案。随着逐渐变小和更快的架构的趋势，存在向集成电路提供低阻抗路径时，对增量改进的日益增长的需求。
附图说明
在附图的图中，本发明的各个实施例通过示例的方式而非限制的方式示出，并且在附图中：
图1是例示根据实施例的存储器***的元件的框图。
图2是例示根据实施例的用于制造存储器器件的集成电路的方法的元件的流程图。
图3是例示根据实施例的集成电路的元件的布局图。
图4A、图4B是各自例示根据对应实施例的相应集成电路的元件的布局图。
图5A、图5B示出了根据实施例的用于制造集成电路的互连结构的处理的截面视图。
图6例示了根据本发明一种实施方式的计算设备。
图7例示了根据本发明的实施例的示例性计算机***的框图。
图8是根据本发明的实施例构建的计算设备。
具体实施方式
本文所论述的实施例以各种方式包括提供用于集成电路器件的操作的信号和/或电压的技术和/或机制。在一些实施例中，集成电路包括包含一个或多个晶体管的单元，该晶体管的结构形成在半导体衬底的第一侧中或半导体衬底的第一侧上。集成电路还可以包括互连，该互连的一部分在半导体衬底的第二侧(与第一侧相对的第二侧)下方延伸和/或延伸穿过半导体衬底的第二侧(与第一侧相对的第二侧)，其中，互连结构将提供用于一个或多个晶体管的操作的控制信号。
如本文针对集成电路器件的衬底所使用的，“前侧”(除非另有说明)是指晶体管的结构设置在其上和/或晶体管的结构在其中延伸的衬底的一侧。这样的结构可以包括衬底的掺杂区域，例如其中掺杂区域将用作晶体管的源极或晶体管的漏极。替代地或另外，这样的结构可以包括设置在衬底的前侧上的栅极。晶体管的操作可以包括用于在邻近前侧的衬底的区域中的源极和漏极之间交换电流的沟道的激活。如本文中针对衬底所使用的，“后侧”是指与衬底的前侧相对的衬底的一侧，其中前侧和后侧在彼此平行且彼此偏移的相应平面中延伸。结构可以被认为是衬底的前侧的“上方”，其中该结构与该前侧直接接触或者替代地，经由前侧上的另一结构与衬底耦合。类似地，结构可以被认为是衬底的后侧的“下方”(或“下面”)，其中该结构与后侧接触，或者替代地，通过后侧上的另一结构与衬底耦合。
本文参考经由互连向SRAM存储器单元提供位线信号或字线信号来描述各种实施例的特征，其至少一部分延伸到衬底的后侧下方。然而，这样的讨论可以被扩展以附加地或替代地适用于经由互连到或来自电路的各种信号、电压等中的任一种的交换，该互连至少部分地在衬底的后侧下方延伸。例如，根据不同实施例的互连结构可以与各种类型的存储器单元中的任何一种(例如，不同于SRAM单元)、与寄存器文件的单元或与包括设置在衬底前侧中或前侧上的晶体管结构的其它集成电路交换控制信号、数据信号、电源电压、参考电位(例如，地面)等等。通过说明而非限制的方式，一些实施例可以另外或替代地将总线迹线(例如，数据总线、地址总线等的信号线)的至少一部分或时钟信号线设置在衬底后侧的下方。
图1示出了根据实施例的包括互连结构以操作集成电路的存储器阵列100的说明性示例。存储器阵列100可以包括通常布置在包括N个M位字的N×M矩阵中的许多单元。
如图1所示，SRAM存储器阵列100的SRAM单元10可以布置在N×M矩阵中，该矩阵在每列中具有N个单元并且在每行中具有M个单元。每行对应于M位字，而第i列对应于每一字的第i位，其中1≤i≤M。矩阵中的每个单元10可以耦合到一个字线和两个位线，如所示的。N个位线WL1，…，WLN连接到行解码器110。行解码器110可以解码行地址信号(地址105)并且激活对应的字线WLj，其中l≤j≤N，用于读或写操作。相应地，字线WLj可以沿着存储器阵列100的对应行激活M个单元10。因此，当字线WL2被激活时，SRAM单元1021、1022、1023、1024、1025、102M可以同时访问，以便读取或写入操作。在这些SRAM单元中的每一个内，字线可以激活将对应的位线BL和BL#连接到单元的内部储存器的存取晶体管。存储器阵列100的单元矩阵还包括2M个位线、BLi和BL#i，其中l≤j≤M；因此，可以存在用于每列单元的两个互补位线。列解码器140可以解码列地址信号(地址150)并且激活对应的BL/BL#对。位线对可以选择性地连接到读/写(R/W)电路130，包括感测放大器132(用于读取操作)和写入驱动器134(用于写入操作)。
当执行读取时，可以将储存在单元10中的值发送到位线BL而将值的补码发送到位线BL#。当执行写入时，可以将要储存的值发送到位线BL，而将值的补码发送到位线BL#。数据输入/输出(I/O)缓冲器120连接到R/W电路130。在读取操作期间，列解码器140可以从相关位线对接收数据，并将数据发送到感测放大器132，感测放大器132放大信号并将其发送到数据I/O(输出)缓冲器120，用于由外部电路(未示出)接收。在写操作期间，写入驱动器134可以从数据I/O(输入)缓冲器120检索数据，并将数据发送到对应于由列地址解码器140选择的列地址信号的相关位线对。
存储器阵列100还描绘了输入数据控制115，其接收芯片选择(CS)信号、输出使能(OE)信号和写使能(WE)信号。因为存储器阵列100实际上可以包括多个不同的SRAM芯片，芯片选择信号可以选择待读取或写入的特定SRAM芯片。输出使能信号使能数据I/O缓冲器120，从而允许数据传送到SRAM单元10或从SRAM单元10传送。写入使能信号选择进行读取操作还是进行写入操作。在每次读和写操作期间，这三个信号可以被发送到行解码器10和列解码器140。
图2例示了根据实施例的用于制造集成电路结构的方法200的元件。方法200可以制造至少部分地在衬底的后侧延伸的各种互连中的任何一种，如本文中以各种方式描述的那样。在实施例中，方法200形成导电路径以交换用于操作各种寄存器文件、SRAM(或其它)存储器单元(例如，存储器阵列100，或其它这种电路的)中的任一个的信号或电压。
方法200可以包括，在210，至少部分地在半导体衬底的第一侧中或在半导体衬底的第一侧上形成单元的一个或多个晶体管。单元可以被配置为选择性地储存数据的位(例如，其中单元包括存储器单元、寄存器文件的单元等)。在210的形成可以包括通过第一侧执行掺杂以在衬底中形成一个或多个晶体管源极区和/或晶体管漏极区。替代地或附加地，在210的形成可以包括在第一侧上沉积金属、多晶硅或一个或多个晶体管栅极的其它材料。
在210形成一个或多个晶体管之后，方法200可以在220执行减薄以暴露半导体衬底的第二侧，第二侧与第一侧相对。例如，方法200可以从包括第一侧的晶片形成半导体衬底。在210在晶片中形成一个或多个晶体管之后，处理晶片可以经由第一侧耦合到晶片。在晶片材料减薄期间，处理晶片可以提供机械支撑以形成半导体衬底。减薄可以包括化学机械抛光或其它这样的处理以去除衬底材料。
方法200还可以包括，在230，形成集成电路的第一互连和第二互连。在230的形成可以包括在方法200期间在不同的相应时间形成第一互连和第二互连。例如，形成一个这样的互连可以包括在210形成一个或多个晶体管之后但在220暴露第二侧之前在第一侧上执行电镀或其它金属沉积。在这样的实施例中，另一个这样的互连可以随后在220被暴露之后利用其它处理形成在第二侧上。在其它实施例中，在230的一些互连结构的形成包括在从第一侧去除处理晶片之后在第一侧中或第一侧上执行的处理。
在230的形成可以包括将第一互连和第二互连各自耦合到一个或多个晶体管。第一互连和/或第二互连可以各自耦合以与一个或多个晶体管中的一些或全部交换控制信号、数据信号、电源电压、参考电位等中的相应一个信号。例如，第一互连或第二互连可以被耦合以交换字线信号或位线信号(例如，包括互补信号对中的一个)。在实施例中，第一侧和第二侧各自在第一互连的一部分与第二互连的一部分之间延伸。结果，第一互连和第二互连的相应部分可以位于衬底的相对侧上，例如，至少在包括单元的一些或所有晶体管被设置在其中的区(并在其上方和下方延伸)的区域中。
尽管某些实施例在这方面不受限制，但是方法200可以包括其它操作(未示出)以形成促进单元的操作的附加互连结构。例如，方法200还可以包括形成集成电路的第三互连，例如，其中第三互连的至少一部分在衬底的第二侧处下面延伸并且耦合第三互连以向一个或多个晶体管提供电源电压或参考电位(例如地)。在一些实施例中，在230的形成包括形成例如经由第二侧耦合到半导体衬底的第一金属叠置体。在这样的实施例中，在230的形成还可以包括形成经由第一侧耦合到半导体衬底的第二金属叠置体，例如，其中第一金属叠置体包括第一互连，并且第二金属叠置体包括第二互连。根据不同的实施例，本文描述的各种其它互连结构中的任何一种可以附加地或替代地由方法200制造。
图3示出了例如，诸如可以是存储器阵列100的一部分的六晶体管(6T)SRAM存储器单元305的电路图。在实施例中，存储器单元305包括诸如截面视图300中所示的结构，以经由在衬底的后侧下面延伸的互连部分将信号传送到一个或多个晶体管。存储器单元305仅仅是被耦合以与这样的互连结构交换信号的单元的一个示例。然而，根据不同的实施例，各种其它类型的存储器单元、寄存器文件单元和/或其它这样的集成电路中的任何一个可以被耦合以与这些互连结构一起操作。在实施例中，截面视图300中的电路的制造包括根据方法200的处理。
说明性单元305包括六个晶体管T1,…,T6(例如金属氧化物半导体场效应(MOSFET)晶体管)，每个晶体管包括三个端子：源极端子、漏极端子、栅极端子。在实施例中，晶体管T1、T2、T3和T4是N型MOSFET或NMOS晶体管，而晶体管T5和T6是P型MOSFET或PMOS晶体管。
电源电压VDD可以连接到晶体管T5和T6的源极端子。晶体管T5和T6控制电流流向SRAM单元305的晶体管T3和T4。晶体管T5和T6在本文中称为SRAM单元305的上拉晶体管或TU。PMOS晶体管TU另外可以包括第四端子体(未示出)，其可以与其相应的晶体管的源极端子连接。
晶体管T3和T4的源极端子可以连接到地。晶体管T3和T4在本文中被称为SRAM单元305的下拉晶体管或TD。晶体管T5和T6(上拉晶体管)的漏极端子可以耦合到晶体管T3和T4(下拉晶体管)的漏极端子。晶体管T3、T4、T5和T6与两个背对背(back-to-back)反相器逻辑上相同。
水平字线WL可以连接到晶体管T1和T2的栅极端子。在SRAM单元305内，字线WL可以激活存取晶体管T1和T2，其将对应的位线BL和BL#连接到单元的内部储存器中。晶体管T1的源极(或漏极)端子可以连接到位线BL，而晶体管T2的源极(或漏极)端子可以连接到位线BL#。位线BL和BL#可以是至少在一个位线传送“1”或“0”值时的互补位线，而另一位线传送其补码“0”或“1”。晶体管T1和T2可以通过激活字线WL而导通，允许位线BL/BL#与单元305的其余部分之间的存取。因此可以将晶体管T1和T2称为SRAM单元10的存取晶体管或TA。
在使能时，存取晶体管T1和T2将位线BL和BL#耦合到被表示为V1和V2的互补单元值。SRAM单元值V1可以储存在单元的一侧(T3和T5的漏极端子)，并且单元值V2的补码可以储存在单元的另一侧(T4和T6的漏极端子)。晶体管T3和T4可以是反馈耦合晶体管，其中晶体管T3的漏极端子耦合到晶体管T4的栅极端子，而晶体管T4的漏极端子耦合到晶体管T3的栅极端子。本文描述的示例性实施例涉及6T SRAM单元，然而，该原理适用于其它类型的SRAM单元，例如4T SRAM单元、各种非SRAM存储器单元、寄存器文件单元或其它这样的集成电路。
如截面视图300所示，存储器单元305可以被耦合以交换一个或多个信号和/或电压(例如，包括WL、BL和/或BL#)，每个交换都经由相应的互连部分，互连部分在晶体管T1,…,T6以各种方式设置在其中和/或其上的衬底的后侧下方延伸。半导体衬底310形成前侧312和与前侧312相对的后侧314，其中，晶体管结构在前侧312中或上以各种方式形成。例如，存储器单元305的晶体管T1可以包括设置在侧312上的栅极320、以及各自设置在侧312的下方并与其邻接的掺杂区域322、324(例如，分别地，源极和漏极)。替换地或另外，存储器单元305的晶体管T2可以包括设置在侧312上的栅极330、以及各自设置在侧312下方并与其邻接的掺杂区域332、334(例如，分别地，源极和漏极)。本文使用较轻的阴影以通过不同的方式指示包括衬底的前侧的晶体管层。
在实施例中，一个或多个晶体管被耦合以经由互连交换信号，互连的一部分设置在表面314上或在表面314下方延伸。通过说明而非限制的方式，用于将位线信号BL传送到掺杂区域322的互连可以包括迹线部分360(以截面示出)以及过孔370，其中，迹线部分360沿侧314的表面延伸或在侧314的表面下方延伸，并且过孔362穿过侧314并且至少部分地穿过衬底310在迹线部分360与掺杂区域322之间延伸。替代地或另外，用于将互补位线信号BL#传送到掺杂区域322的互连可以包括迹线部分362(以截面示出)以及过孔372，其中，迹线部分362沿侧314的表面延伸或在侧面314的表面下方延伸，并且过孔372穿过衬底310在迹线部分362与掺杂区域332之间延伸。尽管某些实施例在这方面不受限制，一个晶体管或多个晶体管各自经由设置在侧312上或上方的相应互连进一步交换一个或多个信号、电压等。例如，用于向栅极320和/或栅极330提供字线信号WL的互连340可以包括设置在侧312上方的金属层中的迹线。
尽管一些实施例在这方面不受限制，在后侧314下方延伸的一个或多个互连可以附加地或替代地传送参考电位(例如，地)、电源电压(例如，Vcc、Vdd等)或各种其它信号中的任一种，例如输入、输出、数据、控制等信号。说明性电源线380、382是这样的附加或替代的互连结构的示例。为了在衬底310的任一侧上提供互连结构，各种实施例允许互连更厚和/或具有更大的节距。这可以使得IC器件的互连能够具有相对低的电阻和/或较宽的跨度，从而允许改进的信令特性。
图4A示出了根据另一实施例的被耦合以经由半导体衬底的后侧交换信号的电路的截面视图400。在截面视图400中示出的集成电路可以包括例如存储器单元305的一些或全部特征。在实施例中，截面视图400中的电路的制造包括根据方法200的处理。如截面视图400所示，设置在衬底中或衬底上的一个或多个晶体管可以被耦合以经由互连交换信号、电压等，互连的至少一部分在衬底的后侧的下方延伸。
例如，半导体衬底410可以形成前侧412和后侧414，其中半导体结构形成在前侧412中或前侧412上。在所示的说明性实施例中，第一晶体管包括设置在侧412上的栅极420、以及掺杂区域422、424，掺杂区域422、424各自在侧412下方延伸并与侧412邻接。替代地或另外，第二晶体管可以包括设置在侧412上的栅极430、以及掺杂区域432、434，掺杂区域432、434各自在侧412的下方延伸并与侧412邻接。第一晶体管的操作可以包括栅极420，栅极420响应于诸如说明性字线信号WL的信号来激活掺杂区域422、424之间的沟道。类似地，第二晶体管的操作可以包括栅极430，栅极430响应于相同的信号(或替代地，一些其它信号)来激活掺杂区域432、434之间的沟道。然而，在截面视图400中的这种晶体管的特定类型、数量和相对配置仅仅是说明性的，并且可以根据不同的实施例而变化。
在实施例中，用于将字线信号WL传送到栅极420、430中的一个或两个的互连可以包括迹线部分440(在侧视图中示出)、过孔442和另一迹线部分444。迹线部分440可以沿侧414的表面延伸或在侧414的表面下方延伸，其中迹线部分444在侧412上方延伸，并且过孔462延伸穿过衬底410以提供迹线部分440、444彼此的耦合。互连还可以包括其它过孔结构，其它过孔结构以各种方式设置在侧412上，用于将过孔442耦合到迹线部分444和/或用于将迹线部分444耦合到栅极420、430中的一个或两个。尽管某些实施例在这方面不受限制，但用于操作晶体管的一个或多个其它互连结构可以在侧412上方延伸。这些互连结构(例如包括说明性互连部分450、452(以截面示出))可以通过过孔结构(未示出)来以各种方式耦合，以用于操作第一晶体管和/或第二晶体管。例如，互连部分450可以被耦合以向掺杂区域422提供位线信号BL和/或互连部分452可以被耦合以向掺杂区域432提供互补位线信号BL#。
图4B示出了根据另一实施例的被耦合以经由半导体衬底的后侧交换信号的电路的截面视图460。在截面视图460中示出的集成电路可以包括例如存储器单元305的一些或全部特征。在实施例中，截面视图460中的电路的制造包括根据方法200的处理。如截面视图460所示，设置在衬底中或衬底上的一个或多个晶体管可以被耦合以经由互连交换信号、电压等，互连的至少一部分在衬底的后侧的下方延伸。
例如，半导体衬底470可以形成前侧472和后侧474，其中，晶体管结构形成在前侧472中或前侧472上。在所示的说明性实施例中，晶体管包括设置在侧472上的栅极480、以及在在侧472下方延伸并与其邻接的掺杂区域482。响应于诸如说明性字线信号WL之类的信号，栅极480可以激活掺杂区域482与晶体管的另一掺杂区域(未示出)之间的沟道。在实施例中，用于将字线信号WL传送到栅极480的互连包括迹线部分490(以截面示出)，其沿侧474的表面延伸或在侧474的表面下方延伸。这样的互连还可以包括过孔484，过孔484从迹线部分490延伸穿过后侧474并且至少部分地穿过衬底470，例如其中过孔484直接耦合到侧472处的栅极480。在一些实施例中，用于操作晶体管的一个或多个其它互连结构可以在侧472上方延伸。例如，互连部分492(在侧视图中示出)可以通过过孔494耦合以向掺杂区域482提供位线信号BL。
图5A、5B以截面视图示出了根据实施例的制造集成电路结构的处理的各个阶段501-506。诸如阶段501-506的处理可以包括例如方法200的操作。在实施例中，这样的处理可以制造诸如截面视图300、400、460中的一个中所示的集成电路结构。
在阶段501，体衬底材料510a包括侧512，其中在诸如一个或多个SRAM存储器单元的那些的晶体管结构520的侧512中和/或上进行各种形式的处理。衬底材料510a可以包括适用于常规晶片处理技术的各种材料中的任何一种，例如，包括但不限于，绝缘体上硅(SOI)材料、轻掺杂单晶硅或锗等。例如，体衬底材料510a可以是晶片的，其中，由阶段501-506表示的处理从该晶片形成衬底510b。晶体管结构520可以包括例如用于一个或多个晶体管中的每一个的相应栅极和/或掺杂区域。在侧512中和上形成晶体管结构520可以包括各种掩模、掺杂、蚀刻、金属沉积和/或适合于常规IC制造技术的其它操作中的任何一种。某些实施例不限于特定类型、数量、相对布置和/或制造晶体管结构520的一个或多个晶体管的方法。
尽管一些实施例在这方面不受限制，但用于提供晶体管结构520的操作的一个或多个互连可以形成在侧512上或上方。通过说明而非限制的方式，提供字线信号的互连可以包括迹线部分WL 522(在侧视图中示出)，其例如被耦合到设置在侧512上的一个或多个栅极。迹线部分WL 522可以形成在金属层中，例如，包括形成在侧512上的多个金属层的金属叠置体的金属层(未示出)。这样的金属叠置体的制造可以包括适合于各种常规掩模、蚀刻、金属沉积和/或其它技术中的任何一种的操作，其在本文中没有详细描述，并且在一些实施例中不是限制性的。
在阶段502，在阶段501形成的组件可以是反向的或者是以其它方式准备减薄的，以去除体衬底材料510a中的一些。例如，处理晶片(未示出)可以经由前侧512(例如，间接经由在前侧512上形成的结构)耦合到衬底材料510a，其中处理层将在衬底材料510a的减薄期间提供机械支撑。这种减薄例如可以包括研磨、湿法蚀刻、化学机械抛光(CMP)和/或其它这样的处理，这可以导致从体衬底材料510a形成衬底510b(例如，其中衬底510b包括先前衬底材料510a的半导体材料)。在一个说明性实施例中，具有厚度h1的体衬底材料510a例如可以为几百微米(μm)的量级，例如，在200-500μm(或在一些实施例中更小)的范围内。厚度h1可以被减小到例如1-10μm的量级的厚度h2。然而，这些尺寸可以根据具体实施细节而变化，并且在特定实施例中不是限制性的。如在阶段503所示，这种减薄可以暴露衬底510b的与前侧512相对的后侧514。
在阶段504，可以执行掩模和蚀刻处理，包括在后侧514上设置图案化掩模530，并通过图案化掩模进行蚀刻以形成一个或多个过孔532，一个或多个过孔532各自从后侧514至少延伸到包括一些晶体管结构520的衬底510b的水平。在所示的说明性实施例中，一个或多个过孔532各自以各种方式延伸到相应的掺杂区域(例如，晶体管源极和晶体管漏极中的一个)。在形成一个或多个过孔532之后，填充金属534可以被电镀和/或以其它方式沉积在其中以形成导电互连结构，该导电互连结构至少部分地延伸穿过后侧514与晶体管结构520中的一个或多个之间的衬底510b。
在阶段506，可以执行图案化的金属沉积处理以在衬底510b下形成一个或多个迹线，该一个或多个迹线部分直接或间接地设置在后侧514上。在所示的说明性实施例中，迹线部分540、542(以截面示出)被各自耦合到相应的过孔534。尽管某些实施例在这方面不受限制，但迹线部分540、542可以在相同的金属层中或在形成在后侧514的下方的金属叠置体(未示出)的不同的金属层中形成。例如，迹线部分540、542可以例如各自被耦合，以通过各种方式向晶体管结构520提供互补位线信号中的相应一个信号。迹线部分540、543和WL 522的特定配置仅仅是实施例的一个示例，其中，IC器件包括经由半导体衬底的不同相应侧耦合到一个或多个晶体管的互连。根据不同的实施例，互连的各种其它组合中的任何一种(例如，每一个交换电源电压、参考电位、控制信号、数据信号等中的相应的一个)可以附加地或替代地经由衬底的不同侧耦合到一个或多个晶体管。
图6例示了根据本发明的一个实施方式的计算设备600。计算设备600容纳板602。板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合到板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合到板602。在另外的实施方式中，通信芯片606是处理器604的一部分。
根据其应用，计算设备600可以包括可以或可以不物理和电耦合到板602的其它部件。这些其它部件包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、音频编解码器、视频编解码器、功率放大器、全球定位***(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机、大容量储存设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片606实现了无线通信，以将数据传送到计算设备600以及从计算设备600传送数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固态介质传送数据的电路、设备、***、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包括任何电线。通信芯片606可以实现多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备600的处理器604包括封装在处理器604内的集成电路管芯。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何设备和设备的一部分。通信芯片606还包括封装在通信芯片606内的集成电路管芯。
在各种实施方式中，计算设备600可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字录像机。在另外的实施方式中，计算设备600可以是处理数据的任何其它电子设备。
本发明的实施例可以作为计算机程序产品或软件来提供，该计算机程序产品或软件可以包括具有存储在其上的指令的机器可读介质，该指令可以用于对计算机***(或其它电子设备)进行编程以执行根据本发明的实施例的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式储存或传送信息的任何机制。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读储存介质(例如，只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘储存介质、光储存介质、闪速存储器设备等)、机器(例如，计算机)可读传输介质(电、光、声或其它形式的传播信号(例如，红外信号、数字信号等))等等。
图7例示了计算机***700的示例性形式的机器的图解表示，在计算机***700内可以执行用于使机器执行本文所述的任何一个或多个方法的一组指令。在替代的实施例中，机器可以被连接(例如，联网)到局域网(LAN)、内联网、外联网或互联网中的其它机器。该机器可以作为客户-服务器网络环境中的服务器或客户端机器运行，或者作为对等(或分布式)网络环境中的对等机器运行。该机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、web设备、服务器、网络路由器、交换机或桥接器、或者能够执行指定该机器要采取的动作的一组指令(顺序或其它方式)的任何机器。此外，虽然仅示出单个机器，但术语“机器”也应被理解为包括单独或联合执行一组(或多组)指令以执行本文描述的任何一个或多个方法的任何机器(例如，计算机)的集合。
示例性计算机***700包括处理器702、主存储器704(例如，只读存储器(ROM)、闪速存储器、诸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等的动态随机存取存储器(DRAM)、静态存储器706(例如，闪速存储器、静态随机存取存储器(SRAM)等)以及经由总线730彼此通信的次级存储器718(例如，数据储存设备)。
处理器702表示一个或多个通用处理设备，例如微处理器、中央处理单元等。更具体地，处理器702可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实现其它指令集的处理器、或者实现指令集的组合的处理器。处理器702还可以是诸如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等的一个或多个专用处理设备。处理器702被配置为执行处理逻辑726以执行本文描述的操作。
计算机***700还可以包括网络接口设备708。计算机***700还可以包括视频显示单元710(例如，液晶显示器(LCD)、发光二极管显示器(LED)或阴极射线管(CRT))、字母数字输入设备712(例如，键盘)、光标控制设备714(例如，鼠标)和信号生成设备717(例如，扬声器)。
次级存储器718可以包括机器可访问的储存介质(或者更具体地是计算机可读储存介质)732，在机器可访问的储存介质732上储存有体现本文描述的方法或功能中的任何一种或多种的一个组或多组指令(例如，软件722)。软件722还可以在由计算机***700执行期间完全或至少部分地驻留在主存储器704内和/或处理器702内，主存储器704和处理器702还构成机器可读储存介质。软件722还可以经由网络接口设备708在网络720上被发送或接收。
虽然机器可访问存储介质732在示例性实施例中被示出为单个介质，但是术语“机器可读储存介质”应被认为包括储存一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库、和/或相关联的高速缓存和服务器)。术语“机器可读储存介质”还应该被认为包括能够储存或编码由机器执行的一组指令并使机器执行本发明的任何一个或多个方法的任何介质。术语“机器可读储存介质”相应地被认为包括但不限于固态存储器以及光学和磁性介质。
图8例示了根据一个实施例的计算设备800。计算设备800可以包括多个部件。在一个实施例中，这些部件被附接到一个或多个母板。在替代的实施例中，这些部件被制造到单个片上***(SoC)管芯而不是母板上。计算设备800中的部件包括但不限于集成电路管芯802和至少一个通信芯片808。在一些实施方式中，通信芯片808被制造为集成电路管芯802的一部分。集成电路管芯802可以包括CPU 804以及可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)之类的技术提供的通常用作高速缓冲存储器的管芯上存储器806。
计算设备800可以包括可以或可以不物理和电耦合到母板或者在SoC管芯内制造的其它部件。这些其它部件包括但不限于，易失性存储器810(例如，DRAM)、非易失性存储器812(例如，ROM或闪速存储器)、图形处理单元814(GPU)、数字信号处理器816、加密处理器842(在硬件内执行加密算法的专用处理器)、芯片组820、天线822、显示器或触摸屏显示器824、触摸屏控制器826、电池829或其它电源、功率放大器(未示出)、全球定位***(GPS)设备828、罗盘830、运动协处理器或传感器832(其可以包括加速计、陀螺仪和罗盘)、扬声器834、相机836、用户输入设备838(诸如键盘、鼠标、触控笔和触摸板)以及大容量储存设备840(诸如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片808实现了无线通信，以将数据传送到计算设备800和从计算设备800传送数据。术语“无线”及其派生词可以用来描述可以通过使用经调制的电磁辐射来经由非固体介质传送数据的电路、设备、***、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何电线，虽然在一些实施例中它们可能不包含电线。通信芯片808可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备800可以包括多个通信芯片808。例如，第一通信芯片808可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片808可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。在各种实施例中，计算设备800可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在另外的实施方式中，计算设备800可以是处理数据的任何其它电子设备。
在一个实施方式中，集成电路包括半导体衬底和单元，该单元包括至少部分地设置在半导体衬底的第一侧中或半导体衬底的第一侧上的一个或多个晶体管，其中，半导体衬底的第二侧与第一侧相对。集成电路还包括耦合到一个或多个晶体管的第一互连、以及耦合到一个或多个晶体管的第二互连，其中，第一侧和第二侧各自在第一互连的一部分与第二互连的一部分之间延伸。
在实施例中，第一互连和第二互连的其中之一被耦合以向一个或多个晶体管提供控制信号。在另一实施例中，控制信号包括字线信号和位线信号的其中之一。在另一实施例中，单元包括存储器单元。在另一实施例中，存储器单元包括静态随机存取存储器单元。在另一实施例中，单元包括寄存器文件单元。在另一实施例中，第一互连和第二互连各自被耦合以提供字线信号和位线信号中的相应一个信号，集成电路还包括第三互连，以向一个或多个晶体管提供电源电压和参考电位的其中之一。
在另一实施例中，第一互连包括延伸穿过第二侧和半导体衬底的过孔以直接耦合到第一侧处的栅极。在另一实施例中，集成电路包括经由第二侧耦合到半导体衬底的第一金属叠置体，第一金属叠置体包括第一互连。在另一实施例中，集成电路包括经由第一侧耦合到半导体衬底的第二金属叠置体，第二金属叠置体包括第二互连。
在一种实施方式中，用于制造集成电路的方法包括至少部分地在半导体衬底的第一侧中或在半导体衬底的第一侧上形成单元的一个或多个晶体管，并且在形成一个或多个晶体管后，执行减薄以暴露半导体衬底的第二侧，第二侧与第一侧相对。该方法还包括形成集成电路的第一互连和第二互连，包括将第一互连和第二互连各自耦合到一个或多个晶体管，其中，第一侧和第二侧各自在第一互连的一部分与第二互连的一部分之间延伸。
在实施例中，将第一互连和第二互连各自耦合到一个或多个晶体管包括耦合第一互连和第二互连的其中之一以提供控制信号。在另一实施例中，控制信号包括字线信号和位线信号的其中之一。在另一实施例中，单元包括存储器单元。在另一实施例中，存储器单元包括静态随机存取存储器单元。在另一实施例中，单元包括寄存器文件单元。在另一实施例中，将第一互连和第二互连各自耦合到一个或多个晶体管包括各自耦合第一互连和第二互连以提供字线信号和位线信号中的相应一个，并且该方法还包括形成集成电路的第三互连，包括耦合第三互连以向一个或多个晶体管提供电源电压和参考电位的其中之一。在另一实施例中，形成第一互连包括形成延伸穿过第二侧和半导体衬底的过孔，其中，过孔直接耦接到第一侧处的栅极。在另一实施例中，形成第一互连包括形成经由第二侧耦合到半导体衬底的第一金属叠置体。在另一实施例中，形成第二互连包括形成经由第一侧耦合到半导体衬底的第二金属叠置体。
在另一实施方式中，***包括集成电路，该集成电路包括半导体衬底、单元、第一互连以及第二互连，该单元包括至少部分地设置在半导体衬底的第一侧中或半导体衬底的第一侧上的一个或多个晶体管，其中，半导体衬底的第二侧与第一侧相对，第一互连耦合到一个或多个晶体管，并且第二互连耦合到一个或多个晶体管，其中，第一侧和第二侧各自在第一互连的一部分与第二互连的一部分之间延伸。该***还包括耦合到集成电路的显示设备，该显示设备基于各自在单元与第一互连和第二互连中的相应一个互连之间的交换来显示图像。
在实施例中，第一互连和第二互连的其中之一被耦合以向一个或多个晶体管提供控制信号。在另一实施例中，控制信号包括字线信号和位线信号的其中之一。在另一实施例中，单元包括存储器单元。在另一实施例中，存储器单元包括静态随机存取存储器单元。在另一实施例中，单元包括寄存器文件单元。在另一实施例中，第一互连和第二互连各自被耦合以提供字线信号和位线信号中的相应一个，并且集成电路还包括第三互连以向一个或多个晶体管提供电源电压和参考电位的其中之一。在另一实施例中，第一互连包括延伸穿过第二侧和半导体衬底的过孔，以直接耦合到第一侧处的栅极。在另一实施中，集成电路包括经由第二侧耦合到半导体衬底的第一金属叠置体，该第一金属叠置体包括第一互连。在另一实施例中，集成电路包括经由第一侧耦合到半导体衬底的第二金属叠置体，该第二金属叠置体包括第二互连。
本文描述了用于操作存储器器件的技术和体系结构。在以上描述中，出于解释的目的，阐述了许多具体细节以便提供对某些实施例的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践某些实施例。在其它实例中，结构和设备以框图形式示出以免使说明书难以理解。
说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。说明书中各处出现的短语“在一个实施例中”不一定都指相同的实施例。
本文的具体实施方式中的一些部分是根据对计算机存储器内的数据位的操作的算法和符号表示来呈现的。这些算法描述和表示是计算领域的技术人员使用的手段，从而以最有效地方式将其工作的实质传达给本领域其他技术人员。本文中的算法一般被认为是导致期望结果的步骤的前后一致的序列。这些步骤是需要对物理量进行物理操纵的步骤。通常，但不一定，这些量采取能够被储存、传输、组合、比较和以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，有时将这些信号称为比特、值、元素、符号、字符、术语、数字等是方便的。
然而，应该记住的是，所有这些和类似的术语都与适当的物理量相关联，并且仅仅是适用于这些量的便利标签。除非特别声明，否则从本文的讨论中显而易见的是，应该理解，在整个说明书中，利用诸如“处理”或“计算”或“运算”或“确定”或“显示”等的术语的讨论是指计算机***或类似的电子计算设备的动作和处理，该计算机***或类似的电子计算设备操纵被表示为计算机***的寄存器和存储器内的物理(电子)量的数据并将其转换为类似地表示为计算机***存储器或寄存器或其它这种信息储存、传输或显示设备内的物理量的其它数据。
某些实施例还涉及用于执行本文的操作的装置。该装置可以为了所需目的而专门构造，或者其可以包括通过计算机中储存的计算机程序选择性地激活或重新配置的通用计算机。这样的计算机程序可以储存在计算机可读储存介质中，例如但不限于包括软盘、光盘、CD-ROM和磁光盘的盘、只读存储器(ROM)、诸如动态RAM(DRAM)的随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡的任何类型的盘或适合于储存电子指令并且耦合到计算机***总线的任何类型的介质。
本文呈现的算法和显示并不固有地涉及任何特定的计算机或其它装置。根据本文的教导，各种通用***可以与程序一起使用，或者可以证明构造更专用的装置以执行所需的方法步骤是方便的。从本文的描述中将会看到各种这些***所需的结构。另外，某些实施例没有参考任何特定的编程语言来描述。应该理解，可以使用各种编程语言来实现本文描述的这些实施例的教导。
除了本文描述的内容之外，在不背离其范围的情况下，可以对所公开的实施例及其实施方式进行各种修改。因此，本文中的图示和示例应被解释为说明性的，而不是限制性的。本发明的范围应当仅由下面的权利要求来衡量。

Claims (25)

1.一种集成电路，包括：
半导体衬底；
单元，所述单元包括一个或多个晶体管，所述一个或多个晶体管至少部分地设置在所述半导体衬底的第一侧中或所述半导体衬底的第一侧上，其中，所述半导体衬底的第二侧与所述第一侧相对；
第一互连，所述第一互连耦合到所述一个或多个晶体管；以及
第二互连，所述第二互连耦合到所述一个或多个晶体管，其中，所述第一侧和所述第二侧各自在所述第一互连的一部分与所述第二互连的一部分之间延伸。
2.根据权利要求1所述的集成电路，其中，所述第一互连和所述第二互连的其中之一被耦合以向所述一个或多个晶体管提供控制信号。
3.根据权利要求2所述的集成电路，其中，所述控制信号包括字线信号和位线信号的其中之一。
4.根据权利要求1和2中任一项所述的集成电路，其中，所述单元包括存储器单元。
5.根据权利要求4所述的集成电路，其中，所述存储器单元包括静态随机存取存储器单元。
6.根据权利要求1所述的集成电路，其中，所述单元包括寄存器文件单元。
7.根据权利要求1和2中任一项所述的集成电路，其中，所述第一互连和所述第二互连各自被耦合以提供字线信号和位线信号中的相应一个信号，所述集成电路还包括第三互连，以向所述一个或多个晶体管提供电源电压和参考电位的其中之一。
8.根据权利要求1和2中任一项所述的集成电路，所述第一互连包括延伸穿过所述第二侧和所述半导体衬底的过孔，以直接耦合到所述第一侧处的栅极。
9.根据权利要求1和2中任一项所述的集成电路，其中，所述集成电路包括经由所述第二侧耦合到所述半导体衬底的第一金属叠置体，所述第一金属叠置体包括所述第一互连。
10.根据权利要求9所述的集成电路，其中，所述集成电路包括经由所述第一侧耦合到所述半导体衬底的第二金属叠置体，所述第二金属叠置体包括所述第二互连。
11.一种用于制造集成电路的方法，所述方法包括：
至少部分地在半导体衬底的第一侧中或上形成单元的一个或多个晶体管；
在形成所述一个或多个晶体管之后，执行减薄以暴露所述半导体衬底的第二侧，所述第二侧与所述第一侧相对；以及
形成所述集成电路的第一互连和第二互连，包括：将所述第一互连和所述第二互连各自耦合到所述一个或多个晶体管，其中，所述第一侧和所述第二侧各自在所述第一互连的一部分与所述第二互连的一部分之间延伸。
12.根据权利要求11所述的方法，其中，将所述第一互连和所述第二互连各自耦合到所述一个或多个晶体管包括：耦合所述第一互连和所述第二互连的其中之一以提供控制信号。
13.根据权利要求12所述的方法，其中，所述控制信号包括字线信号和位线信号的其中之一。
14.根据权利要求11和12中任一项所述的方法，其中，所述单元包括存储器单元。
15.根据权利要求14所述的方法，其中，所述存储器单元包括静态随机存取存储器单元。
16.根据权利要求11和12中任一项所述的方法，其中，所述单元包括寄存器文件单元。
17.根据权利要求11和12中任一项所述的方法，其中，将所述第一互连和所述第二互连各自耦合到所述一个或多个晶体管包括：各自耦合所述第一互连和所述第二互连以提供字线信号和位线信号中的相应一个信号，所述方法还包括形成所述集成电路的第三互连，形成所述集成电路的第三互连包括：耦合所述第三互连以向所述一个或多个晶体管提供电源电压和参考电位的其中之一。
18.根据权利要求11和12中任一项所述的方法，其中，形成所述第一互连包括：形成延伸穿过所述第二侧和所述半导体衬底的过孔，其中，所述过孔直接耦合到所述第一侧处的栅极。
19.根据权利要求11和12中任一项所述的方法，其中，形成所述第一互连包括：形成经由所述第二侧耦合到所述半导体衬底的第一金属叠置体。
20.根据权利要求19所述的方法，其中，形成所述第二互连包括：形成经由所述第一侧耦合到所述半导体衬底的第二金属叠置体。
21.一种***，包括：
集成电路，所述集成电路包括：
半导体衬底；
单元，所述单元包括一个或多个晶体管，所述一个或多个晶体管至少部分地设置在所述半导体衬底的第一侧中或所述半导体衬底的第一侧上，其中，所述半导体衬底的第二侧与所述第一侧相对；
第一互连，所述第一互连耦合到所述一个或多个晶体管；以及
第二互连，所述第二互连耦合到所述一个或多个晶体管，其中，
所述第一侧和所述第二侧各自在所述第一互连的一部分与所述第二互连的一部分之间延伸；以及
显示设备，所述显示设备耦合到所述集成电路，所述显示设备基于各自在所述单元与所述第一互连和所述第二互连中的相应一个互连之间的交换来显示图像。
22.根据权利要求21所述的***，其中，所述第一互连和所述第二互连的其中之一被耦合以向所述一个或多个晶体管提供控制信号。
23.根据权利要求22所述的***，其中，所述控制信号包括字线信号和位线信号的其中之一。
24.根据权利要求21和22中任一项所述的***，其中，所述单元包括存储器单元。
25.根据权利要求24所述的***，其中，所述存储器单元包括静态随机存取存储器单元。
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