CN107919361A - 三维电路及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维电路及其制造方法。多层电路(例如，3D存储器阵列)具有一组围绕配置在多层区域的周边的接触区域，其中联机形成至在W个层中的电路元件。各接触区域具有多个在其上具有着陆区的梯级，其包括在多达M个层上的梯级，其中M可远小于W。接触区域的组合在全部W个层上提供着陆区，在组合中的各接触区域具有在W个层的不同子集上的着陆区。一种装置的形成方法，使用刻蚀‑修整工艺以在全部接触区域中形成M个层，且在一些接触区域中使用一次或多次的非等向性刻蚀。

Description

三维电路及其制造方法
技术领域
本发明总体上是有关于一种高密度集成电路装置，且特别是有关于一种用于多层(multilevel)三维装置的层间连接件(interlevel connector)的形成方法。
背景技术
在存储器装置的制造中，集成电路上每单位面积的数据量可以是一关键因素。因此，当存储器装置的关键尺寸达到光刻技术的极限时，为了达成更高的储存密度以及较低的每位的成本，已提出用于叠层多层存储单元(memory cell)的技术。
举例来说，在赖(Lai)等人「多层可叠层薄膜晶体管与非门型闪存(A Multi-LayerStackable Thin-Film Transistor(TFT)NAND-Type Flash M emory)」(IEEE Int’lElectron Devices Meeting，11-13Dec.2006)以及在荣格(Jung)等人「使用用于超过30纳米节点的ILD和TANOS结构上的叠层单晶硅层的三维叠层与非门闪存技术(ThreeDimensionally Stacke d NAND Flash Memory Technology Using Stacking SingleCrystal Si L ayers on ILD and TANOS Structure for Beyond 30nm Node)」(IEEE Int’l Electron Devices Meeting，11-13Dec.2006)的文献中，薄膜晶体管(thin filmtransistor)技术应用至电荷捕捉存储器(charge trapping memo ry)。
在约翰逊(Johnson)等人「具有二极管/反熔丝存储单元的三维阵列的512-MbPROM(512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse MemoryCells)」(IEEE J.of Solid-State Circuits，vol.38，no.11，Nov.2003)的文献中，交叉点阵列(cross-point array)技术已应用于反熔丝存储器(anti-fuse memory)。亦可参照克利夫斯(Cleeves)的标题为「三维存储器(Three-Dimensional Memory)」的美国专利案第7，081,377号案。
于电荷捕捉存储器技术中提供垂直与非门胞的另一种架构于金(Kim)等人「用于具有VRAT和PIPE的超高密度闪存的新颖三维结构(Novel 3-D Structure for Ultra-HighDensity Flash Memory with VRAT and PIP E)」(2008Symposium on VLSI TechnologyDigest of Technical Papers；17-19June 2008；pages 122-123)的文献中。
在三维(three-dimensional；3D)叠层存储器装置中，用于耦接存储单元下层至周边电路(诸如译码器(decorder)、驱动器(driver)等)的导电内联机穿过上层。已形成阶梯(stairstep)结构以适应内联机，使得垂直层间联机可连接至电路的各层着陆区(landingarea)上，垂直层间联机延伸至叠层的顶层上的平面以通过金属层中的图案化导体布线(routing)至周边电路。
一种用于制造阶梯结构的减少光刻步骤次数的方法描述于田中(Tana ka)等人「用于超高密度闪存的具有穿孔和插塞工艺的位成本可变技术(B it Cost ScalableTechnology with Punch and Plug Process for Ultra High Density Flash Memory)」(2007Symposium on VLSI Technology Digest of Technical Papers；12-14June 2007，pages：14-15)的文献中。举例来说，田中在图8中描述了掩模、刻蚀、修整(trim)次序。
其他技术描述于2013年12月3日发布的美国专利案第8,598,032号案，标题为减少掩模数于具有叠层接触层的集成电路装置(REDUCED N UMBER OF MASK FOR IC DEVICEWITH STACKED CONTACT LE VELS)；2013年2月26日发布的美国专利案第8,383,512号案，标题为多层联机结构的制造方法(METHOD FOR MAKING MULTILAYER CON NECTIONSTRUCTURE)；2014年9月16日发布的美国专利案第8,836,137号案，标题为三维叠层多芯片模块的产生方法(METHOD FOR CRE ATING A 3D STACKED MULTICHIP MODULE)；2015年6月2日发布的美国专利案第9,048,341号案，标题为集成电路电容及方法(INTEGRA TEDCIRCUIT CAPACITOR AND METHOD)；2014年1月21日发布的美国专利案第8,633,099号案，标题为三维叠层集成电路装置中的层间连接件的形成方法(METHOD FOR FORMINGINTERLEVEL CONNECT ORS IN A THREE-DIMENSIONAL STACKED IC DEVICE)；以及2014年5月27日发布的美国专利案第8,736,069号案，标题为具有增加厚度的停止层的多层垂直插塞形成(MULTI-LEVEL VERTICAL PLUG FORMA TION WITH STOP LAYERS OF INCREASINGTHICKNESSES)，其揭露内容在此并入本文作为参考。
然而，3D叠层存储器装置以及其他3D电路结构的接触结构的缺点包括需要多次的光刻和刻蚀掩模步骤以及在布局中需要相对大的面积。这些问题皆会增加成本以及降低电路密度。当为了高密度电路增加层数，这些缺点变得愈来愈困难。
期望能提供一种技术可限制所需要的光光刻掩模数量以及接触结构(包括层间连接件)所消耗的面积量，且特别是用于具有大量层数的3D装置。
发明内容
所述装置包括具有配置在多层电路的核心区域的边界上的层间连接件的多层电路。多层电路包括3D多层区域(例如，包括3D存储器阵列的区域)以及一组围绕配置在多层区域的周边的接触区域，其中产生连接至多层中的电路元件。在接触区域中的电路元件可以是连接至多层电路中的字线、位线或其他电路元件的导体。多层区域可以表征为具有对其产生接点的W个层，具有在接触区域中的层间连接件接触各层上的着陆区。各接触区域具有多个在其上具有着陆区的梯级，其包括在多达最大M个层上的梯级，其中数量M等于梯级数量(例如使用刻蚀-修整工艺形成的梯级数量)且可以远小于W(例如约1/2、1/4或1/8的W)。一组接触区域的组合在全部W个层上提供着陆区，且在上述组合中的各接触区域可具有在W个层的不同子集上的着陆区。
一种装置的形成方法包括使用刻蚀-修整工艺以在全部接触区域中形成M个层，且在接触区域的子集中使用一次或多次非等向性阶段刻蚀工艺以在该组W个层的不同子集中形成着陆区，其中各不同的子集可具有在多达M个层上的接触区域。刻蚀-修整工艺可包括超过一次刻蚀-修整循环，各刻蚀-修整循环使用刻蚀-修整掩模。所述方法可包括使用超过1个非等向性阶段刻蚀工艺，各阶段刻蚀工艺使用暴露接触区域的子集中的全部M个梯级的单一阶段掩模。
子句「刻蚀-修整掩模」和术语「阶段掩模」在本文中是用作标记，而非意味着结构。举例而言，可使用相同类型的掩模材料(例如光刻胶)实行或可使用不同类型的掩模材料实行「刻蚀-修整掩模」和「阶段掩模」。
提供一组刻蚀掩模标线片用于上述方法中。
本文所述的装置可提供在较小面积中实行多层电路，是因为接触区域和层间连接件的配置需要的面积减小。本文所述的装置相较于先前技术可使用较少量的光掩模步骤产生。再者，实行上述技术可具有高可靠性(rel iability)以及良好的工艺裕度(processmargin)。
本发明的其他方面和优点可参考附图、实施方式以及后附的申请专利范围的说明。
附图说明
图1是一种于阵列区周边上的接触区域中包括阶梯接触结构的集成电路的方块图。
图2以示意的形式绘示一种具有多层的3D存储器结构，其可与如本文所述的阶梯接触结构耦接。
图3A、图3B、图3C以及图3D是一组绘示现有技术已知的一种「刻蚀-修整循环(etch-trim cycle)」的简化图，其中导电层的叠层是由介电层分隔，刻蚀一层、修整刻蚀掩模以及刻蚀一层以产生图3D的结构。
图4A至图4B是一组绘示现有技术已知的一种多层「阶段刻蚀(step etch)」的简化图。
图5绘示介电材料覆盖一部分经处理的叠层的着陆区。
图6示出图5的具有穿过介电材料向下至着陆区形成的接触开口的结构。
图7绘示图6的已填满导电材料后的接触开口的结构，其形成与着陆区接触的层间连接件。
图8A以示意剖面绘示可应用至现有技术以形成层间接点(contact)的具有39层的多层电路。
图8B根据现有技术的一种实行所绘示的多层区域以及围绕多层区域周边的接触区域的布局配置。
图9A以示意剖面绘示施行如本文所述的刻蚀-修整工艺后的多层电路。
图9B绘示一种用于图9A刻蚀-修整工艺中的用于多层区域以及接触区域的掩模布局配置。
图10A以示意剖面绘示施行如本文所述的阶段刻蚀工艺后的多层电路。
图10B绘示一种用于图10A阶段刻蚀工艺中的用于多层区域以及接触区域的掩模布局配置。
图10C和图10D是一种装置在如本文所述的形成接触结构的制造过程的阶段中的简化剖面。
图11示出一种具有如本文所述实行的接触区域的多层电路布局。
图12示出一种具有根据先前技术实行的接触区域的多层电路布局。
图13A以示意剖面绘示施行如本文所述的刻蚀-修整工艺后的具有60层的多层电路。
图13B绘示一种多层区域以及围绕多层区域周边的接触区域的布局配置，以及用于图13A的刻蚀-修整工艺的掩模布局。
图14A以示意剖面绘示施行如本文所述的第一阶段刻蚀工艺后的多层电路。
图14B绘示一种用于图14A第一阶段刻蚀工艺中的用于多层区域以及接触区域的掩模布局配置。
图15A以示意剖面绘示施行如本文所述的第二阶段刻蚀工艺后的多层电路。
图15B绘示一种用于图15A第二阶段刻蚀工艺中的用于多层区域以及接触区域的掩模布局配置。
图16A以示意剖面绘示施行如本文所述的第三阶段刻蚀工艺后的多层电路。
图16B绘示一种用于图16A第三阶段刻蚀工艺中的用于多层区域以及接触区域的掩模布局配置。
图17绘示一种具有围绕多层区域整个周边的开口刻蚀区域的掩模，其可产生自刻蚀-修整工艺。
图18绘示一种在多层区域周边的一侧边上具有开口刻蚀区域的掩模，其适合作为阶段刻蚀掩模。
图19绘示一种在多层区域周边的三侧边上具有开口刻蚀区的掩模，其适合作为阶段刻蚀掩模。
图20绘示一种在多层区域周边的两侧边上具有开口刻蚀区的掩模，其适合作为阶段刻蚀掩模。
图21绘示一种具有一些围绕配置在多层区域周边的开口刻蚀区域的掩模，其适合作为阶段刻蚀掩模。
图22示出一种包括如本文所述实行的层间连接件的60层多层电路的第一实例配置。
图23示出一种包括如本文所述实行的层间连接件的60层多层电路的第二实例配置。
图24示出一种包括如本文所述实行的层间连接件的60层多层电路的第三实例配置。
图25是绘示如本文所述的用于阶梯接点形成的制造方法的流程图。
【符号说明】
1、2、3、4：接触区域
10：叠层
12、12.1、12.2、12.3：导电层
12.18：导电层
12.27：顶层
14、14.1、14.2、14.3：介电层
16.0、16.1、16.2：刻蚀-修整掩模
18、24：掩模区域
20、25、26：区域
28、28.1、28.2、28.3：区
40：叠层
60：介电填充材料
62：接触开口
64：连接件
66：表面
67A、67B：图案化导体
68：三维阶梯结构
100：多层电路
105：阵列区
120：硬掩模
121：修整掩模
200：多层电路
201-206：接触区域
210：阵列区
300：阵列区
301：区域
301-1：外部周边
301-2：周边
302、303、304、310-318：开口刻蚀区域
400：多层区域
401-404、410-419、420-429：接触区域
500：衬底
501：周边结构
502：层
505：3D电路区域
506：接触区域
507：周缘区域
508：周边区域
510：区
511：侧壁区域
512：残余
515：区
600-609：步骤
705、721：条
742、742b、744、744b、746、746b、748、748b：NAND条
780、810：页面缓冲器
760：SSL/GSL译码器
770：阶梯接点
800：集成电路
802：3D NAND存储器阵列
802A、802B、802C、802D：接触区域
804、808：译码器
805：周边
806：字线
810：页面缓冲器
812：数据总线
814：位线
816：总线
818：数据输入线
820：其他电路
822：控制器
1-1、2-2、3-3、4-4：线
BL0、BL1：位线
CSL：共享源极线
G0～G15：字线
GSL：地选择线
SSL0：条选择线
w1、w2、w3、w4、w1’、w2’、w3’、w4’：宽度
具体实施方式
以下是提出各种实施例搭配附图进行详细说明，实施例所提出的局部结构和工艺步骤仅为举例说明之用，并非对本发明欲保护的范围做限缩。本发明的保护范围当视权利要求所界定为准。本领域技术人员当可依据实际实施例的需要对这些步骤及结构细节加以修饰或变化。不同实施例中的相似元件以相似的元件符号标示。
图1是一种包括三维与非门存储器阵列(3D NAND memory array)802的集成电路800的方块图，3D NAND存储器阵列802具有阶梯形(stepped)连接件(例如，如本文所述的阶梯形层间连接件64)连至位线(bit line)、字线(word line)或上述二者。3D NAND存储器阵列802可包括配置在多个NAND条(string)中的多层胞。译码器(decoder)804耦接至多个沿着3D NAND存储器阵列802中的列(row)配置的字线806以及至阵列中用于选择单元(selecting cell)以及NAND条的SSL线以及GSL线。译码器808在此实例中经由数据总线(data bus)812耦接至一组页面缓冲器(page buffer)810。整体(global)位线814耦接至3DNAND存储器阵列802中的局部(local)位线。在总线816上提供地址至译码器808以及译码器804。数据经由数据输入线(data-in line)818从集成电路上的其他电路820(例如包括输入/输出端口(input/output ports))提供，例如，一般用途处理器、特殊用途应用电路或提供由3D NAND存储器阵列802支持的***单芯片(system-on-a-chip)功能的模块组合。数据经由数据输入线818提供至输入/输出端口或至集成电路800的内部或外部的其他数据目的地。
控制器822(例如作为状态机(state machine)实行)提供信号以控制集成电路800的各种元件。可使用如本领域已知的特殊用途逻辑电路实行控制器。在替代的实施例中，控制器包括一般用途处理器(其可在相同的集成电路上实行)，其执行计算机程序以控制装置的操作。在其他的实施例中，可使用特殊用途逻辑电路以及一般用途处理器的组合于控制器的实行。
集成电路800包括3D NAND存储器阵列802以及在接触区域802A至接触区域802D中的层间接触结构，其是一个具有配置在包括W个构件的一组层中的电路元件的多层电路的实例。多层电路具有多层区域(其可称作为阵列区域)，在此实例中，其为具有四侧边的矩形周边805。接触区域802A至接触区域802D围绕配置在多层区域的周边。在紧密的配置中，接触区域具有共位(co-located)于周边的侧边上的侧边。
周边805叠置于多层区域中的电路元件与接触区域802A至接触区域802D中的层间接触结构之间的过渡区域。周边的位置可由用于接触区域形成的掩模定义，且其叠置于多层电路中的过渡区域。过渡区域内的电路元件包括水平导体，其连接至主动多层电路(在此实例中，电路元件例如是存储器阵列中的字线、位线、源极线(source line)等)以及至接触区域中的层间连接件。在一些实例中，水平导体例如是可具有非常高密度的图案化线路或可为板形(plate-shaped)的较宽的导体结构。
如下更详细的描述，接触区域中的层间接触结构包括在各W个层上的着陆区组合，而各接触区域包括在W个层的子集上的着陆区。各接触区域内的梯级是依序的，伴随对应至层(i)的一梯级上的着陆区以及依序对应至下一层(i-1)的下一梯级上的着陆区，以远离多层区域的周边顺序进行，未算入在电路中的任何在该组接触区域中其未产生接点的层。
举例来说，在具有W个层以及4个接触区域的3D NAND存储器阵列802的装置中，用于制造层间联机至W个层的阶梯结构的四分之一的梯级可配置在各个4个接触区域中。接触区域和在各接触区域中的多个梯级的其他组合可如本文所述实行。如本文所述的技术结果是，实行多层电路结构的接触区域所需的面积减小，且所需的光刻步骤次数可最小化。所述结构可确实地制造。
其他集成电路可包括存储器电路以外的3D电路，其可配置如本文所述的接触结构。
图2是绘示一种用于实行适用于参照图1所述装置中的3D阵列的多层电路结构的电路图。图2中所示的存储单元的NAND条是代表存储器装置中的存储单元的多个NAND条。所示的存储单元的两个NAND条(例如，742和742b、744和744b、746和746b、748和748b)为各自的叠层，其是代表在一叠层中的多个NAND条。NAND条连接至叠层上端的各自位线(例如，BL0、BL1)。
如图2的实例中所示，第一NAND条742包括配置在多层中的电路元件，其包括配置在上层中作为条选择线SSL0的SSL上条721、配置在中间层中作为字线(例如，G15、G14、...、G0)的中间条以及配置在下层中作为地选择线GSL的底条705(配置在中间条下方)。详细而言，SSL可以有很多条，例如，SSL0、SSL1、SSL2、SSL3等。在一些实施例中，虚拟字线可于叠层的单独层上实行。在一实例中，对于共16层的电路元件，只有16个字线层具有SSL层以及GSL层。在其他实行中，可以有更多层(例如，如下述用于实例中的39层或60层)以及根据特定实行所需的其他数量。
如图2的实例中所示，共享源极线(common source line)CSL配置在多层结构下面。GSL底条705控制在各条底部用于连接至共享源极线CSL的GSL开关。在此所述的实例中的位线BL0和位线BL1耦接至在各单元条顶部的条。SSL上条721控制在各条顶部的SSL开关。
图2中示出一些周边电路。阵列中的多层电路元件耦接至周边电路，其可于单层电路中或于实行阵列中的多层区域外部的多层电路实行。在此实例中，周边电路包括页面缓冲器780，其耦接至位线BL0和位线BL1。周边电路包括字线以及耦接至阶梯接点770的SSL/GSL译码器760，阶梯接点770依序连接至使用如本文所述技术的于多层电路结构中配置作为字线、SSL线以及GSL线的条。周边电路亦例如包括状态机，用于控工艺序、抹除和读取多层电路中的操作。
因此，请参照图2，举例来说，耦接至字线的多层结构的电路元件延伸进入装置的多层区域周边上的接触区域。阶梯结构用于连接接触区域中的电路元件以叠置于连接至周边电路的图案化连接件。
如上所述，在给定的集成电路中的多层结构可包括各种不同类型的存储器结构、逻辑结构或其他电路元件。用于制造接点于多层结构以及其他电路特征之间的阶梯结构可如本文所述实行。
图3A至图3D是用于描述用于刻蚀-修整循环中的基本阶段的简化图，作为可以用于本文所述技术的实例中。附图示出在集成电路上的多层电路结构包括导电层12与介电层14交错的叠层10。特定的导电层和介电层标记为导电层12.1、12.2以及12.3和介电层14.1、14.2以及14.3。在此实施例中，是以导电层和介电层分别为三层为例说明，但并非用以限制本发明导电层和介电层的层数。在其他实施例中，导电层和介电层的层数可以是三层以上。详细而言，导电层12.1代表导电层12的第一层，导电层12.2代表导电层12的第二层，依此类推。各导电层包括在结构的特定层中的电路元件，所示电路元件是延伸至其他电路元件(未示出)的水平导体。在此实例中，各层包括导电层(例如导电层12.2)以及位于导电层下面的介电层(例如介电层14.2)。在替代的实施例中，各层包括介电层以及位于介电层下面的导电层。在这样的替代中，选择刻蚀化学性质以在各层中的介电层上停止，而不是在导电层上停止。
使用刻蚀-修整掩模的导电层12以及介电层14的叠层10的刻蚀暴露着陆区28.1、28.2以及28.3。图3A示出包括掩模区域18以及开口刻蚀区域20的刻蚀-修整掩模16.0。通过刻蚀-修整掩模16.0，使用第一刻蚀掩模刻蚀一层。图3B示出刻蚀一层的结果，其刻蚀穿过于开口刻蚀区域20的顶导电层12.3以及介电层14.3而停止在第二导电层12.2。图3C示出图3B的修整第一刻蚀-修整掩模16.0的结果，其产生具有经修整的掩模区域24、新开口刻蚀区域25以及扩大的开口刻蚀区域26的经修整的第一刻蚀-修整掩模16.1，区域26等于区域20加上区域25。图3D示出图3C在扩大的开口刻蚀区域26刻蚀一层结构的结果。所产生的结构具有暴露的导电着陆区28，标记为区28.1、28.2以及28.3。区28.3被认为是暴露的是因为在经修整的刻蚀掩模24移除时，区28.3为暴露的。
图3A至图3D示出一种用于形成在3层上具有连续着陆区的阶梯结构的两阶段刻蚀-修整循环。如本文所述，使用单一起始掩模(例如掩模16.0)的一个刻蚀-修整循环可用于形成两个梯级(step)以上，例如包括4个、5个、6个、8个或任何梯级数。
为了使用一个刻蚀-修整循环以形成大量的梯级，起始掩模必须较厚以适应掩模在各修整循环时的腐蚀。为了使用较厚的掩模，在一些技术中，接触区域的尺寸必须相对大，以维持光刻步骤的准确度。较密的掩模(周期性开口之间尺寸小)必须相对薄，因此只可适应小量的修整循环。在现有技术的实例中，使用一个掩模的单一刻蚀-修整循环可用于形成例如6个至10个梯级。
包括多个刻蚀-修整循环的刻蚀-修整工艺于每个循环使用一个起始掩模可用于形成大量的梯级。举例来说，一个起始掩模可用于形成具有7个修整循环的8个梯级，第二起始掩模可用于形成8个额外的梯级，共16个阶梯依序配置。
可使用光刻胶实行刻蚀-修整掩模16.1、16.2。用于光刻胶掩模的修整过程通常是等向性的(isotropic)或多向的(multi-directional)。这导致光刻胶掩模在X、Y以及Z方向上的损失。在Z方向上的损失可限制在一特定刻蚀-修整循环中被刻蚀的层数。
如图3D所看到，接触区域包括电路元件，其包括在各层中由导电材料形成的从对应层中的其他电路元件延伸进入接触区域作为连接件的导体。
图4A至图4B示出使用阶段掩模22的工艺步骤以在使用非等向性刻蚀的(anisotropic)多层刻蚀中刻蚀结构的多层，以便在阶段掩模的开口中形成相对直或垂直的侧壁，继续导电层在各层中的介电层顶上的实例，而非反之亦然。图4B示出从顶层12.27开始至暴露导电层12.18穿过9层的多层阶段刻蚀的结果。在多层刻蚀中，单一阶段掩模22定义多层刻蚀的边缘位置，使得全部层在工艺裕度内相对地对齐。为了所欲刻蚀的层数，上述过程可涉及使用一系列的刻蚀化学品，其设计用于导电层的非等向性刻蚀而停止在介电层上，接着，刻蚀化学品设计用于介电层的非等向性刻蚀而停止在导电层上等。其他技术可例如涉及定时(timed)刻蚀化学品，其可移除这两种类型的层而在到达所欲的层之前停止，接着，换成这类可选择的、且可停止在特定层上的化学品。
可参照图5至图7理解一种用于形成与阶梯结构的梯级上的着陆区接触的层间连接件的技术。在图5至图7中，各层在导电层顶上具有介电层。在施行刻蚀工艺以形成阶梯结构后，阶梯叠层的着陆区可被介电填充材料60(例如，普通氧化硅基材料)覆盖。图5绘示具有介电填充材料60的经处理的叠层40的一部分，其覆盖在层中的导电层上的着陆区28。介电填充材料60可以是与介电层14相同的材料或不同的材料。图6示出可通过图案化接触孔(hole)刻蚀工艺形成的接触开口62以向下延伸至着陆区28。如图7中所示，接着，接触开口62被延伸至接触着陆区28的导电材料填满以产生层间连接件64。可使用平坦化工艺(例如，化学机械研磨)以产生如图7中所示的三维阶梯结构68的平坦化表面66。产生于表面66的接触表面是用于连接至在接触区域上方的图案化导体(例如，67A、67B)，借其产生连接至周边电路。更多用于产生接触开口62的相似技术和方法的信息揭露在以上引用的美国专利案第8,598,032号案、美国专利案第8,383,512号案、美国专利案第8,836,137号案、美国专利案第9,048,341号案中。
导电层12可以是包括重掺杂多晶硅(使用掺质，例如砷(As)、磷(P)、硼(B))的导电半导体、包括硅化钛(TiSi)、硅化钴(CoSi)的金属硅化物(silicide)、包括氧化铟锌(InZnO)、氧化铟镓锌(InGaZnO)的氧化物半导体、以及半导体和金属硅化物的组合。导电层12亦可以是金属、导电化合物、或包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)以及其他材料的组合。层间连接件64可以是金属或适合与用于与导电层12的材料一起使用的其他导电材料。介电层14以及介电填充材料60可以是氧化物、氮化物、氮氧化物、硅酸盐(silicate)或适用于所实行的制造技术的其他材料。优选的可以是介电常数小于二氧化硅的低介电常数材料，例如，SiCHOx。亦可以包括介电常数大于二氧化硅的高介电常数(high-k)材料，例如，氧化铪(HfOx)、氮氧化铪(HfON)、氧化铝(AlOx)、氧化钌(RuOx)、氧化钛(TiOx)。
现有技术可与范围广泛的集成电路装置(例如包括3D NAND闪存)一起使用。实施例可用于使用硅穿孔(through silicon via；TSV)结构作为层间导体的装置，在其中的层是芯片叠层中的芯片，导电层12是在部分导电层上具有着陆区的分离集成电路。导电层12可以是在3D存储器结构的3D阵列的不同层上的字线或位线连接件。导电层12可以是IC封装体上的导体层之间的连接件。导电层12可以是多芯片模块型IC封装体中的IC之间的连接件。
请参照图8A，开始描述用于形成阶梯结构的工艺以及所产生的结构的实例。
图8A是一种39层多层电路的示意剖面图。各层可包括使用导电层以及介电层形成的电路元件、或可以是更复杂以满足特定实行的需求。层的编号从顶层39至底层1。根据实行的特定多层电路选择数字39。举例来说，在3D NAND阵列中，可以有32个字线层、一个或多个SSL线层、一个或多个GSL线层以及一个或多个虚拟(dummy)线层，共计达39层，其需要通过在阶梯结构的层间联机连接至周边电路。
图8B以平面图或布局图示出具有39层的多层电路100。多层电路100包括阵列区105以及一组具有4个构件的接触区域，称作为接触区域1、接触区域2、接触区域3以及接触区域4。在此实例中，该组接触区域的构件围绕配置在阵列区105的周边。该组接触区域中的接触区域的侧边与阵列区105的周边位于同一位置。
一般来说，图8A和图8B的多层电路包括配置在一组包括W个构件的层中的电路元件，各指定层L(i)的指数「i」从1至W，其中W在此实例中等于39。多层电路包括一组包括N个构件的接触区域，其围绕配置在包括阵列区105的多层区域的周边。在此实例中，N等于4。在此实例中，接触区域配置在矩形周边的全部四侧边上。各接触区域具有一个侧边与周边的一侧边位于同一位置。
图9A绘示施行刻蚀-修整工艺以形成20个连续梯级后的39层。图9B绘示刻蚀-修整工艺施行的位置，包括全部4个接触区域(接触区域1至接触区域4)。阵列区通过掩模保护(图中通过暗阴影指示)。在一个实例中，可在刻蚀-修整工艺中残存的硬掩模120围绕配置在接触区域的外部。修整掩模最初可配置在阵列区以及适当部分的接触区域上。施行刻蚀-修整工艺后，在刻蚀循环结束的移除之前，在最后刻蚀之后，所述剩余部分的修整掩模121在阵列区上。
在一个实例中，用于形成20个梯级的刻蚀-修整工艺可涉及三个刻蚀-修整循环。第一刻蚀-修整循环包括设定为8个梯级产生的第一光刻胶掩模。在产生8个梯级的工艺中，形成第一光刻胶掩模并修整7次。在此实例中，第二刻蚀-修整循环包括设定为7个梯级产生的第二光刻胶掩模。在产生7个梯级的工艺中，形成第二光刻胶掩模并修整6次。第三刻蚀-修整循环包括设定为5个梯级产生并修整4次的第三光刻胶掩模。刻蚀-修整工艺产生具有接近多层区域周边的最高层39以及远离周边的最低层20的连续梯级。
因此，进行刻蚀-修整工艺以形成M个梯级造成图9A的结构，其中M在此实例中等于20。M个梯级形成于该组包括接触区域1至接触区域4的接触区域的各个N个构件中。刻蚀-修整工艺至少包括1个刻蚀-修整循环，而在此实例中为3个刻蚀-修整循环。各刻蚀-修整循环包括形成暴露部分的该组接触区域且覆盖多层区域的刻蚀-修整掩模、然后使用刻蚀-修整掩模反复地刻蚀该组层的一层、修整该组接触区域中的刻蚀-修整掩模、以及使用经修整的刻蚀-修整掩模刻蚀一层的反复多次的步骤。反复的次数取决于起始的刻蚀-修整掩模的厚度以及刻蚀-修整掩模在各步骤间面临的侵蚀量。
图10A绘示施行暴露该组接触区域的子集的阶段掩模以及非等向性刻蚀穿过在此暴露的子集中的S1个层后的39层，其中S1等于19。图10B绘示在其中施行深度非等向性刻蚀的接触区域的子集的位置，在此实例中仅包括接触区域2。阶段掩模可以是硬掩模或相对厚的光刻胶掩模，且其保护阵列区以及其他接触区域。阶段掩模具有开口刻蚀区，其暴露在该组接触区域的子集中施行该阶段掩模且通过刻蚀-修整工艺形成的全部M个梯级。
施行在接触区域2中的19层非等向性刻蚀造成从层20-39至层1-20的阶梯图案转移。掩模保护在接触区域1至接触区域3中的阶梯图案而在层20-39留下梯级。在此梯级的组合中，因为M(在此实例中为20)大于S1(在此实例中为19)，可在阶段刻蚀暴露的接触区域的子集或其他接触区域的任一、或二者中实行层间联机至在层20上的着陆区。在本文所述的技术的实施例中，为了依序在各层上而未跳过层提供着陆区，M必须等于或大于在任何阶段刻蚀中被刻蚀的层数(例如，S1)。
因此，进行深度非等向性刻蚀(使用阶段掩模刻蚀穿过S1个层)产生图10A的结构，其中在此实施例中S1等于19。在接触区域的子集中施行S1个层的深度非等向性刻蚀，包括小于该组接触区域的全部N个构件。因此，在S1+M个层中的电路元件上的着陆区形成在该组接触区域中。若S1+M等于W，工艺结束。在该组接触区域中的任何一个接触区域中，着陆区在不超过M个层上形成。
如图10B中所绘示，因为刻蚀修整以及阶段刻蚀循环会移除用于形成3D结构的材料层，掩模围绕阵列区105的周边区域可以是非必须的。一个在其内不需要掩模的工艺请参照图10C和图10D所述。
图10C是一种在其上形成3D结构的集成电路的简化剖面。集成电路包括衬底500，其在此阶段可以是单晶硅晶圆或其他在其上形成电路的基础材料。作为参考的目的，集成电路具有3D电路区域505、接触区域506、周缘(peripheral edge)区域507以及周边区域508。
周边结构501形成在周边区域508中的衬底500上。周边结构501可包括晶体管栅极以及位于衬底500中的对应扩散区域上的用于形成周边电路的导体。
用于制造3D电路的交替的材料层通过层502示意性地表示，其共形地位于3D电路区域505、接触区域506、周缘区域507以及周边区域508中的衬底500的表面上。
请参照图10D，施行如本文所述的刻蚀修整以及阶段刻蚀工艺后，阶梯结构形成在接触区域506中。阶梯结构包括区510(包括在层的子集上的着陆区)以及阶段刻蚀(采取如图10A中所示的形式)产生的侧壁区域511。在区515中，衬底500可以是暴露的。在周缘区域507中，层502的残余512可留在周边结构501的侧壁上。如图所示，层502的材料已通过用于形成阶梯结构的刻蚀工艺从周边区域的顶表面移除。当然，可使用额外的步骤，例如平坦化或清洗步骤。然而，可以理解的是掩模周边结构以达成此阶梯结构的形成并非必需的。
图11以平面图绘示使用参照图8A至图10B所述的工艺在其上形成梯级的层。图11示出具有接触区域的阵列区105，接触区域1至接触区域4围绕配置在阵列区105的周边。接触区域1、接触区域3以及接触区域4具有在层21至39上用于着陆区的梯级。接触区域2具有在层1至20上用于着陆区的梯级。
一般而言，图11的结构(其中M是20而S1是19)中的该组接触区域中的各接触区域包括在多达M个层的多层电路中的电路元件上的着陆区，其中接触区域的第一子集包括在最上层L(i)上的着陆区，i从W-M+1(层20)至W(层39)，并且，接触区域的第二子集包括在层L(i)上的着陆区，i从W-M+1-S1(层1)至W-S1(层19)。
图11中所示的接触区域具有各自的宽度，宽度w1、w2、w3、w4尺寸正交于阵列区105的周边，且侧边在周边上的同一位置。
为了比较，使用需要刻蚀-修整工艺以形成全部39个梯级的先前技术产生图12中所示的结构。在一个实例中，可使用6个掩模、6个刻蚀-修整循环工艺形成图12的结构。使用7个修整循环的第一刻蚀-修整循环可产生8个梯级。使用6个修整循环的第二刻蚀-修整循环可产生7个梯级。使用5个修整循环的第三刻蚀-修整循环可产生6个梯级。使用5个修整循环的第四刻蚀-修整循环可产生6个梯级。使用5个修整循环的第五刻蚀-修整循环可产生6个梯级。使用5个修整循环的最后刻蚀-修整循环可产生6个梯级。在较晚的刻蚀-修整循环中可施行较少次数的修整循环是因为光刻胶掩模的厚度上的拓朴(topology)影响。
此刻蚀-修整工艺产生39个梯级依序形成在围绕阵列区的各接触区域中。39个梯级依序形成在各接触区域中的结果是接触区域的宽度w1’、w2’、w3’、w4’实际上大于从现有技术产生的对应的宽度w1、w2、w3、w4。
使用图8A至图10B的技术，宽度wl、w2、w3、w4可等于使用刻蚀-修整工艺加上在实际上相同的区域内施行宽度非等向性刻蚀相关的工艺裕度形成的M个梯级的宽度。工艺裕度可实际上小于M个梯级的宽度。此外，宽度w1、w2、w3、w4可以是相同的。因此，使用阶梯结构的现有技术使得具有层间接点的多层电路能够在小于使用先前技术所需的面积中形成。
本文所述的技术可延伸至更多的层数。举例而言，图13A是60层(W＝60)多层电路的示意性剖面，其示出15个阶段刻蚀-修整工艺(M＝15)的结果。图13B以平面图或布局图绘示具有60层的多层电路200。多层电路200包括阵列区210以及一组具有6个构件的接触区域，其包括接触区域201-206。该组接触区域的构件围绕配置在阵列区210的周边。接触区域以及该组接触区域的侧边与阵列区210的周边位于同一位置，以上结合图8B讨论。
图13B中，在各接触区域中的梯级的目标层标记为实例工艺。接触区域201在工艺完成时在层46-60上具有着陆区。接触区域202在层16-30上具有着陆区。接触区域203在层1-15上具有着陆区。接触区域204在层46-60上具有着陆区。接触区域205点在层31-45上具有着陆区。接触区域206在层46-60上具有着陆区。
图13B中，所绘示为在刻蚀-修整工艺被保护的掩模区，伴随全部6个接触区域201-206暴露于刻蚀-修整工艺。图13A是在此实例中于刻蚀-修整工艺后沿着线1-1的剖面，其穿过接触区域206和202。
15阶段刻蚀-修整工艺(M＝15)之后，全部接触区域201-206在层46-60上具有梯级。用于15个梯级的刻蚀-修整工艺在一实例实行中可以需要2个刻蚀-修整掩模和2个刻蚀-修整循环。
一般来说，图13A和图13B的多层电路包括配置在一组包括W个构件的层中的电路元件，指定层L(i)，指数「i」从1至W，其中在此实例中W等于60。多层电路包括一组包括N个构件的接触区域，其围绕配置在多层区域(阵列区210)的周边，其中N等于6。
图14A绘示施行15层(S1＝15)的第一非等向性阶段刻蚀后的60层，其使用暴露接触区域的子集(包括接触区域202、203和205)的阶段掩模。保留在第一阶段刻蚀受保护的接触区域201、204和206。一般而言，施行S1个层的深度非等向性刻蚀，其中在此实例中，S1等于15。
图14B中，所绘示为在工艺被保护的掩模区，伴随接触区域202、203和205暴露于第一阶段刻蚀工艺。图14A是在此实例中于第一阶段刻蚀工艺后沿着线2-2穿过接触区域206和202的剖面。
在接触区域的子集中的S1个层的深度非等向性刻蚀的结果，形成在S1+M个层中的电路元件上的着陆区，其包括在接触区域202、203、205的子集中的层31-45以及在接触区域201、204、206中的层46-60中的梯级上的着陆区。S1必须小于或等于M以避免跳层。
图15A绘示施行15层(S2＝15)的第二非等向性阶段刻蚀后的60层，其使用暴露接触区域的第二子集(包括接触区域202和203)的阶段掩模。保留在第二阶段刻蚀受保护的接触区域201、204、205和206。一般而言，施行S2个层的深度非等向性刻蚀，其中在此实例中，S2等于15。
图15B中，所绘示为在工艺被保护的掩模区，伴随接触区域202和203暴露于第二阶段刻蚀工艺。图15A是在此实例中于第二阶段刻蚀工艺后沿着线3-3穿过接触区域206和202的剖面。
在接触区域的子集中的S2个层的深度非等向性刻蚀的结果，形成在S2+S1+M个层(在此实例中为45)中的电路元件上的着陆区，其包括在接触区域的第二子集(包括接触区域202和203)中的层16-30中的梯级上的着陆区、在接触区域205(其亦是接触区域的第一子集的构件)中的层31-45中的梯级上的着陆区、以及在接触区域201、204和206中的层46-60中的梯级上的着陆区。
图16A绘示施行15层(S3＝15)的第三非等向性刻蚀后的60层，其使用暴露接触区域的第三子集(包括接触区域203)的阶段掩模。保留在第三阶段刻蚀受保护的接触区域201、202、204、205和206。一般而言，施行S3个层的深度非等向性刻蚀，其中在此实例中，S3等于15。
图16B中，所绘示为在工艺被保护的掩模区，伴随接触区域203暴露于第三阶段刻蚀工艺。图16A是在此实例中于第三阶段刻蚀工艺后沿着线4-4穿过接触区域205和203的剖面。
在接触区域的子集中的S3个层的深度非等向性刻蚀的结果，形成S3+S2+S1+M个层(在此实例中为60)中的电路元件上的着陆区，其包括在接触区域203中的层1-15中的梯级上的着陆区、在接触区域202中的层16-30中的梯级上的着陆区、在接触区域205中的层31-45中的梯级上的着陆区、以及在接触区域201、204和206中的层46-60中的梯级上的着陆区。
一般而言，图16A的结构中的该组接触区域中的各接触区域(其中M是15、S1是15、S2是15以及S3是15)包括在多达M个层的多层电路中的电路元件上的着陆区，其中接触区域的第一子集包括在最上层L(i)上的着陆区，i从W-M+1(层46)至W(层60)，以及接触区域的第二子集包括在层L(i)上的着陆区，i从W-M+1-S1(层31)至W-S1(层45)。接触区域的第三子集包括在层L(i)上的着陆区，其中i从W-M+1-S1-S2(层16)至W-S1-S2(层30)。接触区域的第四子集包括在层L(i)上的着陆区，其中i从W-M+1-S1-S2-S3(层1)至W-S1-S2-S3(层15)。
以上讨论的接触区域的宽度等于使用刻蚀-修整工艺形成的M个梯级的宽度加上工艺裕度，其中工艺裕度可以远小于M个梯级的宽度。因此，在多层电路上形成层间接点所需的面积远小于使用60层阶梯所需的面积。
使用图13A至图16B的工艺是使用刻蚀-修整工艺的2个掩模以及三阶段工艺的3个掩模以形成60层的着陆区。相反的，使用60层的刻蚀-修整工艺给定限制于使用单一掩模可形成的层数，其可能需要多达10个刻蚀-修整循环伴随平均6次修整的10个光刻胶掩模。因此，本文所述的技术使用较少量的掩模以及消耗远小于先前技术所需用于形成连续阶梯接点至大量层的面积。
图13B、图14B、图15B和图16B绘示包括多个用于定义刻蚀-修整以及阶段刻蚀掩模的光光刻掩模标线片(reticle)的掩模组，其用于刻蚀多层区域、多层电路中的过渡区域上的多层区域的周边以及位于多层区域的周边上的接触区域。可以参考这些图以及上述的描述理解掩模组的布局。作为一个实例，掩模标线片可包括使用铬(chrome)于其上形成图案的光学玻璃。因此，本文所述的技术的一个方面包括一组配置用于如本文所述的刻蚀-修整循环和非等向性阶段刻蚀循环的组合中的掩模标线片。
在任何给定的接触区域中的具有着陆区的层的安排可如特定实行需求而配置，以使在工艺中使用的掩模可具有各种形状以实行任何所欲的安排，请参照图17所述的实例。图17绘示一种刻蚀修整工艺产生的刻蚀掩模，其留下具有围绕在阵列区300的整个周边的M个梯级的开口区域301。图17用于形成刻蚀修整掩模的掩模可定义区域301的外部周边301-1以及刻蚀-修整工艺中的阵列区300，其可用于图案化覆盖全部接触区域的掩模，除了在一些实例中的外部着陆区。为了本说明书的目的，周边301-2可定义3D电路的周边且在该周边上的同一位置。
图18绘示一种仅在阵列区300的一侧边上具有开口刻蚀区域302的掩模，其可用作阶段刻蚀工艺的掩模。
图19绘示一种在阵列区的三侧边上具有开口刻蚀区域303的掩模，其可用作阶段刻蚀工艺的掩模。
图20绘示一种在阵列区的两侧边上具有开口刻蚀区域304的掩模，其可用作阶段刻蚀的掩模。
图21绘示一种具有多个开口刻蚀区域310-318阵列配置在阵列区300的两侧边上的掩模，其可用作阶段刻蚀工艺的掩模。
可以看出，施行的掩模组合可以采取各种形状以提供具有各种接触区域的着陆区的层在安排上的灵活度。图13B示出一种接触区域的安排以实行60层层间接触结构，其中围绕在阵列区的周边的各接触区域具有15个梯级。
可如图22至图24中所绘示使用各种掩模形状以及工艺次序实行其他安排。
图22绘示围绕配置在60层上具有梯级的多层区域400的周边的接触区域401-404。接触区域401在层16-30上具有梯级，接触区域402在层1-15上具有梯级，接触区域403在层31-45上具有梯级，以及接触区域404在层46-60上具有梯级。
图23绘示围绕配置在60层上具有梯级的多层区域400的周边的接触区域410-419。接触区域410在层46-60上具有梯级。接触区域411在层46-60上具有梯级。接触区域412在层31-45上具有梯级。接触区域413在层16-30上具有梯级。接触区域414在层1-15上具有梯级。接触区域415在层46-60上具有梯级。接触区域416(相对接触区域414)在层1-15上具有梯级。接触区域417(相对接触区域413)在层16-30上具有梯级。接触区域418(相对接触区域412)在层31-45上具有梯级。接触区域419(相对接触区域411)在层46-60上具有梯级。
图24绘示围绕配置在60层上具有梯级的多层区域的周边的接触区域420-429，其可与图23的安排比较。图24中，接触区域420在层46-60上具有梯级。接触区域421在层1-15上具有梯级。接触区域422在层16-30上具有梯级。接触区域423在层31-45上具有梯级。接触区域424在层46-60上具有梯级。接触区域425在层46-60上具有梯级。接触区域426在层1-15上具有梯级。接触区域427在层16-30上具有梯级。接触区域428在层31-45上具有梯级。接触区域429在层46-60上具有梯级。
因此，如图22至图24的安排所示，可使用本文所述的技术实行各种配置。
图25是一种使用如本文所述的刻蚀修整和阶段刻蚀工艺的代表性制造流程的简化流程图。
在此实例中，工艺开始于形成周边电路结构的制造阶段(600)。结构可包括隔离沟道、衬底注入物、栅极介电质、栅极导体等。可形成以及图案化绝缘材料层或其他保护层以覆盖周边电路结构以及暴露阵列区中待形成的3D电路以及接触区域。
接着，为形成3D电路中的W个层的目的而形成绝缘材料和牺牲材料的交替层叠层(601)。绝缘材料可包括二氧化硅，且牺牲材料可包括氮化硅。选择这类材料是因其刻蚀化学性，且可使用其他适合的材料。在此实例中，使用金属取代(metal replacement)技术制造3D电路和接触区域。在其他实例中，未使用牺牲材料，且叠层可由绝缘材料和导体材料形成，例如如上所述的掺杂半导体或金属。
在交替层的叠层形成之后，接着制造阶梯结构，通过进行刻蚀修整工艺以在接触区域中形成M个梯级(602)。如上所述，接着，进行阶段刻蚀工艺或阶段刻蚀工艺的组合以在其上需要接点的3D电路的W个层上形成牺牲材料的着陆区(603)。然后，在此实例制造流程中，在结构上形成介电填充层并平坦化(604)。
使用图案化工艺和刻蚀工艺图案化叠层以定义3D电路的阵列和接触区域结构(605)。这包括定义在牺牲层中的图案。因此，在接触区域中，可在叠层中形成沟道以形成牺牲材料的条叠层于绝缘材料层之间。图案化这些条使其具有着陆区所需的尺寸，并且足够窄而可充分地移除牺牲材料以及取代(replacement)工艺。图案化这些条以提供联机至3D电路中的对应结构，例如至字线结构或位线结构。
图案化叠层后，可移除牺牲材料且由导体材料取代以形成导体(606)。举例来说，可例如使用选择性湿刻蚀移除牺牲材料，其会从层叠层中移除氮化硅而不会移除二氧化硅。使用化学气相沉积工艺或其他相似工艺沉积导体材料(例如，钨或其他金属)，其可沉积在牺牲材料移除留下的孔隙内。
在牺牲材料由导体材料取代以形成导体后，可在接触区域上形成介电填充(例如，二氧化硅或其他层间介电材料)(607)。然后，使用图案化刻蚀以形成暴露导体上的着陆区的接触开口(608)。接着，例如使用金属(例如，钨)在接触开口中形成层间导体，且为了内连接3D电路与周边电路及其他必要的联机目的，形成其他图案化导体层(609)。
所述3D电路的制造方法包括形成具有配置在一组包括W个构件的层中的电路元件的多层电路，多层电路包括具有周边以及一组包括N个构件的接触区域的多层区域，该组接触区域中的接触区域配置在多层区域的周边上。工艺包括进行刻蚀-修整工艺以在该组接触区域的各个N个构件中形成M个梯级，其中刻蚀-修整工艺包括至少一个刻蚀-修整循环，且刻蚀-修整循环包括反复多次形成暴露部分的该组接触区域且覆盖多层区域的刻蚀-修整掩模、然后使用刻蚀-修整掩模反复地刻蚀该组层的一层、修整该组接触区域中的刻蚀-修整掩模以及使用经修整的刻蚀-修整掩模刻蚀一层。工艺包括形成暴露该组接触区域的子集以及覆盖多层区域和该组接触区域中的全部其他接触区域的阶段掩模，然后使用阶段掩模刻蚀S1个层，其中子集包括小于该组接触区域的N个构件。刻蚀-修整工艺以及阶段刻蚀的结果是，在该组层中的S1+M个层中的电路元件上的着陆区形成于该组接触区域中。若S1+M等于W，工艺结束。在不超过M个层上的着陆区形成于该组接触区域中的一个接触区域中。
上述方法可更包括形成暴露该组接触区域的第二子集以及覆盖多层区域和该组接触区域中的全部其他接触区域的第二阶段掩模，然后使用第二阶段掩模刻蚀S2个层，其中第二子集和第一次提及的子集是不同的组，但相交于该组接触区域的N个构件中的至少一个。第二阶段刻蚀的结果是，在该组层中的S1+S2+M个层中的电路元件上的着陆区形成于该组接触区域中。若S1+S2+M等于W，工艺结束。
上述方法可更包括形成暴露该组接触区域的第三子集以及覆盖多层区域和该组接触区域中的全部其他接触区域的第三阶段掩模，然后使用第三阶段掩模刻蚀S3个层，其中第三子集和第一次提及的子集是不同的组，且和第二子集是不同的组，第三子集包括同时在第一次提及的子集和第二子集中的一组接触区域。第三阶段刻蚀的结果是，在该组层中的S1+S2+S3+M个层中的电路元件上的着陆区形成于该组接触区域中。若S1+S2+S3+M等于W，工艺结束，在此实例中是事实。
上述方法可更包括所述的着陆区形成之后，在着陆区上施行介电填充；穿过介电填充产生向下至着陆区的接触开口；以及在接触开口中形成层间连接件。
综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定为准。如以上参考的任何专利、专利申请案及印刷公开刊物是作为参照而结合于此。

Claims (10)

1.一种三维电路，其特征在于，包括：
多层电路，具有配置在一组包括W个构件的层L(i)中的电路元件，其中i从1至W，该多层电路包括具有周边和一组包括N个构件的接触区域的多层区域，该组接触区域中的这些接触区域围绕配置于该多层区域的该周边；以及
该组接触区域中的各接触区域包括在该多层电路的多达M个层中的电路元件上的着陆区，其中这些接触区域的第一子集包括在最上层L(i)上的着陆区，其中i从W-M+1至W，且这些接触区域的第二子集包括在层L(i)上的着陆区，其中i从W-M+1-S1至W-S1，S1为第一次阶段掩模刻蚀的层数。
2.根据权利要求1所述的三维电路，其特征在于，这些接触区域的第三子集包括在层L(i)的着陆区，其中i从W-M+1-S1-S2至W-S1-S2，S2为第二次阶段掩模刻蚀的层数。
3.根据权利要求1所述的三维电路，其特征在于，在该组接触区域中的这些接触区域中，这些层中的这些电路元件包括在导电材料层以及绝缘材料层中的导体，更包括：
介电填充于这些着陆区上；
接触开口穿过该介电填充向下至这些着陆区；以及
层间连接介于这些接触开口中。
4.根据权利要求1所述的三维电路，其特征在于，这些着陆区在正交于该组接触区域中的各接触区域中的该周边的方向上连续地成梯级至下层。
5.根据权利要求1所述的三维电路，其特征在于，该组接触区域的这些构件配置在该多层区域的该周边的对应侧边上，且具有正交于这些对应侧边的相同宽度尺寸。
6.根据权利要求1所述的三维电路，其特征在于，该多层区域包括仅有位于该多层电路中的电路元件和这些接触区域之间的导体的过渡区域，以及该周边是在该过渡区域中且包括两侧边，且该组接触区域中的接触区域具有配置在各该两侧边上的该周边上的侧边。
7.一种三维电路的制造方法，其特征在于，包括：
形成具有配置在一组包括W个构件的层中的电路元件的多层电路，该多层电路包括具有周边和一组包括N个构件的接触区域的多层区域，该组接触区域中的这些接触区域配置在该多层区域的该周边上；
进行刻蚀-修整工艺以在该组接触区域的各这些N个构件中形成M个梯级，其中该刻蚀-修整工艺至少包括一刻蚀-修整循环，且该刻蚀-修整循环包括形成暴露部分的该组接触区域的刻蚀-修整掩模，以及使用该刻蚀-修整掩模反复地刻蚀该组层的一层，接着反复多次地修整在该组接触区域中的该刻蚀-修整掩模以及使用该经修整的刻蚀-修整掩模再刻蚀一层；以及
形成暴露该组接触区域的子集且覆盖该多层区域以及该组接触区域中的全部其他接触区域的阶段掩模，且使用该阶段掩模刻蚀S1个层，其中该子集包括少于N个构件的该组接触区域，借此在该组层中的S1+M个层中的电路元件上形成着陆区在该组接触区域中，且其中着陆区在不超过M个层上形成在该组接触区域中的一接触区域中。
8.根据权利要求7所述的三维电路的制造方法，其特征在于，更包括：
形成暴露该组接触区域的第二子集且覆盖该多层区域以及该组接触区域中的全部其他接触区域的第二阶段掩模，且使用该第二阶段掩模刻蚀S2个层，其中该第二子集和该第一提及的子集非相同的组，且至少相交于该组接触区域的这些N个构件之一，
借此在该组层中的S1+S2+M个层中的电路元件上形成着陆区在该组接触区域中。
9.根据权利要求7所述的三维电路的制造方法，其特征在于，在该组接触区域中的这些接触区域中，这些层包括导电材料层和绝缘材料层，更包括：
这些着陆区形成之后，施行介电填充于这些着陆区上；
产生接触开口穿过该介电填充向下至这些着陆区；以及
形成层间连接件于这些接触开口中。
10.根据权利要求7所述的三维电路的制造方法，其特征在于，该形成多层电路包括在各这些层中形成绝缘材料层和牺牲材料层，以及在各这些层中以导体材料取代至少部分的该牺牲材料；
施行介电填充于这些着陆区上于该取代之后；
产生接触开口穿过该介电填充向下至这些着陆区中的导电材料；以及
形成层间连接件于这些接触开口中。
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