CN107919100B - 一种栅极驱动电路及液晶显示器 - Google Patents
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Abstract
本发明提出了一种栅极驱动电路及液晶显示器，所述栅极驱动电路包括级联的多个GOA单元，每一级GOA单元接入相应的时钟信号，每一级GOA单元包括时钟信号源CLK、恒压低电平源VSS、上拉控制模块、上拉模块、下拉模块、下拉维持模块、自举电容Cb、第一模块以及第二模块；所述第一模块和所述第二模块均包括低帧频和高帧频信号输入端；所述第一模块和所述第二模块根据接收到的低帧频或高帧频信号，输出不同的扫描信号，使所述栅极驱动电路能满足液晶显示面板的高帧频刷新速度，解决液晶显示面板在高帧频画面工作时的拖影现象或充电不足而出现显示异常的问题。
Description
技术领域
本发明涉及显示面板制造领域，尤其涉及一种栅极驱动。
背景技术
液晶显示器(Liquid Crystal Display，LCD)是目前市场上应用最为广泛的显示产品，其生产工艺技术十分成熟，产品良率高，生产成本相对较低，市场接受度高。
现有的液晶显示装置的发展呈现出窄边框、薄型化和低成本的发展趋势，其中一项重要的技术为GOA(Gate Drive On Array，阵列基板行驱动)技术。通过GOA技术将扫描线驱动电路集成在液晶面板的阵列基板上，从而在材料成本和制作工艺方面上降低产品成本。
图1为现有技术中的一种GOA电路原理图。在该GOA电路中，包括上拉控制模块10、上拉模块20、下拉模块30、下拉维持模块40(其包括第一下拉维持模块41和第二下拉维持模块42)。当与第十一薄膜晶体管电性连接的G(n-2)为高电位时，Q(n)被充电拉高，此时第二十一薄膜晶体管T21导通，CK1高电位将G(n)上拉并输出高电位扫描信号；当与第三十一薄膜晶体管及第四十一薄膜晶体管电性连接的G(n+2)为高电位时，下拉模块将G(n)和Q(n)点的电位同时拉低。第一下拉维持模块和第二下拉维持模块的工作点电位为Q(n)低电位和LC1(或LC2)高电位，GOA电路的控制时序如图2所示。其中，LC1和LC2周期为2倍帧周期，占空比为1/2的低频信号，LC1和LC2相位相差1/2周期，GOA驱动电路采用4CLK驱动，4CLK依次驱动栅极扫描信号输出，其中级联方式为G(n)的输出作为G(n+2)的输入信号，同时作为G(n-2)的复位信号。
目前现有液晶面板刷新速度通常是60Hz，而对于一些高速运动画面60Hz的刷新速度会产生严重拖影现象，如果采用更高刷新速率如120Hz或240Hz可能会存在充电不足的风险。
发明内容
本发明提供一种阵列基板及显示面板，以解决现有显示面板在高帧率画面时，因栅极驱动电路充电不足而出现显示异常的问题。
为解决上述问题，本发明提供的技术方案如下：
本发明提出了一种栅极驱动电路，用于液晶显示器，所述栅极驱动电路包括级联的n级GOA单元，每一级GOA单元包括：
时钟信号源，用于提供本级的时钟信号，所述时钟信号包括第一高电平及第一低电平；
恒压低电平源，用于提供第二低电平；
上拉控制模块，用于接收第一扫描信号，并根据所述第一扫描信号的控制生成本级的扫描电平信号；
上拉模块，用于根据所述本级的扫描电平信号以及所述本级的时钟信号拉升本级的扫描信号；
下拉模块，用于根据第二扫描信号，将恒压低电平源所提供的所述第二低电平输出至所述本级的扫描信号的输出端；
下拉维持模块，用于维持所述本级的扫描电平信号及所述本级的扫描信号的低电平；
自举电容，用于生成所述本级的扫描电平信号的高电平；以及
第一模块，用于输出所述第一扫描信号和第二扫描信号；
第二模块，用于输出第三扫描信号和第四扫描信号；
所述上拉控制模块的输入端与所述第一模块、所述上拉模块、所述下拉模块、所述下拉维持模块及所述自举电容电性连接；所述恒压低电平源与所述下拉维持模块及所述下拉模块电性连接；所述时钟信号源与所述上拉模块电性连接；所述第二模块与所述下拉模块电性连接。
根据本发明一优选实施例，所述第一模块包括第七十一薄膜晶体管和第七十二薄膜晶体管，所述第七十一薄膜晶体管的栅极输入低频帧信号，所述第七十二薄膜晶体管的栅极输入高频帧信号；
所述第二模块包括第八十一薄膜晶体管和第八十二薄膜晶体管，所述第八十一薄膜晶体管的栅极输入低频帧信号，所述第八十二薄膜晶体管的栅极输入高频帧信号。
根据本发明一优选实施例，当所述液晶显示器处于低帧频画面工作时，所述栅极驱动电路设有8个时钟信号，相邻两级所述GOA单元同时进行扫描，相邻两级所述GOA单元的扫描时序信号相同；
所述第一模块的输出端输出所述第一扫描信号，所述上拉控制模块用于接收作为所述第一扫描信号的第n-2级扫描信号，并受作为第一级传信号的第n-2级级传信号的控制，所述下拉模块用于根据作为第三扫描信号的第n+2级扫描信号，将恒压低电平源所提供的第二低电平输出至所述本级的扫描信号的输出端。
根据本发明一优选实施例，当所述液晶显示器处于高帧频画面工作时，所述栅极驱动电路设有8个时钟信号，奇数行与偶数行输出的波形相同，共用扫描时序信号；
所述第一模块的输出端输出所述第二扫描信号，所述上拉控制模块用于接收作为第一扫描信号的第n-4级扫描信号，并受作为第一级传信号的第n-4级级传信号的控制，所述下拉模块用于根据作为第四扫描信号的第n+4级扫描信号，将恒压低电平源所提供的第二低电平输出至所述本级的扫描信号的输出端。
根据本发明一优选实施例，所述上拉模块包括第二十一薄膜晶体管，所述二十一薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，漏极电性连接至所述时钟信号源，源极电性连接至所述本级的扫描信号的输出端。
根据本发明一优选实施例，所述下拉模块包括第三十一薄膜晶体管和第四十一薄膜晶体管；
所述第三十一薄膜晶体管的栅极电性连接至第三扫描信号或第四扫描信号的输出端，源极电性连接至所述恒压低电平源，漏极电性连接至所述本级的扫描信号的输出端；
所述第四十一薄膜晶体管的栅极电性连接至第三扫描信号或第四扫描信号的输出端，源极电性连接至所述恒压低电平源，漏极电性连接至所述上拉控制模块的输出端。
根据本发明一优选实施例，所述上拉控制模块包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极电性连接至所述第一级传信号的输入端，源极电性连接至所述上拉控制模块的输出端，漏极电性连接至第一扫描信号的输入端。
根据本发明一优选实施例，所述下拉维持模块包括第一下拉维持单元及第二下拉维持单元；
所述第一下拉维持单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第四十二薄膜晶体管以及第三十二薄膜晶体管；
所述第五十一薄膜晶体管的栅极以及漏极接入第一方波信号，源极电性连接于所述第五十二薄膜晶体管的漏极以及所述第五十三薄膜晶体管的栅极；
所述第五十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源；
所述第五十三薄膜晶体管的漏极接入第一方波信号，源极电性连接至所述第五十四薄膜晶体管的漏极、所述第四十二薄膜晶体管的栅极以及所述第三十二薄膜晶体管的栅极；
所述第五十四薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源；
所述第四十二薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接至所述上拉控制模块的输出端；
所述第三十二薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接至所述本级的扫描信号的输出端；
所述第二下拉维持单元包括第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第四十三薄膜晶体管以及第三十三薄膜晶体管；
所述第六十一薄膜晶体管的栅极以及漏极接入第二方波信号，源极电性连接于所述第六十二薄膜晶体管的漏极以及所述第六十三薄膜晶体管的栅极；
所述第六十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接至所述恒压低电平源；
所述第六十三薄膜晶体管的漏极接入第二方波信号，源极电性连接于所述第六十四薄膜晶体管的漏极、所述第四十三薄膜晶体管的栅极以及所述第三十三薄膜晶体管的栅极；
所述第六十四薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源；
所述第四十三薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接于所述上拉控制模块的输出端；
所述第三十三薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接于所述本级的扫描信号的输出端。
根据本发明一优选实施例，所述自举电容设置在所述上拉控制模块的输出端及所述本级的扫描信号的输出端之间。
本发明还提出了一种液晶显示器，包括上述的栅极驱动电路。
本发明的有益效果为：本发明在现有的栅极驱动电路中设置第一模块和第二模块，所述第一模块和所述第二模块均包括低帧频和高帧频信号输入端；所述第一模块和所述第二模块根据接收到的低帧频或高帧频信号，输出不同的扫描信号，使所述栅极驱动电路能满足液晶显示面板的高帧频刷新速度，解决液晶显示面板在高帧频画面工作时的拖影现象或充电不足而出现显示异常的问题。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明现有技术中一种栅极驱动电路原理图；
图2为本发明现有技术中一种栅极驱动电路的控制时序图；
图3为本发明优选实施例中一种栅极驱动电路原理图；
图4为本发明优选实施例中液晶面板高帧频工作时一种栅极驱动电路的控制时序图；
图5为本发明优选实施例中液晶面板低帧频工作时一种栅极驱动电路的控制时序图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
本发明提供一种栅极驱动电路，适用于液晶显示器，所述栅极驱动电路包括级联的多个GOA单元，每一级GOA单元接入相应的时钟信号。当栅极驱动电路设有2个时钟信号：第一时钟信号CLK1、第二时钟信号CLK2，每个时钟信号包括第一高电平VGH以及第一低电平VGL，其中第一时钟CLK1接入第1、3、5…(2k+1)级GOA单元，第二时钟CLK2接入第2、4、6…(2k+2)级GOA单元，k为整数。此时，第一时钟CLK1、第二时钟CLK2均为占空比为1/2的方波信号，且依次延时1/2周期。而当栅极驱动电路设有4个时钟信号：第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4，每个时钟信号包括第一高电平VGH以及第一低电平VGL，其中第一时钟CLK1接入第1、5、9…(4k+1)级GOA单元，第二时钟CLK2接入第2、6、10…(4k+2)级GOA单元，第三时钟CLK1接入第3、7、11…(4k+3)级GOA单元，第四时钟CLK2接入第4、8、12…(4k+4)级GOA单元，k为整数。此时，第一时钟CLK1、第二时钟CLK2、第三时钟CLK3、第四时钟CLK4均为占空比为1/2的方波信号，且依次延时1/4周期；本发明所述的栅极驱动电路设置有8个时钟信号。
图3所示为本发明优选实施例一种栅极驱动电路的连接示意图，所述栅极驱动电路包括级联的n级GOA单元，每一级GOA单元包括：
时钟信号源CLK、恒压低电平源VSS、上拉控制模块10、上拉模块20、下拉模块30、下拉维持模块40、自举电容Cb、第一模块50以及第二模块60；所述上拉控制模块10的输入端与所述第一模块50、所述上拉模块20、所述下拉模块30、所述下拉维持模块40及所述自举电容电性连接；所述恒压低电平源与所述下拉维持模块40及所述下拉模块30电性连接；所述时钟信号源与所述上拉模块20电性连接；所述第二模块60与所述下拉模块30电性连接；
其中，时钟信号源CLK，用于提供本级的时钟信号，所述时钟信号包括第一高电平及第一低电平；恒压低电平源VSS，用于提供第二低电平；上拉控制模块10，用于接收第一扫描信号或所述第二扫描信号，并根据所述第一扫描信号或所述第二扫描信号的控制生成本级的扫描电平信号Q(n)；上拉模块20，用于根据所述本级的扫描电平信号Q(n)以及所述本级的时钟信号CLK拉升本级的扫描信号；下拉模块30，用于根据第三扫描信号或第四扫描信号，将恒压低电平源所提供的所述第二低电平输出至所述本级的扫描信号的输出端；下拉维持模块40，用于维持所述本级的扫描电平信号及所述本级的扫描信号的低电平；自举电容，用于生成所述本级的扫描电平信号的高电平；第一模块50，用于输出所述第一扫描信号和第二扫描信号；第二模块60，用于输出所述第三扫描信号和第四扫描信号；
另外，所述第一模块包括第七十一薄膜晶体管T71和第七十二薄膜晶体管T72，所述第七十一薄膜晶体管T71的栅极输入低频帧信号，所述第七十二薄膜晶体管T72的栅极输入高频帧信号；所述第二模块包括第八十一薄膜晶体管T81和第八十二薄膜晶体管T82，所述第八十一薄膜晶体管T81的栅极输入低频帧信号，所述第八十二薄膜晶体管的栅极输入高频帧信号。
在发明第一优选实施例，当所述显示面板处于低帧频画面工作时，所述栅极驱动电路设有8个时钟信号，相邻两级所述GOA单元同时进行扫描，相邻两级所述GOA单元的扫描时序信号相同；
所述第一模块50的输出端输出所述第一扫描信号，所述上拉控制模块10用于接收作为所述第一扫描信号的第n-2级扫描信号，并受作为第一级传信号的第n-2级级传信号的控制，所述下拉模块30用于根据作为第三扫描信号的第n+2级扫描信号，将恒压低电平源所提供的第二低电平输出至所述本级的扫描信号的输出端。
在本发明第二优选实施例，当所述显示面板处于高帧频画面工作时，所述栅极驱动电路设有8个时钟信号，相邻两组GOA单元输出的波形相同，共用扫描时序信号；
所述第一模块50的输出端输出所述第二扫描信号，所述上拉控制模块10用于接收作为第二扫描信号的第n-4级扫描信号，并受作为第一级传信号的第n-4级级传信号的控制，所述下拉模块30用于根据作为第四扫描信号的第n+4级扫描信号，将恒压低电平源所提供的第二低电平输出至所述本级的扫描信号的输出端。
当所述显示面板处于低帧频画面或者高帧频画面工作时，各元件的连接关系基本相同，所述栅极驱动电路都设有8个时钟信号，两者的不同之处在于：第一模块50中的第七十一薄膜晶体管T71的栅极接收低帧频信号，第七十一薄膜晶体管T71导通，第一模块50输出第n-2级扫描信号G(n-2)，所述栅极驱动电路中的上拉控制模块10是受到第n-2级扫描信号G(n-2)的控制；第二模块60中的第八十一薄膜晶体管T81的栅极接收低帧频信号，第八十一薄膜晶体管T81导通，输出第n+2级扫描信号G(n+2)，所述栅极驱动电路中的下拉模块30是由第n+2级扫描信号G(n+2)控制，具体的GOA电路的控制时序如图4所示，相邻两级所述GOA单元同时进行扫描，相邻两级所述GOA单元的扫描时序信号相同；
第一模块50中的第七十二薄膜晶体管T72的栅极接收高帧频信号，第七十二薄膜晶体管T72导通，第一模块50输出第n-4级扫描信号G(n-4)，所述栅极驱动电路中的上拉控制模块10是受到第n-4级扫描信号G(n-4)的控制；第二模块60中的第八十二薄膜晶体管T82的栅极接收低帧频信号，第八十二薄膜晶体管T82导通，输出第n+4级扫描信号G(n+4)，所述栅极驱动电路中的下拉模块30是由第n+4级扫描信号G(n+4)控制，具体的GOA电路的控制时序如图5所示，奇数行与偶数行输出的波形相同，共用扫描时序信号。
如图3至图4所示，下面以液晶显示面板在高帧频工作时进行具体说明；在本发明一优选实施例中，所述第一模块包括第七十一薄膜晶体管T71和第七十二薄膜晶体管T72，所述第七十一薄膜晶体管T71的栅极输入低频帧信号，所述第七十二薄膜晶体管T72的栅极输入高频帧信号；所述第二模块包括第八十一薄膜晶体管T81和第八十二薄膜晶体管T82，所述第八十一薄膜晶体管T81的栅极输入低频帧信号，所述第八十二薄膜晶体管的栅极输入高频帧信号；所述第一模块50和所述第二模块60根据接收到的低帧频或高帧频信号，输出不同的扫描信号，使所述栅极驱动电路能满足液晶显示面板的高帧频刷新速度，解决液晶显示面板在高帧频画面工作时的拖影现象或充电不足而出现显示异常的问题。
所述上拉模块20包括第二十一薄膜晶体管T21，所述二十一薄膜晶体管T21的栅极电性连接至所述上拉控制模块10的输出端，漏极电性连接至所述时钟信号源，源极电性连接至所述本级的扫描信号G(n)的输出端。即所述二十一薄膜晶体管T21的栅极电性连接至所述上拉控制模块10的输出端所输出的Q(n)信号的控制。
所述下拉模块30包括第三十一薄膜晶体管T31和第四十一薄膜晶体管T41；所述第三十一薄膜晶体管T31的栅极电性连接至第n+4级扫描信号G(n+4)的输出端，源极电性连接至所述恒压低电平源VSS，漏极电性连接至所述本级的扫描信号G(n)的输出端；所述第四十一薄膜晶体管T41的栅极电性连接至第n+4级扫描信号G(n+4)的输出端，源极电性连接至所述恒压低电平源VSS，漏极电性连接至所述上拉控制模块10的输出端(即接入Q(n)信号)。
所述上拉控制模块10包括第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极电性连接至第一模块50的输出端，即第n-4级级传信号ST(n-4)的输出端，源极电性连接至所述上拉控制模块10的输出端，漏极电性连接至第n-4级扫描信号G(n-4)的输入端。
所述下拉维持模块40包括第一下拉维持单元及第二下拉维持单元。
所述第一下拉维持单元包括第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53、第五十四薄膜晶体管T54、第四十二薄膜晶体管T42以及第三十二薄膜晶体管T32；所述第五十一薄膜晶体管T51的栅极以及漏极接入第一方波信号LC1，源极电性连接于所述第五十二薄膜晶体管T52的漏极以及所述第五十三薄膜晶体管T53的栅极；所述第五十二薄膜晶体管T52的栅极电性连接至所述上拉控制模块10的输出端(即接入Q(n)信号)，源极电性连接于所述恒压低电平源VSS；所述第五十三薄膜晶体管T53的漏极接入第一方波信号LC1，源极电性连接至所述第五十四薄膜晶体管T54的漏极、所述第四十二薄膜晶体管T42的栅极以及所述第三十二薄膜晶体管T32的栅极；所述第五十四薄膜晶体管T54的栅极电性连接至所述上拉控制模块10的输出端(即接入Q(n)信号)，源极电性连接于所述恒压低电平源VSS；所述第四十二薄膜晶体管T42的源极电性连接于所述恒压低电平源VSS，漏极电性连接至所述上拉控制模块10的输出端(即接入Q(n)信号)；所述第三十二薄膜晶体管T32的源极电性连接于所述恒压低电平源VSS，漏极电性连接至所述本级的扫描信号G(n)的输出端。
所述第二下拉维持单元包括第六十一薄膜晶体管T61、第六十二薄膜晶体管T62、第六十三薄膜晶体管T63、第六十四薄膜晶体管T64、第四十三薄膜晶体管T43以及第三十三薄膜晶体管T33。所述第六十一薄膜晶体管T61的栅极以及漏极接入第二方波信号LC2，源极电性连接于所述第六十二薄膜晶体管T62的漏极以及所述第六十三薄膜晶体管T63的栅极；所述第六十二薄膜晶体管T62的栅极电性连接至所述上拉控制模块10的输出端(即接入本级的扫描电平信号Q(n))，源极电性连接至所述恒压低电平源VSS；所述第六十三薄膜晶体管T63的漏极接入第二方波信号LC2，源极电性连接于所述第六十四薄膜晶体管T64的漏极、所述第四十三薄膜晶体管T43的栅极以及所述第三十三薄膜晶体管T33的栅极；所述第六十四薄膜晶体管T64的栅极电性连接至所述上拉控制模块10的输出端(即接入本级的扫描电平信号Q(n))，源极电性连接于所述恒压低电平源VSS；所述第四十三薄膜晶体管T43的源极电性连接于所述恒压低电平源VSS，漏极电性连接于所述上拉控制模块10的输出端(即接入本级的扫描电平信号Q(n))；所述第三十三薄膜晶体管T33的源极电性连接于所述恒压低电平源VSS，漏极电性连接于所述本级的扫描信号G(n)的输出端。
所述自举电容Cb设置在所述上拉控制模块10的输出端及所述本级的扫描信号G(n)的输出端之间。
另外，在第一实施例中，优选地，第一方波信号LC1和第二方波信号LC2均为占空比为1/2的方波，相位相差1/2个周期，第一下拉维持单元和第二下拉维持单元交替工作，使得整个电路更加稳定。
如图3和图4所示，当液晶显示面板处于高帧频工作时，即第一模块50中的第七十二薄膜晶体管T72接收高帧频信号，第七十二薄膜晶体管T72的漏极输入第n-4级扫描信号G(n-4)；当使用栅极驱动电路时，由启动信号STV启动扫描驱动电路，当第n-4级级传信号ST(n-4)为高电平时，第十一薄膜晶体管T11导通，第n-4级扫描信号G(n-4)的高电平通过第十一薄膜晶体管T11给自举电容Cb充电，使得参考点Q(n)上升到一较高电平。随后第n-4级级传信号ST(n-4)转为低电平，第十一薄膜晶体管T11断开，参考点Q(n)通过自举电容Cb维持一较高的电平。此时，第二十一薄膜晶体管管T21导通，本级的时钟信号经由上拉模块20输出至所述本级的扫描信号G(n)的输出端。
同时，通过第二十一薄膜晶体管T21继续给自举电容Cb充电，使得参考点Q(n)达到一更高的水平，本级的扫描信号G(n)以及第n+4级级传信号ST(n+4)也转为第一高电平VGH。
从栅极驱动电路的时序控制图可以看出，CLK1和CLK2、CLK3和CLK4、CLK5和CLK6、CLK7和CLK8输出的波形图相同，G1和G2、G3和G4、G5和G6、G7和G8输出的波形图相同，相邻两组依次延时1/4周期，此次调整可以等效为相邻两组GOA单元同时进行扫描，通过降低分辨率来提升高帧频画面下的面板充电速度。
图5为液晶显示面板在低帧频工作时的时序控制图，其工作原理与现有技术中设置4个时钟信号栅极驱动电路的工作原理是相同的，相邻两组依次延时1/8周期，此处不在赘述。
本发明还提出了一种液晶显示器，包括上述的栅极驱动电路。
本发明提出了一种栅极驱动电路及液晶显示器，所述栅极驱动电路包括级联的多个GOA单元，每一级GOA单元接入相应的时钟信号，每一级GOA单元包括时钟信号源CLK、恒压低电平源VSS、上拉控制模块、上拉模块、下拉模块、下拉维持模块、自举电容Cb、第一模块以及第二模块；所述第一模块和所述第二模块均包括低帧频和高帧频信号输入端；所述第一模块和所述第二模块根据接收到的低帧频或高帧频信号，输出不同的扫描信号，使所述栅极驱动电路能满足液晶显示面板的高帧频刷新速度，解决液晶显示面板在高帧频画面工作时的拖影现象或充电不足而出现显示异常的问题。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (8)
1.一种栅极驱动电路，用于液晶显示器，其特征在于，所述栅极驱动电路包括级联的n级GOA单元，每一级GOA单元包括：
时钟信号源，用于提供本级的时钟信号，所述时钟信号包括第一高电平及第一低电平；
恒压低电平源，用于提供第二低电平；
上拉控制模块，用于接收第一扫描信号或第二扫描信号，并根据所述第一扫描信号或所述第二扫描信号的控制生成本级的扫描电平信号；
上拉模块，用于根据所述本级的扫描电平信号以及所述本级的时钟信号拉升本级的扫描信号；
下拉模块，用于根据第三扫描信号或第四扫描信号，将恒压低电平源所提供的所述第二低电平输出至所述本级的扫描信号的输出端；
下拉维持模块，用于维持所述本级的扫描电平信号及所述本级的扫描信号的低电平；
自举电容，用于生成所述本级的扫描电平信号的高电平；以及
第一模块，用于输出所述第一扫描信号和所述第二扫描信号；
第二模块，用于输出所述第三扫描信号和所述第四扫描信号；
所述上拉控制模块的输入端与所述第一模块、所述上拉模块、所述下拉模块、所述下拉维持模块及所述自举电容电性连接；所述恒压低电平源与所述下拉维持模块及所述下拉模块电性连接；所述时钟信号源与所述上拉模块电性连接；所述第二模块与所述下拉模块电性连接；
其中，所述第一模块包括第七十一薄膜晶体管和第七十二薄膜晶体管，所述第七十一薄膜晶体管的栅极输入低频帧信号，所述第七十二薄膜晶体管的栅极输入高频帧信号；
所述第二模块包括第八十一薄膜晶体管和第八十二薄膜晶体管，所述第八十一薄膜晶体管的栅极输入低频帧信号，所述第八十二薄膜晶体管的栅极输入高频帧信号。
2.根据权利要求1所述的栅极驱动电路，其特征在于，当所述液晶显示器处于高帧频画面工作时，所述栅极驱动电路设有8个时钟信号，相邻两组GOA单元输出的波形相同，共用扫描时序信号；
所述第一模块的输出端输出所述第二扫描信号，所述上拉控制模块用于接收作为第二扫描信号的第n-4级扫描信号，并受作为第一级传信号的第n-4级级传信号的控制，所述下拉模块用于根据作为第四扫描信号的第n+4级扫描信号，将恒压低电平源所提供的第二低电平输出至所述本级的扫描信号的输出端。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉模块包括第二十一薄膜晶体管，所述二十一薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，漏极电性连接至所述时钟信号源，源极电性连接至所述本级的扫描信号的输出端。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括第三十一薄膜晶体管和第四十一薄膜晶体管；
所述第三十一薄膜晶体管的栅极电性连接至第三扫描信号或第四扫描信号的输出端，源极电性连接至所述恒压低电平源，漏极电性连接至所述本级的扫描信号的输出端；
所述第四十一薄膜晶体管的栅极电性连接至第三扫描信号或第四扫描信号的输出端，源极电性连接至所述恒压低电平源，漏极电性连接至所述上拉控制模块的输出端。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极电性连接至第一级传信号的输入端，源极电性连接至所述上拉控制模块的输出端，漏极电性连接至第一扫描信号的输入端。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉维持模块包括第一下拉维持单元及第二下拉维持单元；
所述第一下拉维持单元包括第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、第五十四薄膜晶体管、第四十二薄膜晶体管以及第三十二薄膜晶体管；
所述第五十一薄膜晶体管的栅极以及漏极接入第一方波信号，源极电性连接于所述第五十二薄膜晶体管的漏极以及所述第五十三薄膜晶体管的栅极；
所述第五十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源；
所述第五十三薄膜晶体管的漏极接入第一方波信号，源极电性连接至所述第五十四薄膜晶体管的漏极、所述第四十二薄膜晶体管的栅极以及所述第三十二薄膜晶体管的栅极；
所述第五十四薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源；
所述第四十二薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接至所述上拉控制模块的输出端；
所述第三十二薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接至所述本级的扫描信号的输出端；
所述第二下拉维持单元包括第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、第六十四薄膜晶体管、第四十三薄膜晶体管以及第三十三薄膜晶体管；
所述第六十一薄膜晶体管的栅极以及漏极接入第二方波信号，源极电性连接于所述第六十二薄膜晶体管的漏极以及所述第六十三薄膜晶体管的栅极；
所述第六十二薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接至所述恒压低电平源；
所述第六十三薄膜晶体管的漏极接入第二方波信号，源极电性连接于所述第六十四薄膜晶体管的漏极、所述第四十三薄膜晶体管的栅极以及所述第三十三薄膜晶体管的栅极；
所述第六十四薄膜晶体管的栅极电性连接至所述上拉控制模块的输出端，源极电性连接于所述恒压低电平源；
所述第四十三薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接于所述上拉控制模块的输出端；
所述第三十三薄膜晶体管的源极电性连接于所述恒压低电平源，漏极电性连接于所述本级的扫描信号的输出端。
7.根据权利要求1所述的栅极驱动电路，其特征在于，所述自举电容设置在所述上拉控制模块的输出端及所述本级的扫描信号的输出端之间。
8.一种液晶显示器，其特征在于，包括权利要求1-7任一项所述的栅极驱动电路。
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