CN107896095B - 全差分运算放大器 - Google Patents
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Abstract
提供了一种全差分运算放大器。放大器具有输入节点并且包括差分输入级，差分输入级用于通过这些输入节点来接收输入信号并且在第一和第二中间节点上提供输出信号。放大器包括全差分放大级，全差分放大级具有分别耦合至第一中间节点和第二中间节点的正输入端和负输入端。放大器包括第一补偿晶体管，第一补偿晶体管具有耦合至第一中间节点和第一节点的导电端子、以及耦合至全差分放大级的负输出端的控制端子。放大器包括第二补偿晶体管，第二补偿晶体管具有耦合至第二中间节点和第二节点的导电端子、以及耦合至全差分放大级的正输出端的控制端子。放大器包括用于提供放大器输出端并且将这些输出端反馈至放大器的正输出级和负输出级。
Description
技术领域
本申请涉及全差分运算放大器。具体地，本申请涉及具有全差分拓扑并且在1.2伏特(V)或更低的低电源供应范围内操作的全差分运算放大器。
背景技术
用于稳定放大器并且进行频率补偿的常规技术包括密勒补偿、Ahuja补偿和DasGupta补偿。密勒补偿(在P.R.Gray和R.G.Meyer，MOS运算放大器设计——教程概述，IEEE固态电路期刊，第17卷，第6期，第969-982页，1982年12月中加以描述)将补偿电容器置于运算放大器的两个级的输出端之间。密勒补偿由于第一级和第二级的输出端处的寄生电容通过分离主极点来稳定放大器。然而，补偿电容(Cc)在不反转相位的情况下也将不期望的直接传播路径引入输出端。右半平面零点(z)可能影响频率稳定性。
Ahuja补偿(在DasGupta，U.，“Ahuja频率补偿技术中的问题(Issues in Ahujafrequency compensation technique)”，射频集成技术，2009年中加以描述)抵消了右平面根的影响并且减小了补偿电容器的大小。因此，Ahuja补偿放大器更适合用于相对高的电阻性负载和相对高的电容性负载。Ahuja补偿引入了与密勒补偿电容器串联的共栅极放大器。共栅极放大器使用利用外部基准电压偏置的电流发生器。电流发生器将噪声添加到Ahuja补偿放大器中。外部基准电压的生成将附加噪声引入Ahuja补偿放大器中。
DasGupta补偿(在美国专利号7,646,247中加以描述)试图使用折叠共源共栅配置作为第一放大器级来提高Ahuja补偿。折叠共源共栅配置要求需要使用外部基准电压进行偏置的两个电流发生器。电流发生器将噪声添加到DasGupta补偿放大器中。外部基准电压的生成将附加噪声引入DasGupta补偿放大器中。DasGupta补偿还将两个单端放大器引入放大器拓扑中。
期望具有能在低电压环境中操作的全差分运算放大器。还期望全差分运算放大器能够剔除噪声，由此避免引入到Ahuja补偿放大器和DasGupta补偿放大器中的附加噪声。
发明内容
在实施例中，一种全差分运算放大器包括第一放大器输入节点和第二放大器输入节点以及第一放大器输出节点和第二放大器输出节点。该全差分运算放大器包括差分输入级，该差分输入级具有耦合至该第一放大器输入节点的第一输入端、耦合至该第二放大器输入节点的第二输入端、耦合至第一中间节点的第一输出端以及耦合至第二中间节点的第二输出端。该全差分运算放大器包括具有第一输出端和第二输出端的电平移位和放大级。
该电平移位和放大级包括全差分放大级，该全差分放大级具有耦合至该第一中间节点的正输入端、耦合至该第二中间节点的负输入端、负输出端、以及正输出端。该电平移位和放大级还包括第一补偿晶体管，该第一补偿晶体管具有耦合至该第一中间节点的第一导电端子、耦合至该电平移位和放大级的该第一输出端的第二导电端子、以及耦合至该全差分放大级的该负输出端的控制端子。该电平移位和放大级包括第二补偿晶体管，该第二补偿晶体管具有耦合至该第二中间节点的第一导电端子、耦合至该电平移位和放大级的该第二输出端的第二导电端子、以及耦合至该全差分放大级的该正输出端的控制端子。
该全差分运算放大器包括正输出级和负输出级，该正输出级具有耦合至该电平移位和放大级的第一输出端的输入端以及耦合至该第一放大器输出节点的输出端，该负输出级具有耦合至该电平移位和放大级的该第一输出端的输入端以及耦合至该第二放大器输出节点的输出端。
在实施例中，全差分运算放大器包括差分输入级，该差分输入级具有分别耦合至该全差分运算放大器的正电压输入节点和负电压输入节点的第一输入端和第二输入端、以及第一输出端和第二输出端。该全差分运算放大器包括放大级，该放大级具有分别耦合至该差分输入级的该第一输出端和该第二输出端的第一输入端和第二输入端、以及第一输出端和第二输出端。该全差分运算放大器包括第一补偿晶体管，该第一补偿晶体管具有耦合至该放大级的该第一输入端的第一导电端子、耦合至该放大级的该第一输出端的控制端子、以及第二导电端子。该全差分运算放大器包括第二补偿晶体管，该第二补偿晶体管具有耦合至该放大级的该第二输入端的第一导电端子、耦合至该放大级的该第二输出端的控制端子、以及第二导电端子。
在实施例中，一种方法包括：通过差分运算放大器的差分输入级来接收第一输入信号和第二输入信号，并且基于该第一输入信号和该第二输入信号通过该差分输入级来输出第一中间信号和第二中间信号。该方法包括通过第一输出级和第二输出级来输出该差分运算放大器的第一输出信号和第二输出信号。该方法包括分别基于该差分运算放大器的该第一输出信号和该第二输出信号通过第一补偿电容器和第二补偿电容器来分别反馈第三中间信号和第四中间信号。该方法包括基于该第一、第二、第三和第四中间信号由辅助运算放大器来输出第一控制信号和第二控制信号。该方法包括使用该第一控制信号和该第二控制信号来分别控制该差分运算放大器的该第一输出级和该第二输出级。
附图说明
图1示出了全差分运算放大器的示意图。
图2示出了根据至少一个实施例的全差分运算放大器的示意图。
图3示出了根据至少一个实施例的AB类全差分运算放大器的示意图。
图4示出了全差分运算放大器的辅助运算放大器对各增益电平的阶跃响应。
图5示出了全差分运算放大器、Ahuja补偿放大器和密勒补偿放大器的噪声频谱密度之间的对比。
具体实施方式
图1示出了全差分运算放大器100的示意图。全差分运算放大器100包括输入级102、正输出级104和负输出级106。输入级102包括差分输入级108、具有电平移位和放大级110的共栅极放大器级以及增益级112。
差分输入级108耦合在正电压输入节点114与负电压输入节点116之间并且在第一中间节点118与第二中间节点120之间。差分输入级108还耦合至提供电源电压VDD的电压源节点122。正电压输入节点114接收第一输入信号V输入 +并且负电压输入节点116接收第二输入信号V输入 -。
电平移位和放大级110具有耦合至第一中间节点118的第一输入端和耦合至第二中间节点120的第二输入端。电平移位和放大级110具有耦合至正电压输出节点124的第一输出端和耦合至负电压输出节点126的第二输出端。增益级112耦合在正电压输出节点124、负电压输出节点126和接地节点128之间。
正输出级104耦合在其输入端处的第一中间节点118和正电压输出节点124与其输出端处的放大器正电压输出节点130之间。正输出级104还耦合至电压源节点122和接地节点128。类似地，负输出级106耦合在其输入端处的第二中间节点120和负电压输出节点126与其输出端处的放大器负电压输出节点132之间。
差分输入级108包括电流源晶体管134以及第一和第二差分输入晶体管136、138。电流源晶体管134具有耦合至电压源节点122的源极、用于接收偏置电压V偏置1的栅极、以及漏极。第一差分输入晶体管136具有耦合至电流源晶体管134的漏极的源极、耦合至正电压输入节点114的栅极、以及耦合至第一中间节点118的漏极。第二差分输入晶体管138具有耦合至电流源晶体管134的漏极的源极、耦合至负电压输入节点116的栅极、以及耦合至第二中间节点120的漏极。
电平移位和放大级110具有全差分的辅助运算放大器140以及第一和第二补偿晶体管142、144。辅助运算放大器140具有耦合至第一中间节点118的正输入端以及耦合至第二中间节点120的负输入端。辅助运算放大器140还包括耦合至第一补偿晶体管142的栅极的负输出端以及耦合至第二补偿晶体管144的栅极的正输出端。第一补偿晶体管142的源极耦合至第一中间节点118，并且第一补偿晶体管142的漏极耦合至正电压输出节点124。第二补偿晶体管144的源极耦合至第二中间节点120，并且第二补偿晶体管144的漏极耦合至负电压输出节点126。
增益级112包括第一、第二、第三和第四反馈晶体管146、148、150、152。第一反馈晶体管146具有两者均耦合至正电压输出节点124的漏极和栅极，并且具有耦合至接地节点128的源极。第二反馈晶体管148具有耦合至正电压输出节点124的漏极、耦合至负电压输出节点126的栅极、以及耦合至接地节点128的源极。第三反馈晶体管150具有耦合至负电压输出节点126的漏极、耦合至正电压输出节点124的栅极、以及耦合至接地节点128的源极。第四反馈晶体管152具有两者均耦合至负电压输出节点126的漏极和栅极、以及耦合至接地节点128的源极。
正输出级104包括第一补偿电容器154、第一电流源晶体管156、和第一电压增益晶体管158。第一补偿电容器154耦合在第一中间节点118与正电压输出节点130之间。第一电流源晶体管156具有耦合至电压源节点122的源极、用于接收共模反馈电压V共模反馈的栅极、以及耦合至正电压输出节点130的漏极。第一电压增益晶体管158具有耦合至正电压输出节点130的漏极、耦合至正电压输出节点124的栅极、以及耦合至接地节点128的源极。
负输出级106包括第二补偿电容器160、第二电流源晶体管162和第二电压增益晶体管164。第二补偿电容器160耦合在第二中间节点120与放大器负电压输出节点132之间，源极耦合至电压源节点122，并且漏极耦合至放大器负电压输出节点132。第二电流源晶体管162具有接收共模反馈电压的栅极、耦合至电压源节点122的源极、以及耦合至负电压输出节点132的漏极。第二电压增益晶体管164具有耦合至放大器负电压输出节点132的漏极、耦合至接地节点128的源极、以及耦合至负电压输出节点126的栅极。
全差分运算放大器100的输入级102具有全差分拓扑。输入级102的全差分拓扑剔除了如在此所描述的共模干扰。将正输出级104和负输出级106对称耦合至输入级102使得全差分运算放大器100具有全差分拓扑。
第一补偿电容器154和第二补偿电容器160在全差分运算放大器100中实施密勒补偿。第一补偿电容器154耦合在正输出级104的输入端(正电压输出节点124)与输出端(放大器正电压输出节点130)之间。第二补偿电容器160耦合在负输出级106的输入端(负电压输出节点126)与输出端(放大器负电压输出节点132)之间。
因为第一补偿电容器154将正输出级104在放大器正电压输出节点130处的输出(V+ 输出)反馈至电平移位和放大级110，因此第一补偿电容器154提高了全差分运算放大器100的响应。正输出级104的输出反馈至电平移位和放大级110的输入端。类似地，第二补偿电容器160将负输出级106在放大器负电压输出节点132处的输出(V- 输出)反馈至电平移位和放大级110。
电平移位和放大级110在全差分运算放大器110中实施Ahuja型补偿。为了实施Ahuja型补偿，第一补偿晶体管142与正输出级104的第一补偿电容器154串联耦合。对于负输出级106，第二补偿晶体管144与第二补偿电容器160串联耦合。第一和第二补偿晶体管142、144均为共栅极的。
在维持全差分运算放大器100的全差分拓扑的同时并且在不使用折叠共源共栅架构的情况下进行Ahuja型补偿。此外，补偿将由电平移位和放大级110在不包括电流产生晶体管的情况下利用外部偏置来进行，这将会把噪声引入全差分运算放大器100中。
电平移位和放大级110包括第一补偿晶体管142和第二补偿晶体管144，该第一补偿晶体管和该第二补偿晶体管是分别由辅助运算放大器140的正输出端和负输出端来驱动的共栅极晶体管。耦合在第一中间节点118与正电压输出节点124之间的第一补偿晶体管142在第一补偿电容器154的信号路径中。辅助运算放大器140为第一补偿晶体管142提供了栅极偏置并且减轻了对使用如在DasGupta架构中所做的由外部基准信号偏置的共栅极放大器的需要。进一步地，使用电平移位和放大级110减轻了对使用单端放大器来驱动第一补偿晶体管142的需要。
耦合在第二中间节点120与负电压输出节点126之间的第二补偿晶体管144在第二补偿电容器160的信号路径中。辅助运算放大器140在其正输出端处为第二补偿晶体管144提供了栅极偏置并且减轻了对使用如在DasGupta架构中所做的由外部基准信号偏置的共栅极放大器的需要。进一步地，使用电平移位和放大级110减轻了对使用单端放大器来驱动第二补偿晶体管144的需要。
增益级112向全差分运算放大器100提供局部正反馈。正反馈增加了输入级102的输出电阻以及电压增益。还应注意，在此描述的全差分运算放大器被示出为包括可以被移除的增益级112。例如，如果不期望或不需要局部正反馈或者如果实现的增益没有证明将局部正反馈添加到增益级112的代价是正当的，则可以移除晶体管148和150。在P.J.Quinn和A.van Roermund，用于高精度滤波器和ADC设计的开关电容器技术(Switched-CapacitorTechniques for High-Accuracy Filter and ADC Design)，模拟电路和信号处理系列，施普林格出版社，2007年7月中描述了对局部正反馈的利用。
低功率放大器可以使用1V或更小的电源电压来操作。n沟道互补金属氧化物半导体(CMOS)器件(标记为‘MN’)和p沟道CMOS器件(标记为‘MP’)通常具有0.5V至0.6V的电压阈值。如果电源电压低于阈值，则可以关闭CMOS器件。在低功率器件中，如果堆叠适度的或大量的CMOS器件，则堆叠中的一些器件可能无法达到必要的电源电压。全差分运算放大器100的优点在于其包括相对少量的堆叠的晶体管。因此，在低电压环境中穿过堆叠实现了CMOS器件的可操作性。
图2示出了根据至少一个实施例的全差分运算放大器200的示意图。与参照图1所描述的全差分运算放大器100的那些元件类似的全差分运算放大器200的元件具有相同的参考号。在图2中扩展并示出了辅助运算放大器140的架构的示例。辅助运算放大器140包括电流源晶体管210、电平移位级206和放大级208。
全差分运算放大器200包括输入级202、正输出级104和负输出级106。输入级202包括差分输入级108、补偿级204和增益级112。补偿级204包括第一和第二补偿晶体管142、144，以及辅助运算放大器的电流源晶体管210、电平移位级206和放大级208。
差分输入级108具有耦合至正电压输入节点114的第一输入端和耦合至负电压输入节点116的第二输入端。差分输入级108具有耦合至第一中间节点118的第一输出端以及耦合至第二中间节点120的第二输出端。差分输入级108还耦合至电压源节点122。电平移位级206耦合至第一和第二中间节点118、120以及放大级208。电平移位级206还耦合至电压源节点122和接地节点128。电平移位级206附加地接收偏置电压V偏置2。
放大级208耦合至电流源晶体管210、电平移位级206以及第一和第二补偿晶体管142、144。放大级208还耦合至接地节点128。
第一放大晶体管142具有耦合至第一中间节点118的源极、耦合至正电压输出节点124的漏极、以及耦合至放大级208的输出端的栅极。第二放大晶体管144具有耦合至第二中间节点120的源极、耦合至负电压输出节点126的漏极、以及耦合至放大级208的栅极。电流源晶体管210具有耦合至电压源节点122的源极、耦合至放大级208的输出端的漏极、以及接收偏置电压的栅极。
电平移位级206包括第一、第二、第三和第四电平移位晶体管212、214、216、218。放大级208包括第一、第二、第三和第四放大晶体管220、222、224、226。
第一电平移位晶体管212具有耦合至第二电平移位晶体管214的源极的漏极、耦合至接地节点128的源极、以及接收偏置电压的栅极。第二电平移位晶体管214具有耦合至电压源节点122的漏极、以及耦合至第一中间节点118的栅极。
第三电平移位晶体管216具有耦合至第四电平移位晶体管218的源极的漏极、耦合至接地节点128的源极、以及接收偏置电压的栅极。第四电平移位晶体管218具有耦合至电压源节点122的漏极、以及耦合至第二中间节点120的栅极。
第一放大晶体管220具有耦合至彼此并且耦合至第一补偿晶体管142的栅极的漏极和栅极。第一放大晶体管220具有耦合至接地节点128的源极。第二放大晶体管222具有耦合至电流源晶体管210的漏极的源极、耦合至第一补偿晶体管142的栅极的漏极、以及耦合至第二电平移位晶体管214的源极的栅极。
第三放大晶体管224具有耦合至彼此并且耦合至第二补偿晶体管144的栅极的漏极和栅极。第三放大晶体管224具有耦合至接地节点128的源极。第四放大晶体管226具有耦合至电流源晶体管210的漏极的源极、耦合至第二补偿晶体管144的栅极的漏极、以及耦合至第四电平移位晶体管218的源极的栅极。
在电平移位级206中，第一和第二电平移位晶体管212、214形成用于第一中间节点118处的信号的电平移位器。作为放大器中的公共增益的电平移位器提供了大约为一的电压增益。类似地，第三和第四电平移位晶体管216、218形成用于第二中间节点120处的信号的电平移位器。
电流源晶体管210以及放大级208的第一、第二、第三和第四放大晶体管220、222、224、226形成差分放大器。放大晶体管220、222、224、226被电流源晶体管210偏置。共用反馈控制对于第一和第三放大晶体管220、224来说并非是必需的。这简化了对辅助差分放大器的实施。
注意，在弱反转区偏置电流源晶体管210是为了实现低漏极至源极饱和电压。以这类方式完成对电流源晶体管210进行偏置是为了以相对低的电源电压(例如，在1V至1.2V之间)来操作全差分运算放大器200。偏置导致生成相对高的噪声电平。然而，电流源晶体管210所生成的噪声被全差分运算放大器200的共模结构剔除。
此外，第一和第三电平移位晶体管212、216被偏置电压驱动。第一和第三电平移位晶体管212、216生成的噪声分别被施加到第一和第二补偿晶体管142、144。第一和第二补偿晶体管142、144被配置成由电流发生器偏置的共栅极放大器并且因此其展现了从其栅极到其漏极的可忽略不计的电压增益。噪声电压由于第一和第三电平移位晶体管212、216而因此未传递至第一和第二补偿晶体管142、144的漏极(即，至输入级202的输出端)。出于相同的原因，在晶体管142、144中生成的噪声未传递至输入级202的输出端。此外，电流发生器偏置晶体管142、144所生成的噪声由于其为共模噪声而在输入级202的输出端处被抵消。的确，晶体管142和144共享包括外部电压基准偏置的晶体管134的相同的电流发生器。
参照图1所描述的全差分运算放大器100为A类放大器，而参照图2所描述的全差分运算放大器200为参照图1所描述的A类放大器的实施方式。A类放大器利用恒定电流进行偏置。图3是全差分运算放大器100的AB类实施方式，其中，利用变化的电流来附加地偏置放大器。
图3示出了根据至少一个实施例的AB类全差分运算放大器300的示意图。与参照图2所描述的全差分运算放大器200的那些元件类似的全差分运算放大器300的元件具有相同的参考号。
全差分运算放大器300包括输入级202、正输出级104、负输出级106以及偏置级302。输入级202具有与参照图2所描述的全差分运算放大器200的架构类似的架构。正输出级104和负输出级106也具有与参照图2所描述的全差分运算放大器200的架构类似的架构。然而，正输出级104和负输出级106在其输入端处还耦合至偏置级302的输出端。另一方面，偏置级302在其输入端处耦合至正电压输出节点124和负电压输出节点126。偏置级302在其输入端处还耦合至电压源节点122。
偏置级302包括第一、第二和第三正偏置晶体管304、306、308以及第一、第二和第三负偏置晶体管310、312、314。第一正偏置晶体管304具有耦合至电压源节点122的源极、耦合至放大器正电压输出节点130的漏极、以及耦合至第二正偏置晶体管306的栅极和第三正偏置晶体管308的漏极两者的栅极。第二正偏置晶体管306具有耦合至电压源节点122的源极。第二正偏置晶体管306的漏极和栅极耦合至彼此并且耦合至第三正偏置晶体管308的漏极。第三正偏置晶体管308具有耦合至接地节点128的源极和耦合至负电压输出节点126的栅极。
第一负偏置晶体管310具有耦合至电压源节点122的源极和耦合至放大器负电压输出节点132的漏极。第一负偏置晶体管310的栅极耦合至第二负偏置晶体管312的栅极和漏极。第二负偏置晶体管312具有耦合至电压源节点122的源极。第二负偏置晶体管312的栅极和漏极耦合至彼此并且还耦合至第三负偏置晶体管314的漏极。第三负偏置晶体管314具有耦合至接地节点128的源极和耦合至正电压输出节点124的栅极。
偏置级302为AB类全差分运算放大器300提供随电压改变的偏置电流。相比之下，利用恒定电流而非变化的电流来对A类全差分运算放大器100、200进行偏置。
在正输出级104中，第一电压增益晶体管158的偏置电流由第一电流源晶体管156和第一正偏置晶体管304两者来提供。第一电流源晶体管156为第一电压增益晶体管158提供恒定电流。第一正偏置晶体管304提供取决于负电压输出节点126处的电压的电流。例如，为了将放大器正电压输出节点130处的输出电压从低电平转变至高电平，第一正偏置晶体管304提供了附加电流。因此，偏置电流基于目标输出电压进行动态地调整。
A类和AB类运算放大器具有不同的功耗特性。A类运算放大器具有相对恒定的功耗而不管是否接收到输入信号。在接收到输入信号并且该输入信号降至不存在时AB类运算放大器的功耗增加。
图4示出了辅助运算放大器140对各增益电平的阶跃响应。辅助运算放大器140的增益影响全差分运算放大器100的闭环传递函数。因为辅助运算放大器140的频率响应与其阶跃响应紧密联系，因此以最佳增益进行操作导致使闭环配置的放大器100的稳定性最小化。如在图4中所示出的，值为一的增益(线404)提供了比0.5的增益(线402)或5的增益(线406)更好的稳定性。
图5示出了全差分运算放大器100、Ahuja补偿放大器和密勒补偿放大器的噪声频率密度之间的对比。全差分运算放大器100的噪声频谱密度(线502)表示为：
Ahuja补偿放大器的噪声频谱密度(线504)表示为：
并且密勒补偿放大器的噪声频谱密度(线506)表示为：
全差分运算放大器100具有与密勒补偿放大器相当的噪声频谱密度。进一步地，由于等式(3)中的术语
全差分运算放大器100的噪声频谱密度低于Ahuja补偿放大器的噪声频谱密度。
如在图5中所示出的，在10千赫(kHz)与400kHz之间的工作频带中，全差分运算放大器100的噪声频谱密度低于Ahuja补偿放大器的噪声频谱密度并且与密勒补偿放大器的噪声频谱密度相当。
全差分运算放大器100在提供提高的低功率操作和剔除共模噪声的全差分拓扑的同时提供了比Ahuja补偿放大器更好的噪声性能以及与密勒补偿放大器相当的噪声性能。
以上所描述的各实施例可以组合起来以提供进一步实施例。鉴于以上的详细描述，可以对实施例做出这些和其他改变。总之，在以下权利要求书中，所使用的术语不应当被解释为将权利要求书局限于本说明书和权利要求书中所公开的特定实施例，而是应当被解释为包括所有可能的实施例、连同这些权利要求有权获得的等效物的整个范围。因而，权利要求书并不受本公开的限制。
Claims (22)
1.一种全差分运算放大器，包括：
第一放大器输入节点和第二放大器输入节点；
第一放大器输出节点和第二放大器输出节点；
差分输入级，所述差分输入级具有耦合至所述第一放大器输入节点的第一输入端、耦合至所述第二放大器输入节点的第二输入端、耦合至第一中间节点的第一输出端以及耦合至第二中间节点的第二输出端；
电平移位和放大级，所述电平移位和放大级具有第一和第二输出端，所述电平移位和放大级包括：
全差分放大级，所述全差分放大级具有耦合至所述第一中间节点的正输入端、耦合至所述第二中间节点的负输入端、负输出端、以及正输出端；
第一补偿晶体管，所述第一补偿晶体管具有耦合至所述第一中间节点的第一导电端子、耦合至所述电平移位和放大级的所述第一输出端的第二导电端子、以及耦合至所述全差分放大级的所述负输出端的控制端子；以及
第二补偿晶体管，所述第二补偿晶体管具有耦合至所述第二中间节点的第一导电端子、耦合至所述电平移位和放大级的所述第二输出端的第二导电端子、以及耦合至所述全差分放大级的所述正输出端的控制端子；
正输出级，所述正输出级具有耦合至所述电平移位和放大级的第一输出端的输入端、以及耦合至所述第一放大器输出节点的输出端，所述正输出级包括第一补偿电容器，所述第一补偿电容器耦合在所述第一放大器输出节点与所述第一中间节点处的所述全差分放大级的正输入端之间；以及
负输出级，所述负输出级具有耦合至所述电平移位和放大级的所述第一输出端的输入端、以及耦合至所述第二放大器输出节点的输出端，所述负输出级包括第二补偿电容器，所述第二补偿电容器耦合在所述第二放大器输出节点与所述第二中间节点处的所述全差分放大级的负输入端之间。
2.如权利要求1所述的全差分运算放大器，其中，所述全差分放大级包括：
电平移位级，所述电平移位级具有作为输入端的所述全差分放大级的所述正输入端和所述负输入端，所述电平移位级具有第一输出端和第二输出端；
放大级，所述放大级具有耦合至所述电平移位级的所述第一输出端的第一输入端和耦合至所述电平移位级的所述第二输出端的第二输入端，所述放大级具有作为输出端的所述全差分放大级的所述负输出端和所述正输出端。
3.如权利要求2所述的全差分运算放大器，其中，所述电平移位级包括：
第一电平移位晶体管，所述第一电平移位晶体管具有耦合至电源供应节点的第一导电端子、耦合至所述第一中间节点的控制端子、以及第二导电端子；以及
第二电平移位晶体管，所述第二电平移位晶体管具有耦合至所述第一电平移位晶体管的所述第二导电端子的第一导电端子、用于接收偏置电压的控制端子、以及耦合至接地节点的第二导电端子。
4.如权利要求3所述的全差分运算放大器，其中，所述放大级包括：
第一放大晶体管，所述第一放大晶体管具有用于接收电流的第一导电端子、耦合至所述第一电平移位晶体管的所述第二导电端子的控制端子、以及耦合至所述第一补偿晶体管的所述控制端子的第二导电端子；以及
第二放大晶体管，所述第二放大晶体管具有两者均耦合至所述第一补偿晶体管的所述控制端子的第一导电端子和控制端子、以及耦合至接地节点的第二导电端子。
5.如权利要求2所述的全差分运算放大器，其中，所述电平移位级包括：
第三电平移位晶体管，所述第三电平移位晶体管具有耦合至电源供应节点的第一导电端子、耦合至所述第二中间节点的控制端子、以及第二导电端子；以及
第四电平移位晶体管，所述第四电平移位晶体管具有耦合至所述第三电平移位晶体管的所述第二导电端子的第一导电端子、用于接收偏置电压的控制端子、以及耦合至接地节点的第二导电端子。
6.如权利要求5所述的全差分运算放大器，其中，所述放大级包括：
第三放大晶体管，所述第三放大晶体管具有用于接收电流的第一导电端子、耦合至所述第三电平移位晶体管的所述第二导电端子的控制端子、以及耦合至所述第二补偿晶体管的所述控制端子的第二导电端子；以及
第四放大晶体管，所述第四放大晶体管具有两者均耦合至所述第二补偿晶体管的所述控制端子的第一导电端子和控制端子、以及耦合至接地节点的第二导电端子。
7.如权利要求1所述的全差分运算放大器，其中，所述正输出级包括：
第一电流源晶体管，所述第一电流源晶体管具有耦合至电压源节点的第一导电端子、用于接收共模反馈电压的控制端子、以及耦合至所述第一放大器输出节点的第二导电端子；以及
第一电压增益晶体管，所述第一电压增益晶体管具有耦合至所述第一放大器输出节点的第一导电端子、耦合至所述全差分放大级的所述负输出端的控制端子、以及耦合至接地节点的第二导电端子。
8.如权利要求1所述的全差分运算放大器，其中，所述负输出级包括：
第二电流源晶体管，所述第二电流源晶体管具有耦合至电压源节点的第一导电端子、用于接收共模反馈电压的控制端子、以及耦合至所述第二放大器输出节点的第二导电端子；以及
第二电压增益晶体管，所述第二电压增益晶体管具有耦合至所述第二放大器输出节点的第一导电端子、耦合至所述全差分放大级的所述正输出端的控制端子、以及耦合至接地节点的第二导电端子。
9.如权利要求1所述的全差分运算放大器，包括偏置级，所述偏置级具有耦合至所述电平移位和放大级的所述第二输出端的第一输入端、耦合至所述电平移位和放大级的所述第一输出端的第二输入端、耦合至所述第一放大器输出节点的第一输出端、以及耦合至所述第二放大器输出节点的第二输出端。
10.如权利要求9所述的全差分运算放大器，其中，所述偏置级包括：
第一偏置晶体管，所述第一偏置晶体管具有耦合至电压供应节点的第一导电端子、耦合至所述第一放大器输出节点的第二导电端子、以及控制端子；
第二偏置晶体管，所述第二偏置晶体管具有耦合至电压供应节点的第一导电端子、以及两者均耦合至所述第一偏置晶体管的所述控制端子的第二导电端子和控制端子；以及
第三偏置晶体管，所述第三偏置晶体管具有耦合至所述第二偏置晶体管的所述第二导电端子的第一导电端子、耦合至接地节点的第二导电端子、以及耦合至所述电平移位和放大级的所述第二输出端的控制端子。
11.如权利要求9所述的全差分运算放大器，其中，所述偏置级包括：
第四偏置晶体管，所述第四偏置晶体管具有耦合至电压供应节点的第一导电端子、耦合至所述第二放大器输出节点的第二导电端子、以及控制端子；
第五偏置晶体管，所述第五偏置晶体管具有耦合至电压供应节点的第一导电端子、以及两者均耦合至所述第四偏置晶体管的所述控制端子的第二导电端子和控制端子；以及
第六偏置晶体管，所述第六偏置晶体管具有耦合至所述第五偏置晶体管的所述第二导电端子的第一导电端子、耦合至接地节点的第二导电端子、以及耦合至所述电平移位和放大级的所述第一输出端的控制端子。
12.一种全差分运算放大器，包括：
差分输入级，所述差分输入级具有分别耦合至所述全差分运算放大器的正电压输入节点和负电压输入节点的第一输入端和第二输入端、以及第一输出端和第二输出端；
放大级，所述放大级具有分别耦合至所述差分输入级的所述第一输出端和所述第二输出端的第一输入端和第二输入端、以及第一输出端和第二输出端；
第一补偿晶体管，所述第一补偿晶体管具有耦合至所述放大级的所述第一输入端的第一导电端子、耦合至所述放大级的所述第一输出端的控制端子、以及第二导电端子；
第二补偿晶体管，所述第二补偿晶体管具有耦合至所述放大级的所述第二输入端的第一导电端子、耦合至所述放大级的所述第二输出端的控制端子、以及第二导电端子；
正输出级，所述正输出级具有耦合至所述第一补偿晶体管的所述第二导电端子的输入端、耦合至所述全差分运算放大器的第一输出端的第一输出端、以及耦合至所述放大级的所述第一输入端的第二输出端，所述正输出级包括第一补偿电容器，所述第一补偿电容器耦合在所述全差分运算放大器的第一输出端与所述放大级的第一输入端之间；以及
负输出级，所述负输出级具有耦合至所述第二补偿晶体管的所述第二导电端子的输入端、耦合至所述全差分运算放大器的第二输出端的第一输出端、以及耦合至所述放大级的所述第二输入端的第二输出端，所述负输出级包括第二补偿电容器，所述第二补偿电容器耦合在所述全差分运算放大器的第一输出端与所述放大级的第一输入端之间。
13.如权利要求12所述的全差分运算放大器，包括偏置级，所述偏置级具有耦合至所述第二补偿晶体管的所述第二导电端子的第一输入端、耦合至所述第一补偿晶体管的所述第二导电端子的第二输入端、耦合至所述全差分运算放大器的所述第一输出端的第一输出端、以及耦合至所述全差分运算放大器的所述第二输出端的第二输出端。
14.如权利要求13所述的全差分运算放大器，其中，所述偏置级包括：
第一偏置晶体管，所述第一偏置晶体管具有耦合至电压供应节点的第一导电端子、耦合至所述全差分运算放大器的所述第一输出端的第二导电端子、以及控制端子；
第二偏置晶体管，所述第二偏置晶体管具有耦合至电压供应节点的第一导电端子、以及两者均耦合至所述第一偏置晶体管的所述控制端子的第二导电端子和控制端子；以及
第三偏置晶体管，所述第三偏置晶体管具有耦合至所述第二偏置晶体管的所述第二导电端子的第一导电端子、耦合至接地节点的第二导电端子、以及耦合至所述第二补偿晶体管的所述第二导电端子的控制端子。
15.如权利要求13所述的全差分运算放大器，其中，所述偏置级包括：
第四偏置晶体管，所述第四偏置晶体管具有耦合至电压供应节点的第一导电端子、耦合至所述全差分运算放大器的所述第二输出端的第二导电端子、以及控制端子；
第五偏置晶体管，所述第五偏置晶体管具有耦合至电压供应节点的第一导电端子、以及两者均耦合至所述第四偏置晶体管的所述控制端子的第二导电端子和控制端子；以及
第六偏置晶体管，所述第六偏置晶体管具有耦合至所述第五偏置晶体管的所述第二导电端子的第一导电端子、耦合至接地节点的第二导电端子、以及耦合至所述第一补偿晶体管的所述第二导电端子的控制端子。
16.一种用于放大的方法，包括：
通过差分运算放大器的差分输入级来接收第一输入信号和第二输入信号，并且基于所述第一输入信号和所述第二输入信号通过所述差分输入级来输出第一中间信号和第二中间信号；
通过第一输出级和第二输出级来输出所述差分运算放大器的第一输出信号和第二输出信号；
分别基于所述差分运算放大器的所述第一输出信号和所述第二输出信号通过第一补偿电容器和第二补偿电容器来分别反馈第三中间信号和第四中间信号；
基于所述第一、第二、第三和第四中间信号通过辅助运算放大器来输出第一控制信号和第二控制信号；以及
使用所述第一控制信号和所述第二控制信号来分别控制所述差分运算放大器的所述第一输出级和所述第二输出级。
17.如权利要求16所述的方法，其中，基于所述第一、第二、第三和第四中间信号输出所述第一控制信号和所述第二控制信号包括：
在所述辅助运算放大器的正输入端处接收所述第一中间信号和所述第三中间信号；
在所述辅助运算放大器的负输入端处接收所述第二中间信号和所述第四中间信号；
在所述辅助运算放大器的负输出端处输出所述第一控制信号；以及
在所述辅助运算放大器的正输出端处输出所述第二控制信号。
18.如权利要求16所述的方法，其中，控制所述第一输出级和所述第二输出级包括：
使用所述第一控制信号来控制第一补偿晶体管以产生第一补偿晶体管输出信号；
使用所述第一补偿晶体管输出信号来控制所述第一输出级；
使用所述第二控制信号来控制第二补偿晶体管以产生第二补偿晶体管输出信号；以及
使用所述第二补偿晶体管输出信号来控制所述第二输出级。
19.如权利要求16所述的方法，其中，所述第一补偿电容器耦合在用于提供所述第一输出信号的第一节点与所述辅助运算放大器的正输入端之间，并且所述第二补偿电容器耦合在用于提供所述第二输出信号的第二节点与所述辅助运算放大器的负输入端之间。
20.一种全差分运算放大器，包括：
第一放大器输入节点和第二放大器输入节点；
第一放大器输出节点和第二放大器输出节点；
差分输入级，所述差分输入级具有耦合至所述第一放大器输入节点的第一输入端、耦合至所述第二放大器输入节点的第二输入端、耦合至第一中间节点的第一输出端以及耦合至第二中间节点的第二输出端；
电平移位和放大级，所述电平移位和放大级具有第一和第二输出端，所述电平移位和放大级包括：
全差分放大级，所述全差分放大级具有耦合至所述第一中间节点的正输入端、耦合至所述第二中间节点的负输入端、负输出端、以及正输出端；
第一补偿晶体管，所述第一补偿晶体管具有耦合至所述第一中间节点的第一导电端子、耦合至所述电平移位和放大级的所述第一输出端的第二导电端子、以及耦合至所述全差分放大级的所述负输出端的控制端子；以及
第二补偿晶体管，所述第二补偿晶体管具有耦合至所述第二中间节点的第一导电端子、耦合至所述电平移位和放大级的所述第二输出端的第二导电端子、以及耦合至所述全差分放大级的所述正输出端的控制端子；
正输出级，所述正输出级具有耦合至所述电平移位和放大级的第一输出端的输入端、以及耦合至所述第一放大器输出节点的输出端；
负输出级，所述负输出级具有耦合至所述电平移位和放大级的所述第一输出端的输入端、以及耦合至所述第二放大器输出节点的输出端；
电平移位级，所述电平移位级具有作为输入端的所述全差分放大级的所述正输入端和所述负输入端，所述电平移位级具有第一输出端和第二输出端；以及
放大级，所述放大级具有耦合至所述电平移位级的所述第一输出端的第一输入端和耦合至所述电平移位级的所述第二输出端的第二输入端，所述放大级具有作为输出端的所述全差分放大级的所述负输出端和所述正输出端。
21.一种全差分运算放大器，包括：
第一放大器输入节点和第二放大器输入节点；
第一放大器输出节点和第二放大器输出节点；
差分输入级，所述差分输入级具有耦合至所述第一放大器输入节点的第一输入端、耦合至所述第二放大器输入节点的第二输入端、耦合至第一中间节点的第一输出端以及耦合至第二中间节点的第二输出端；
电平移位和放大级，所述电平移位和放大级具有第一和第二输出端，所述电平移位和放大级包括：
全差分放大级，所述全差分放大级具有耦合至所述第一中间节点的正输入端、耦合至所述第二中间节点的负输入端、负输出端、以及正输出端；
第一补偿晶体管，所述第一补偿晶体管具有耦合至所述第一中间节点的第一导电端子、耦合至所述电平移位和放大级的所述第一输出端的第二导电端子、以及耦合至所述全差分放大级的所述负输出端的控制端子；以及
第二补偿晶体管，所述第二补偿晶体管具有耦合至所述第二中间节点的第一导电端子、耦合至所述电平移位和放大级的所述第二输出端的第二导电端子、以及耦合至所述全差分放大级的所述正输出端的控制端子；
正输出级，所述正输出级具有耦合至所述电平移位和放大级的第一输出端的输入端、以及耦合至所述第一放大器输出节点的输出端；
负输出级，所述负输出级具有耦合至所述电平移位和放大级的所述第一输出端的输入端、以及耦合至所述第二放大器输出节点的输出端；以及
偏置级，所述偏置级具有耦合至所述电平移位和放大级的所述第二输出端的第一输入端、耦合至所述电平移位和放大级的所述第一输出端的第二输入端、耦合至所述第一放大器输出节点的第一输出端、以及耦合至所述第二放大器输出节点的第二输出端。
22.一种全差分运算放大器，包括：
差分输入级，所述差分输入级具有分别耦合至所述全差分运算放大器的正电压输入节点和负电压输入节点的第一输入端和第二输入端、以及第一输出端和第二输出端；
放大级，所述放大级具有分别耦合至所述差分输入级的所述第一输出端和所述第二输出端的第一输入端和第二输入端、以及第一输出端和第二输出端；
第一补偿晶体管，所述第一补偿晶体管具有耦合至所述放大级的所述第一输入端的第一导电端子、耦合至所述放大级的所述第一输出端的控制端子、以及第二导电端子；
第二补偿晶体管，所述第二补偿晶体管具有耦合至所述放大级的所述第二输入端的第一导电端子、耦合至所述放大级的所述第二输出端的控制端子、以及第二导电端子；以及
偏置级，所述偏置级具有耦合至所述第二补偿晶体管的所述第二导电端子的第一输入端、耦合至所述第一补偿晶体管的所述第二导电端子的第二输入端、耦合至所述全差分运算放大器的所述第一输出端的第一输出端、以及耦合至所述全差分运算放大器的所述第二输出端的第二输出端。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/284,150 US9941850B1 (en) | 2016-10-03 | 2016-10-03 | Fully differential operational amplifier |
| US15/284,150 | 2016-10-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107896095A CN107896095A (zh) | 2018-04-10 |
| CN107896095B true CN107896095B (zh) | 2021-06-15 |
Family
ID=61710376
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710429865.3A Active CN107896095B (zh) | 2016-10-03 | 2017-06-08 | 全差分运算放大器 |
| CN201720664093.7U Withdrawn - After Issue CN207166461U (zh) | 2016-10-03 | 2017-06-08 | 全差分运算放大器 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720664093.7U Withdrawn - After Issue CN207166461U (zh) | 2016-10-03 | 2017-06-08 | 全差分运算放大器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9941850B1 (zh) |
| CN (2) | CN107896095B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10277216B1 (en) * | 2017-09-27 | 2019-04-30 | Apple Inc. | Wide range input voltage differential receiver |
| WO2020000424A1 (zh) * | 2018-06-29 | 2020-01-02 | 华为技术有限公司 | 一种运算放大器、射频电路及电子设备 |
| TWI701902B (zh) * | 2019-09-10 | 2020-08-11 | 敦泰電子股份有限公司 | 運算放大器電路 |
| US11036247B1 (en) * | 2019-11-28 | 2021-06-15 | Shenzhen GOODIX Technology Co., Ltd. | Voltage regulator circuit with high power supply rejection ratio |
| CN114844473B (zh) * | 2022-04-11 | 2023-06-02 | 电子科技大学 | 一种采用补偿电容技术的双控制位型可变增益放大器 |
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-
2016
- 2016-10-03 US US15/284,150 patent/US9941850B1/en active Active
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2017
- 2017-06-08 CN CN201710429865.3A patent/CN107896095B/zh active Active
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| CN207166461U (zh) | 2018-03-30 |
| US9941850B1 (en) | 2018-04-10 |
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