CN107863967A - 一种多通道同步输出校准装置及方法 - Google Patents

Abstract

本发明公开了一种多通道同步输出校准装置及方法。该校准装置包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块。其中，采用的脉冲整形模块、逻辑与门模块、脉宽测量模块得到通道间同步延时误差，电路结构简单，易于硬件实现，避免复杂的计算，无需ADC电路和高性能计算模块，成本低。在误差修正时，该校准装置通过时钟延时模块和波形发生模块依次调整采样时钟延时和波形相位，直到通道间同步延时误差达到设计的要求，精度高，通道一致性好。此外，脉宽测量模块采用精密延时调整和边沿检测的配合的方式，有效的减小了脉宽测量误差。

Description

一种多通道同步输出校准装置及方法

技术领域

本发明属于任意波形产生领域，特别涉及一种多通道同步输出校准装置及方法。

背景技术

任意波形发生器是以数字、模拟和计算机技术为基础的信号发生源，能够提供一些常规的函数波形，复杂可编辑的波形，环境模拟信号，数字调制信号等，广泛应用于雷达、通信、生物医疗和芯片检测等各个领域。通常任意波形发生器集成多个输出通道，满足用户多路波形信号的需求，具有强大的信号激励能力，其丰富的信号激励能力包括高速波形发生器、函数发生器、脉冲/序列发生器、扫频发生器、触发发生器、宽带白噪声信号发生器和幅度调制源等。同时，多路波形信号间要保持精确的相位关系，能够同步输出，以满足现代时域测试需求。随着电子技术的发展，多通道任意波形发生器可以在宽带通信、雷达***、高速脉冲模拟、高速数字设计、现场环境模拟和重放等多种应用具有重要作用。

通道间延时误差是影响通道同步的主要因素之一，主要由采样时钟之间的偏差和通道延迟构成。延时误差的修正是通道同步校准的关键。目前，误差校准的方式可分为在仪器外部使用专用仪器校准和在仪器内部使用电路模块校准。

外部校准主要是在仪器外部通过专用设备与任意波形发生器互连，任意波形发生器多个通道分别输出确定相差的信号，专用设备进行相位误差测量，并根据测量结果调整任意波形发生器输出波形相位进行补偿。该方法可以实现通道间的高精度同步。

由于现有的外部同步校准方式采用专用的校准设备对任意波形发生器多通道输出进行校准，开销大。校准设备和任意波形发生器需要开通数据交互端口实现校准数据传输，操作复杂。当任意波形发生器外部环境变化时，输出通道内的元器件特性可能出现偏差，造成通道间的同步延时误差增大，从而需重新校准。外部同步校准操作重复性差，耗时较长。

仪器内部校准主要是在任意波形发生器内部嵌入校准电路模块，电路模块采用多路ADC芯片在一定时间间隔内采集每个通道的输出信号，并对采集的多路信号进行相关和反三角函数等一系列运算得到信号间的相位差，然后结合时间间隔计算得到通道间延时误差，最后，电路模块通过调整通道波形相位对延时误差进行修正。

由于现有的仪器内部校准的电路是基于ADC的内部校准模块，内部校准模块内的多路ADC电路需做低失真设计，硬件电路要求高。在计算信号间的相位差时，进行相关和反三角函数等一系列运算，计算量较大。为了解决计算量大的问题，内部校准模块需配置高性能计算模块，以提高计算的效率。同时，在误差修正时，内部校准模块只调整波形相位，无法修正采样时钟延时带来的误差，从而造成通道一致性差的问题。

发明内容

本发明的目的在于提出一种多通道同步输出校准装置，该装置结构简单，同步精度高。

本发明为了实现上述目的，采用如下技术方案：

一种多通道同步输出校准装置，包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块；

其中，信号流在上述各个硬件模块中的走向为：

每个通道输出的正弦波信号输入到脉冲整形模块进行脉冲整形，得到方波信号；

指定一个参考通道，其它通道依次与所述参考通道的方波信号在逻辑与门模块内进行逻辑与运算，从而得到脉冲信号；

脉宽测量模块通过测量脉冲信号的脉宽，计算通道之间的延时误差；

同步控制模块根据测量得到的延时误差，控制时钟延时模块和波形发生模块依次调整通道的采样时钟延时和波形相位，对延时误差进行修正；

时钟模块用于给多通道同步输出校准装置提供同源的时钟。

优选地，所述波形发生模块采用DDS波形产生原理，由FPGA逻辑实现；

波形发生模块在每个时钟的上升沿，根据相位累加器计算得到的正弦波数据相位值对波形查找表寻址，获取相应的正弦波数据；正弦波数据经过DAC转换为正弦波模拟信号。

优选地，所述时钟延时模块通过延时芯片对DAC的采样时钟进行精确的延时，使任意波通道对应的DAC时钟之间出现可调整的相位关系，从而改变DAC输出信号之间的延时。

优选地，所述脉冲整形模块通过电平转换电路将正弦波信号转换为电平信号。

优选地，所述脉宽测量模块包括精密延时调整模块、边沿检测模块、计数器、脉宽计算模块和测量控制模块；其中：

边沿检测模块与计数器配合测量得到取样上升沿和下降沿的时间间隔T1；精密延时调整模块与边沿检测模块配合测量得到脉冲信号的实际边沿与取样边沿之间的时间间隔T2；

测量控制模块根据时间间隔T1和时间间隔T2，控制脉宽计算模块计算脉宽时间。

此外，本发明还提出了一种多通道同步输出校准方法，其采用如下技术方案：

一种多通道同步输出校准方法，其采用的校准装置包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块；

所述通道同步输出校准方法包括如下步骤：

s1.每个通道输出的正弦波信号输入到脉冲整形模块进行脉冲整形，得到方波信号；

s2.指定一个参考通道，其它通道依次与所述参考通道的方波信号在逻辑与门模块内进行逻辑与运算，从而得到脉冲信号；

s3.脉宽测量模块通过测量脉冲信号的脉宽，计算通道之间的延时误差；

s4.同步控制模块根据测量得到的延时误差，控制时钟延时模块和波形发生模块依次调整通道的采样时钟延时和波形相位，对延时误差进行修正；

s5.重复上述延时误差测量和修正的操作；

当所有通道的延时误差到达设计的要求，完成通道间同步。

优选地，所述步骤s3中，利用脉宽测量模块计算延时误差的步骤如下：

脉宽测量模块包括精密延时调整模块、边沿检测模块、计数器、脉宽计算模块和测量控制模块；其中，精密延时调整模块采用FPGA的IO_DELAY资源实现；

IO_DELAY资源的步进时间间隔为Δδ，步进的节数为N，总的延时时间为Δδ×N；

边沿检测模块在每个FPGA时钟的上升沿对脉冲信号进行取样；

其中，FPGA时钟的周期为T_clk；脉冲信号的高电平取样为逻辑1，低电平取样为逻辑0，由逻辑0变为逻辑1时为脉冲信号的取样上升沿，反之为取样下降沿；

边沿检测模块与计数器配合测量得到取样上升沿和下降沿的时间间隔T1；精密延时调整模块与边沿检测模块配合测量得到脉冲信号的实际边沿与取样边沿之间的时间间隔T2；

精密延时调整模块步进节数加1，延时增加Δδ；

边沿检测模块检测脉冲信号的取样边沿的位置是否改变，重复上述操作，直到取样边沿的位置发生改变，得到此时精密延时调整模块的步进节数，实际上升沿距离取样上升沿的延时步进节数N1和实际下降沿距离取样下降沿的延时步进节数N2；

测量控制模块控制脉宽计算模块根据T1和T2，计算脉宽时间A，计算表达式为：

A＝Δδ×(N1+N2)+T_clk×M (1)

其中，Δδ为精密延时调整模块的延时步进时间间隔，T_clk为FPGA时钟的周期；

同步控制模块根据脉宽时间A，计算得到通道间同步延时误差τ，计算表达式为：

其中，T_sig为输出信号的周期。

优选地，所述步骤s4中，对延时误差进行修正的具体过程如下：

时钟延时模块的延时步进时间间隔为Δρ，步进的节数为K，总的延时时间为Δρ×K；

波形发生模块通过调节各通道的波形数据初始相位偏移值来实现输出信号的不同相位，从而改变波形数据之间的延时；波形发生模块相位调节的分辨率为其中，L为相位加法器的位数，波形数据之间的延时步进时间间隔ΔS的计算表达式为：

同步延时补偿误差的ε表达式为：

ε＝|(Δρ×a+ΔS×b)-τ| (4)

其中，a为时钟延时模块的步进节数，b为波形发生模块的步进节数；同步控制模块遍历a和b的取值，使ε达到最小值，从而实现补偿后的同步延时误差最小。

本发明具有如下优点：

本发明述及的多通道同步输出校准装置，集成在任意波形发生器内部。该校准装置包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块。采用的脉冲整形模块、逻辑与门模块、脉宽测量模块得到通道间同步延时误差，电路结构简单，易于硬件实现，避免复杂的计算，无需ADC电路和高性能计算模块，成本低。在误差修正时，该校准装置通过时钟延时模块和波形发生模块依次调整采样时钟延时和波形相位，直到通道间同步延时误差达到设计的要求，精度高，通道一致性好。此外，脉宽测量模块采用精密延时调整和边沿检测的配合的方式，有效的减小了脉宽测量误差。

附图说明

图1为本发明中一种多通道同步输出校准装置的组成原理框图；

图2为本发明中一种多通道同步输出校准方法的流程图；

图3为本发明中脉冲整形和逻辑与操作时序图；

图4为本发明中脉宽测量模块的组成原理框图；

图5为本发明中脉宽测量模块的时序图。

具体实施方式

下面结合附图以及具体实施方式对本发明作进一步详细说明：

结合图1所示，一种多通道同步输出校准装置，包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块。

其中，信号流在上述各个硬件模块中的走向为：

每个通道输出的正弦波信号输入到脉冲整形模块进行脉冲整形，得到方波信号；

指定一个参考通道，其它通道依次与所述参考通道的方波信号在逻辑与门模块内进行逻辑与运算，从而得到脉冲信号；

脉宽测量模块通过测量脉冲信号的脉宽，计算通道之间的延时误差；

同步控制模块根据测量得到的延时误差，控制时钟延时模块和波形发生模块依次调整通道的采样时钟延时和波形相位，对延时误差进行修正。

时钟模块用于给多通道同步输出校准装置提供同源的时钟。在时钟模块稳定后，该校准装置开始同步校准的过程，总体工作流程图如图2所示。

一种多通道同步输出校准方法，其采用的校准装置包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块。

所述通道同步输出校准方法包括如下步骤：

s1.每个通道输出的正弦波信号输入到脉冲整形模块进行脉冲整形，得到方波信号；

s2.指定一个参考通道，其它通道依次与所述参考通道的方波信号在逻辑与门模块内进行逻辑与运算，从而得到脉冲信号；

s3.脉宽测量模块通过测量脉冲信号的脉宽，计算通道之间的延时误差；

s4.同步控制模块根据测量得到的延时误差，控制时钟延时模块和波形发生模块依次调整通道的采样时钟延时和波形相位，对延时误差进行修正；

s5.重复上述延时误差测量和修正的操作；

当所有通道的延时误差到达设计的要求，完成通道间同步。

任意波形发生器设置一个通道为参考通道，其它通道为待校准通道。参考通道作为测量通道间同步延时的对照通道，其它通道与参考通道同步，从而达到所有通道的同步。

首先，每个通道的波形发生模块在同步控制模块控制下同时输出正弦波数据，正弦波周期为T_sig。波形发生模块采用DDS波形产生原理，由FPGA逻辑实现。波形发生模块在每个时钟的上升沿，根据相位累加器计算得到的正弦波数据相位值对波形查找表寻址，获取相应的正弦波数据。正弦波数据经过DAC电路转换为正弦波模拟信号。

脉冲整形模块通过电平转换电路将正弦波模拟信号转换为电平信号。其中，正弦波信号的正幅值为电平信号的高电平逻辑1，负幅值为电平信号的低电平逻辑0。

脉冲整形和逻辑与操作的时序图如图3所示，电平信号的高电平和低电平均占整个周期的50％，两个电平信号的上升沿的时间差为通道间延时误差τ。

逻辑与门模块通过逻辑门芯片将参考通道和其中一个待校准通道的电平信号进行逻辑与运算，得到一路脉冲信号。脉冲整形和逻辑与操作的时序图如图3所示，根据与运算的逻辑法则，高电平和低电平相与为低电平，高电平和高电平相与为高电平，脉冲信号保留了两个通道高电平信号的时间重叠的部分，其它部分为低电平。

脉宽测量模块用于测量脉冲信号的脉宽A，即高电平的时间。

脉宽测量模块实现框图如图4所示，脉宽测量模块包括精密延时调整模块、边沿检测模块、计数器、脉宽计算模块和测量控制模块。

精密延时调整模块采用FPGA的IO_DELAY资源实现，能够达到分辨率ps级的延时。

IO_DELAY资源的步进时间间隔为Δδ，步进的节数为N，总的延时时间为Δδ×N。脉宽测量模块的时序图如图5所示。

边沿检测模块在每个FPGA时钟的上升沿对脉冲信号进行取样。

其中，FPGA时钟的周期为T_clk。脉冲信号的高电平取样为逻辑1，低电平取样为逻辑0，由逻辑0变为逻辑1时为脉冲信号的取样上升沿，反之为取样下降沿。

计数器记录取样上升沿和取样下降沿之间的FPGA时钟周期的个数M，从而得到取样上升沿和下降沿的时间间隔T1。脉冲信号的实际边沿(上升沿和下降沿)与取样边沿之间的时间间隔T2通过精密延时调整模块和边沿检测模块的配合测量。

精密延时调整模块步进节数加1，延时增加Δδ。

边沿检测模块检测脉冲信号的取样边沿的位置是否改变，重复上述操作，直到取样边沿的位置发生改变，得到此时精密延时调整模块的步进节数，实际上升沿距离取样上升沿的延时步进节数N1和实际下降沿距离取样下降沿的延时步进节数N2。

脉宽计算模块根据T1和T2，计算脉宽时间A，计算表达式为：

A＝Δδ×(N1+N2)+T_clk×M (1)

Δδ为精密延时调整模块的延时步进时间间隔，T_clk为FPGA时钟的周期。

测量控制模块用于控制精密延时调整模块、边沿检测模块和计数器等部件。

同步控制模块根据脉宽时间A，计算得到通道间同步延时误差τ，计算表达式为：

其中，T_sig为输出信号的周期。

同步控制模块根据同步延时误差τ，控制时钟延时模块和波形发生模块对误差进行校准。

时钟延时模块通过延时芯片对DAC的采样时钟进行精确的延时，使任意波通道对应的DAC时钟之间出现可调整的相位关系，从而改变DAC输出信号之间的延时。

时钟延时模块的延时步进时间间隔为Δρ，步进的节数为K，总的延时时间为Δρ×K。

波形发生模块通过调节各通道的波形数据初始相位偏移值来实现输出信号的不同相位，从而改变波形数据之间的延时。波形发生模块相位调节的分辨率为其中，L为相位加法器的位数。波形数据之间的延时步进时间间隔ΔS的计算表达式为：

同步延时补偿误差的ε表达式为：

ε＝|(Δρ×a+ΔS×b)-τ| (4)

其中，a为时钟延时模块的步进节数，b为波形发生模块的步进节数。同步控制模块遍历a和b的取值，使ε达到最小值，从而实现补偿后的同步延时误差最小。

重复上述操作，直到所有通道的延时误差到达设计的要求，完成通道间同步。

当然，以上说明仅仅为本发明的较佳实施例，本发明并不限于列举上述实施例，应当说明的是，任何熟悉本领域的技术人员在本说明书的教导下，所做出的所有等同替代、明显变形形式，均落在本说明书的实质范围之内，理应受到本发明的保护。

Claims (8)

1.一种多通道同步输出校准装置，其特征在于，包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块；

其中，信号流在上述各个硬件模块中的走向为：

每个通道输出的正弦波信号输入到脉冲整形模块进行脉冲整形，得到方波信号；

指定一个参考通道，其它通道依次与所述参考通道的方波信号在逻辑与门模块内进行逻辑与运算，从而得到脉冲信号；

脉宽测量模块通过测量脉冲信号的脉宽，计算通道之间的延时误差；

同步控制模块根据测量得到的延时误差，控制时钟延时模块和波形发生模块依次调整通道的采样时钟延时和波形相位，对延时误差进行修正；

时钟模块用于给多通道同步输出校准装置提供同源的时钟。

2.根据权利要求1所述的一种多通道同步输出校准装置，其特征在于，所述波形发生模块采用DDS波形产生原理，由FPGA逻辑实现；

波形发生模块在每个时钟的上升沿，根据相位累加器计算得到的正弦波数据相位值对波形查找表寻址，获取相应的正弦波数据；正弦波数据经过DAC转换为正弦波模拟信号。

3.根据权利要求2所述的一种多通道同步输出校准装置，其特征在于，所述时钟延时模块通过延时芯片对DAC的采样时钟进行精确的延时，使任意波通道对应的DAC时钟之间出现可调整的相位关系，从而改变DAC输出信号之间的延时。

4.根据权利要求1所述的一种多通道同步输出校准装置，其特征在于，所述脉冲整形模块通过电平转换电路将正弦波信号转换为电平信号。

5.根据权利要求1所述的一种多通道同步输出校准装置，其特征在于，所述脉宽测量模块包括精密延时调整模块、边沿检测模块、计数器、脉宽计算模块和测量控制模块；

边沿检测模块与计数器配合测量得到取样上升沿和下降沿的时间间隔T1；精密延时调整模块与边沿检测模块配合测量得到脉冲信号的实际边沿与取样边沿之间的时间间隔T2；

测量控制模块根据时间间隔T1和时间间隔T2，控制脉宽计算模块计算脉宽时间。

6.一种多通道同步输出校准方法，其采用的校准装置包括时钟模块、时钟延时模块、波形发生模块、脉冲整形模块、逻辑与门模块、脉宽测量模块和同步控制模块；其特征在于，

所述通道同步输出校准方法包括如下步骤：

s1.每个通道输出的正弦波信号输入到脉冲整形模块进行脉冲整形，得到方波信号；

s2.指定一个参考通道，其它通道依次与所述参考通道的方波信号在逻辑与门模块内进行逻辑与运算，从而得到脉冲信号；

s3.脉宽测量模块通过测量脉冲信号的脉宽，计算通道之间的延时误差；

s4.同步控制模块根据测量得到的延时误差，控制时钟延时模块和波形发生模块依次调整通道的采样时钟延时和波形相位，对延时误差进行修正；

s5.重复上述延时误差测量和修正的操作；

当所有通道的延时误差到达设计的要求，完成通道间同步。

7.根据权利要求6所述的一种多通道同步输出校准方法，其特征在于，所述步骤s3中，利用脉宽测量模块计算延时误差的步骤如下：

脉宽测量模块包括精密延时调整模块、边沿检测模块、计数器、脉宽计算模块和测量控制模块；其中，精密延时调整模块采用FPGA的IO_DELAY资源实现；

设IO_DELAY资源的步进时间间隔为Δδ，步进的节数为N，总的延时时间为Δδ×N；

边沿检测模块在每个FPGA时钟的上升沿对脉冲信号进行取样；

其中，FPGA时钟的周期为T_clk；脉冲信号的高电平取样为逻辑1，低电平取样为逻辑0，由逻辑0变为逻辑1时为脉冲信号的取样上升沿，反之为取样下降沿；

边沿检测模块与计数器配合测量得到取样上升沿和下降沿的时间间隔T1；精密延时调整模块与边沿检测模块配合测量得到脉冲信号的实际边沿与取样边沿之间的时间间隔T2；

精密延时调整模块步进节数加1，延时增加Δδ；

边沿检测模块检测脉冲信号的取样边沿的位置是否改变，重复上述操作，直到取样边沿的位置发生改变，得到此时精密延时调整模块的步进节数，实际上升沿距离取样上升沿的延时步进节数N1和实际下降沿距离取样下降沿的延时步进节数N2；

脉宽计算模块根据T1和T2，计算脉宽时间A，计算表达式为：

A＝Δδ×(N1+N2)+T_clk×M (1)

其中，Δδ为精密延时调整模块的延时步进时间间隔，T_clk为FPGA时钟的周期；

同步控制模块根据脉宽时间A，计算得到通道间同步延时误差τ，计算表达式为：

<mrow> <mi>&amp;tau;</mi> <mo>=</mo> <mfrac> <mrow> <mi>T</mi> <mo>_</mo> <mi>s</mi> <mi>i</mi> <mi>g</mi> </mrow> <mn>2</mn> </mfrac> <mo>-</mo> <mi>A</mi> <mo>-</mo> <mo>-</mo> <mo>-</mo> <mrow> <mo>(</mo> <mn>2</mn> <mo>)</mo> </mrow> </mrow>

其中，T_sig为输出信号的周期。

8.根据权利要求7所述的一种多通道同步输出校准方法，其特征在于，所述步骤s4中，对延时误差进行修正的具体过程如下：

时钟延时模块的延时步进时间间隔为Δρ，步进的节数为K，总的延时时间为Δρ×K；

波形发生模块通过调节各通道的波形数据初始相位偏移值来实现输出信号的不同相位，从而改变波形数据之间的延时；波形发生模块相位调节的分辨率为其中，L为相位加法器的位数，波形数据之间的延时步进时间间隔ΔS的计算表达式为：

<mrow> <mi>&amp;Delta;</mi> <mi>S</mi> <mo>=</mo> <mfrac> <mrow> <mi>T</mi> <mo>_</mo> <mi>s</mi> <mi>i</mi> <mi>g</mi> </mrow> <msup> <mn>2</mn> <mi>L</mi> </msup> </mfrac> <mo>-</mo> <mo>-</mo> <mo>-</mo> <mrow> <mo>(</mo> <mn>3</mn> <mo>)</mo> </mrow> </mrow>

同步延时补偿误差的ε表达式为：

ε＝|(Δρ×a+ΔS×b)-τ| (4)

其中，a为时钟延时模块的步进节数，b为波形发生模块的步进节数；同步控制模块遍历a和b的取值，使ε达到最小值，从而实现补偿后的同步延时误差最小。