CN107845578A - 形成垂直晶体管装置的方法 - Google Patents

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Abstract

本发明涉及形成垂直晶体管装置的方法，其揭示于本文的一示范方法主要包括：在位于底部源极/漏极(S/D)半导体材料层上面的多个材料层中界定一空腔，其中，该空腔的底部暴露该底部源极/漏极(S/D)半导体材料层的一部分，以及进行至少一外延沉积制程以形成一垂直定向通道半导体结构于该底部源极/漏极(S/D)半导体材料层上且于该空腔中、以及一顶部源极/漏极(S/D)半导体材料层于该垂直定向通道半导体结构上面。在此实施例中，该方法更包括：移除该多个材料层中的至少一者以藉此暴露该垂直定向通道半导体结构的外周边表面且形成一栅极结构于该垂直定向通道半导体结构四周。

Description

形成垂直晶体管装置的方法
技术领域
本发明内容大体有关于半导体装置的制造，且更特别的是，有关于形成垂直晶体管装置的各种新颖方法。
背景技术
在例如微处理器、储存装置及其类似的现代集成电路中，在有限的晶片区上装设大量的电路元件，特别是晶体管。晶体管有各种形状及形式，例如平面晶体管、FinFET晶体管、纳米线装置、垂直晶体管等等。晶体管通常为NMOS(NFET)型或者是PMOS(PFET)型装置，其中“N”与“P”符号是基于用来建立装置的源极/漏极区的掺杂物的类型。所谓CMOS(互补金属氧化物半导体)技术或产品是指使用NMOS及PMOS晶体管装置两者制成的集成电路产品。不论晶体管装置的实际组态，各装置包含漏极及源极区和位在源极/漏极区之间的栅极电极结构。在施加适当的控制电压至栅极电极之后，就会在漏极区与源极区之间形成导电通道区。
图1为示范先前技术垂直晶体管装置10的简化示意图。一般而言，垂直晶体管10包含从半导体基板12的正面12S向上延伸的大体垂直定向通道半导体结构12A。如图1的上半部所示，半导体结构12A可具有各种不同组态，从上往下看，例如为圆形、矩形、方形等等，且有外周边12P。装置10更包含通道区13、在半导体结构12A的周边12P四周的全包覆式(gate-all-around，GAA)栅极结构14、底部源极/漏极(S/D)区16、顶部S/D区18、底部间隔体15B、以及顶部间隔体15T。也图示导电耦合至底部S/D区16的示范底部接触20与导电耦合至顶部S/D区18的顶部接触22。在图示实施例中，栅极结构14包含栅极绝缘层14A与导电栅极电极14B。装置10的组件的构造材料可取决于特定应用而有所不同。栅极结构14可使用习知栅极最先(gate first)或取代栅极制程技术制成。
装置设计者及制造者持续寻找改善装置效能、制程效率及/或产品良率的装置设计及制造方法。垂直晶体管装置的形成可能存在若干特殊挑战。例如，控制顶部间隔体及底部间隔体的厚度(在垂直方向)可能非常困难，而且准确地控制垂直晶体管装置的通道长度也极具挑战性。在制造垂直晶体管装置时产生的另一个问题在于顶部源极/漏极区通常在形成用于装置的栅极结构后形成，这意谓与形成顶部源极/漏极区有关的热预算也影响先前已形成的栅极结构，这可能导致垂直晶体管装置的阈值电压或可靠性特性有不合意的变化及/或变动。
本发明内容针对形成垂直晶体管装置的方法，它可提供制造成本被降低且可解决或至少降低上述问题中之一或更多的影响的改良垂直晶体管装置。
发明内容
以下提出本发明的简化概要以提供本发明的一些方面的基本理解。此概要并非本发明的穷举式总览。它不是旨在确认本发明的关键或重要元件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。
本发明内容大体针对形成垂直晶体管装置的各种新颖方法。揭示于本文的一示范方法主要包括：进行至少一蚀刻制程以在位于一底部源极/漏极(S/D)半导体材料层上面的多个材料层中界定一空腔，该底部源极/漏极(S/D)半导体材料层位在一半导体基板上面，其中该空腔的一底部暴露该底部源极/漏极(S/D)半导体材料层的一部分，以及进行至少一外延沉积制程(epi deposition process)以形成一垂直定向通道半导体结构于该底部源极/漏极(S/D)半导体材料层上且于该空腔中、以及一顶部源极/漏极(S/D)半导体材料层于该垂直定向通道半导体结构上面。在此实施例中，该方法更包括：在进行该第一外延沉积制程后，移除该多个材料层中的至少一者以藉此暴露该垂直定向通道半导体结构的外周边表面，以及形成一栅极结构于该垂直定向通道半导体结构的暴露外周边表面四周。
揭示于本文的新颖垂直晶体管装置的一示范实施例主要包括：位在一半导体基板上面的一底部源极/漏极(S/D)结构，位在该底部源极/漏极(S/D)结构上的一垂直定向通道半导体结构，以及位在该垂直定向通道半导体结构的一第一垂直部分四周的该底部源极/漏极(S/D)结构上的一底部间隔体。在此实施例中，该装置更包括位在该底部间隔体上面且在该垂直定向通道半导体结构的一第二垂直部分四周的一栅极结构，位在该垂直定向通道半导体结构的第三垂直部分四周的该栅极结构上的一顶部间隔体，位在该垂直定向通道半导体结构上的一顶部源极/漏极(S/D)结构，位在该顶部源极/漏极(S/D)结构的一侧壁上且在该顶部间隔体的一部分上的一侧壁间隔体，以及位在该侧壁间隔体上面且在该顶部源极/漏极(S/D)结构上面的一帽盖层。
附图说明
参考以下结合附图的说明可明白本发明内容，其中类似的元件以相同的元件符号表示。
图1为示范先前技术的垂直晶体管装置的简图；以及
图2至图10图示揭示于本文用于形成垂直晶体管装置的各种示范新颖方法。
尽管揭示于本文的专利标的容易做成各种修改及替代形式，然而本文仍以附图为例图示本发明的几个特定具体实施例且详述于本文。不过，应了解本文所描述的特定具体实施例并非旨在把本发明限定为本文所揭示的特定形式，反而是，本发明是要涵盖落在如随附权利要求所界定的本发明精神及范畴内的所有修改、等价及替代性陈述。
主要组件符号说明
10 垂直晶体管装置或垂直晶体管
12 半导体基板
12A 垂直定向通道半导体结构或半导体结构
12P 外周边或周边
12S 正面
13 通道区
14 全包覆式(GAA)栅极结构或栅极结构
14A 栅极绝缘层
14B 导电栅极电极
15B 底部间隔体
15T 顶部间隔体
16 底部源极/漏极(S/D)区
18 顶部S/D区
20 底部接触
22 顶部接触
100 垂直晶体管装置
102 基板
102S 上表面
104 底部源极/漏极(S/D)材料层
104S 上表面
106 底部间隔体材料层
106A、106B 开口
108 牺牲栅极材料层
108A 开口
110 顶部间隔体材料层
110A 开口
111 氧化物区
112 材料层
112A 开口
113 内部间隔体
114 内部间隔体
115 L形间隔体
116 空腔
118 垂直定向通道半导体结构
118X 通道长度
120 顶部源极/漏极(S/D)材料层
122 帽盖层或栅极帽盖
123 最终栅极结构或栅极结构
124 栅极绝缘层或绝缘材料层
126 栅极电极、导电栅极电极或栅极电极材料
126X 栅极-接触延伸部
130 绝缘材料层
131A至131C 接触开口
132 CA接触结构、CA接触或接触
134 CA接触结构、CA接触或接触
136 CB栅极接触结构、CB接触或接触。
具体实施方式
以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与***相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，决不是本技艺一般技术人员在阅读本发明内容后即可实作的例行工作。
此时以参照附图来描述本发明。示意图示于附图的各种结构、***及装置是仅供解释以及避免本领域技术人员所习知的细节混淆本发明。尽管如此，仍纳入附图以描述及解释本发明内容的示范实施例。应使用与相关技艺技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的术语或片语(亦即，与本领域技术人员所理解的普通惯用意思不同的定义)旨在用术语或片语的一致用法来说明。如果术语或片语旨在具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或片语的特定定义。如果用语“毗邻”使用于本文及随附权利要求以描述两个组件或结构之间的位置关系，应了解及视为该用语涵盖这两个组件或结构的实际实体接触的情形且涵盖这两个组件或结构彼此在对方附近而不实体接触的情形。两个组件的实体接触在专利说明书及权利要求内会使用片语“在…上且与其接触(on and in contact with)”或其他类似语言具体描述。本领域技术人员在读完本申请案后会明白，揭示于本文的方法可用来制造各种不同装置，包括但不限于：逻辑装置、存储器(memory)装置等等，而且所述装置可为NMOS或者是PMOS装置。
本领域技术人员在读完本申请案后应了解，诸如环形植入区(halo implantregion)、井区(well region)之类的各种掺杂区未图示于附图。当然，揭示于此的本发明不应被视为受限于图示及描述于本文的示范实施例。形成揭示于本文的垂直晶体管装置100的各种组件及结构可使用各种不同材料以及进行各种已知技术，例如化学气相沉积(chemical vapor deposition；CVD)制程、原子层沉积(atomic layer deposi-tion；ALD)制程、热成长制程、旋涂技术等等。各种材料层的厚度也可取决于特定应用而有所不同。参考附图，此时将更详细地描述揭示于本文的方法及装置的各种示范具体实施例。
图2至图10图示揭示于本文用于形成垂直晶体管装置100的各种示范新颖方法。图2图示揭示于本文的垂直晶体管装置100在已进行数个制程操作的早期制造阶段的一示范具体实施例。一般而言，装置100会形成于基板102中及上面。基板102可具有各种组态，例如图示块硅组态。基板102也可具有绝缘体上覆半导体(semiconductor-on-insulator；SOI)或绝缘体上覆硅组态，其包括块状半导体层(例如，硅)、埋藏绝缘层(例如，二氧化硅)及主动半导体层(例如，硅)，其中半导体装置均形成于主动层中及上面。基板102可由硅制成或可由除硅以外的材料制成，例如硅锗、锗、III-V族材料化合物等等。因此，应了解用语“基板”或“半导体基板”涵盖所有半导体材料及此类材料的所有形式。
继续参考图2，多个材料层已形成于基板102的上表面102S上面。更特别的是，在图示具体实施例中，该层堆叠包含底部源极/漏极(S/D)材料层104、底部间隔体材料层106、牺牲栅极材料层108、顶部间隔体材料层110、以及材料层112。图示于图2的材料层可形成至任何所欲厚度，它们可使用各种技术中的任一者形成且它们可由任何所欲材料构成。
在一示范具体实施例中，底部源极/漏极(S/D)材料层104包含已通过进行外延成长制程而形成的外延半导体材料。取决于待构造装置，底部源极/漏极(S/D)材料层104的类型可由不同材料构成，例如，用于P型装置的SiGe、用于N型装置的SiC。在外延沉积制程期间，可用适当掺杂物(取决于待构造装置的类型为N型或P型)原位掺杂底部源极/漏极(S/D)材料层104。在有些应用中，底部源极/漏极(S/D)材料层104可由与基板102相同的半导体材料制成，或可由与基板102不同的半导体材料制成。
继续参考图2，底部间隔体材料层106可通过进行CVD或ALD制程形成于底部源极/漏极(S/D)材料层104上面，且可由例如SiBCN、SiCO、SiOCN等等的材料构成。牺牲栅极材料层108同样可通过进行任何一种已知沉积制程形成于底部间隔体材料层106上面，且可由各种不同材料中的任一者构成，例如二氧化硅、氮氧化硅、非晶硅等等。然后，顶部间隔体材料层110可沉积于牺牲栅极材料层108上面。在有些应用中，底部间隔体材料层106与顶部间隔体材料层110可由相同的材料构成，然而所有的应用可能并非如此。最后，材料层112可沉积于顶部间隔体材料层110上面，且可由各种不同材料构成，例如二氧化硅。在一示范具体实施例中，材料层112为牺牲材料层。
图3图示在进行数个制程操作之后的装置100。首先，图案化材料层112以使用已知掩膜及蚀刻技术在材料层112中界定开口112A以便暴露顶部间隔体材料层110。开口112A可具有各种不同组态，从上往下看，例如为圆形、矩形、方形等等，其与图示于图1的结构12A的俯视图组态类似。接下来，在开口112A中形成内部间隔体114，此系通过进行共形沉积制程以在开口112A中形成间隔体材料(例如，SiN)的共形层，然后进行非等向性蚀刻制程。间隔体114可形成至任何所欲横向厚度。然后，使用间隔体114作为掩膜进行另一蚀刻制程以便在顶部间隔体材料层110中界定开口110A，从而暴露牺牲栅极材料层108的一部分。
图4图示在进行数个制程操作之后的装置100。首先，使用此时带有图案的顶部间隔体材料层110作为掩膜进行另一蚀刻制程以便在牺牲栅极材料层108中界定开口108A，从而暴露底部间隔体材料层106的一部分。然后，通过开口108A进行又一蚀刻制程以在底部间隔体材料层106中界定暴露底部源极/漏极(S/D)材料层104的上表面104S的开口106A。应注意，在这些各种蚀刻制程期间，可能损失内部间隔体114的垂直高度的一些部分，如图4所示。由于这些各种蚀刻制程会界定空腔116，其中会为垂直晶体管装置100形成用于垂直定向通道半导体结构118(参考图5)的半导体材料，下文会更完整地描述。在图示实施例中，空腔116与内部间隔体114实质自对准。
图5图示在进行数个制程操作之后的装置100。首先，在一示范具体实施例中，通过进行外延成长制程，在空腔116的至少一部分中形成包含外延半导体材料的垂直定向通道半导体结构118。取决于待构造装置的类型，垂直定向通道半导体结构118可由不同材料构成，例如，用于P型装置的硅锗(SiGe)，用于N型装置的硅(Si)，且可由与底部源极/漏极(S/D)材料层104相同或不同的材料制成。垂直定向通道半导体结构118可具有各种不同组态，从上往下看，例如为圆形、矩形、方形等等，其与图示于图1的结构12A的俯视图组态类似。在图示实施例中，垂直定向通道半导体结构118被简化图示为整个垂直高度都有均匀的横向宽度。不过，实际上，可以使它具有锥形横截面组态(在制程流程的此一点处，其底部比顶部宽)的方式形成垂直定向通道半导体结构118。因此，垂直定向通道半导体结构118的大小及组态不应被视为本发明的限制。
继续参考图5，在图示实施例中，垂直定向通道半导体结构118有简化图示实质平坦的上表面。不过，取决于垂直定向通道半导体结构118的材料与底部源极/漏极(S/D)材料层104的材料晶向，垂直定向通道半导体结构118可具有分面(faceted)或锥形上表面(未图示)。在外延沉积制程期间，可不掺杂或用适当的掺杂物材料以原位掺杂垂直定向通道半导体结构118。在有些应用中，垂直定向通道半导体结构118可由与基板102相同的半导体材料制成，或可由与基板102不同的半导体材料制成。相比于通过在位于垂直定向通道半导体结构118四周的先前技术已形成高k/金属栅极结构(或堆叠)上进行回蚀(凹陷蚀刻制程)来界定装置的通道长度的情形，通过用外延成长制程形成垂直定向通道半导体结构118，可更精确地控制所得装置的通道长度118X。在图示实施例中，进行该外延成长制程直到垂直定向通道半导体结构118的上表面与顶部间隔体材料层110的上表面在实质相同的高度位准。在其他应用中，可进行垂直定向通道半导体结构118外延制程持续一段时间，致使垂直定向通道半导体结构118的上表面(或上表面的至少一部分)位准高于顶部间隔体材料层110的上表面的高度位准。在后者情形下，可按需要在垂直定向通道半导体结构118上进行化学机械平坦化(chemical mechanical planarization；CMP)及/或回蚀制程，以使垂直定向通道半导体结构118在空腔116内凹陷到所欲高度位准。
仍参考图5，在一示范制程流程中，通过进行简短的蚀刻制程来修整内部间隔体114的横向宽度。不过，间隔体修整制程为选择性的步骤。之后，在一示范具体实施例中，进行另一外延沉积制程以形成包含在垂直定向通道半导体结构118的上表面上的外延半导体材料的顶部源极/漏极(S/D)材料层120。在一示范实施例中，顶部源极/漏极(S/D)材料层120可直接沉积于垂直定向通道半导体结构118的原沉积(as-deposited)上表面上。在进行回蚀制程的其他情形下，顶部源极/漏极(S/D)材料层120可沉积于垂直定向通道半导体结构118的受蚀刻上表面上。顶部源极/漏极(S/D)材料层120可由与底部源极/漏极(S/D)材料层104相同的材料构成，则可掺杂相同类型的掺杂物材料。在有些情形下，可形成顶部源极/漏极(S/D)材料层120与底部源极/漏极(S/D)材料层104以便具有相同或不同的厚度。在图示实施例中，顶部源极/漏极(S/D)材料层120有简化图示实质平坦的上表面。不过，取决于顶部源极/漏极(S/D)材料层120的材料与顶部源极/漏极(S/D)材料层120的材料晶向，顶部源极/漏极(S/D)材料层120可具有分面上表面(未图示)。在有些应用中，顶部源极/漏极(S/D)材料层120可由与基板102相同的半导体材料制成，或可由与基板102不同的半导体材料制成。在另一示范具体实施例中，顶部源极/漏极(S/D)材料层120的形成可作为被用来形成垂直定向通道半导体结构118的外延制程的一部分，亦即，可扩充该外延制程以形成附加外延半导体材料。可原位掺杂此一附加材料或初始可掺杂地形成它，且可只掺杂半导体材料的上半部(通过植入)有效地界定装置的上源极/漏极区120。最后，在开口116的剩余未填充部分中形成帽盖层(cap layer)122。帽盖层122的形成可通过沉积一帽盖材料层，例如氮化硅，然后进行CMP制程以移除在材料层112的上表面上面位于开口116外的多余材料。另外，在此实施例中，由于间隔体114被修整，顶部源极/漏极结构(S/D)120的横向宽度大于垂直定向通道半导体结构118的横向宽度。也应注意，间隔体114位在顶部源极/漏极结构(S/D)120的侧壁上以及在顶部间隔体材料层110上面。
图6图示在进行数个制程操作之后的装置100。首先，进行蚀刻制程以相对于周围材料选择性地移除材料层112以便暴露顶部间隔体材料层110的数个部分。之后，相对于周围材料选择性地移除顶部间隔体材料层110的暴露部分，同时顶部间隔体材料层110在栅极帽盖122下面的部分仍在原处。此蚀刻制程暴露牺牲栅极材料层108的上表面。应注意，这些蚀刻制程导致形成独特的“L”形间隔体115，其包含内部间隔体114位于顶部源极/漏极结构(S/D)120的侧壁上的剩余部分、以及顶部间隔体材料层110中与间隔体114接触且与顶部源极/漏极结构(S/D)120底面的一部分接触的剩余部分。在有些应用中，L形间隔体115可由至少两种不同材料构成。在其他应用中，L形间隔体115可由相同的材料构成，例如，内部间隔体114与顶部间隔体材料层110两者可由相同的材料制成。
图7图示在进行数个制程操作之后的装置100。首先，进行蚀刻制程以相对于周围材料移除牺牲栅极材料层108，以便暴露垂直定向通道半导体结构118在底部间隔体材料层106与顶部间隔体材料层110之间的整个周边。在此时，该制程针对形成垂直晶体管装置100的示范及简化图示最终栅极结构123。一般而言，栅极结构123可包含(全部或部分)用作装置100的栅极绝缘层124的一或更多层绝缘材料，以及(全部或部分)用作装置100的栅极电极126的一或更多层导电材料，例如金属、金属合金、多晶硅、功函数调整金属等等。用于栅极结构123的材料的厚度及组合物可取决于特定应用而有所不同，且图示于附图用于栅极结构123的材料的相对厚度未按比例绘制。在一示范实施例中，用于N型及P型装置两者的栅极结构可使用相同的栅极结构123的材料。在其他应用中，通过形成适当的掩膜层(未图示)，使用于N型及P型装置的栅极结构123的材料可不同。在一示范具体实施例中，绝缘材料层124可由高k(有10或更大的k值)绝缘材料制成，例如氧化铪，同时导电栅极电极126可包含用作功函数调整层的材料，例如氮化钛(未个别图示)，以及导电材料的块体层(bulklayer)，例如金属、金属合金、钨或掺杂多晶硅。本领域技术人员在读完本申请案后应了解，栅极结构123旨在代表可用任何技术形成的任何栅极结构类型。在一示范实施例中，栅极绝缘层124及用于栅极电极126的材料可通过进行一或更多共形沉积制程来形成。
图8图示在进行数个制程操作之后的装置100。首先，进行蚀刻制程以相对于周围材料移除用于栅极电极126的材料的暴露部分，同时使用栅极绝缘层124作为蚀刻终止层。也应注意，在此蚀刻制程期间，栅极电极材料126的栅极-接触延伸部126X(在虚线区域内)用蚀刻掩膜(未图示)来掩膜以便远离垂直定向通道半导体结构118地延伸栅极电极材料126，藉此提供可被栅极接触结构接触的栅极-接触延伸部126X(下文会更完整地描述)。应注意，从上往下看，栅极-接触延伸部126X不在栅极结构123的整个周边四周延伸，因为它仅仅被装设为提供电性接触栅极结构123的构件。通常，在图8的视图中，栅极-接触延伸部126X可被形成为它位于垂直定向通道半导体结构118后面。不过，只是为了便于解释及简化绘图，栅极-接触延伸部126X图示成从垂直定向通道半导体结构118侧远离地横向延伸。但是如此示范及简化图示栅极-接触延伸部126X不应被视为本发明的任何限制。
继续参考图8，形成一绝缘材料层130于基板102上面。之后，进行CMP制程以平坦化绝缘材料层130的上表面。绝缘材料层130可由各种材料制成，例如，二氧化硅，而且它可通过进行例如CVD制程来形成。下一个序列的制程操作涉及形成所谓CA接触结构132以便建立通到底部源极/漏极(S/D)结构104的电性接触，形成所谓CA接触结构134以便建立通到顶部源极/漏极(S/D)结构120的电性接触，以及形成所谓CB栅极接触结构136以便建立经由栅极-接触延伸部126X通到栅极电极126的电性接触。在一示范制程流程中，接触开口131A至131C全部可同时形成于绝缘材料层130中，或可在不同的时间形成。绝缘材料层130的图案化可通过在绝缘材料层130上面形成一或更多带图案蚀刻掩膜(未图示)，例如光阻材料或OPL的图案层，然后进行蚀刻制程。应注意，当接触开口131A形成时，它暴露底部间隔体材料层106。因此，进行蚀刻制程以在底部间隔体材料层106中界定开口106B以便暴露底部源极/漏极(S/D)结构104的上表面104S的一部分。当接触开口131B通过帽盖层122形成时，它暴露顶部源极/漏极(S/D)结构120的一部分。同样，接触开口131C的形成暴露栅极-接触延伸部126X的上表面的一部分。在此时，若需要，可在底部源极/漏极(S/D)结构104、顶部源极/漏极(S/D)结构120及栅极-接触延伸部126X的暴露部分上形成金属硅化物材料(未图示)。之后，沉积一或更多导电材料于接触开口131A至131C中，且进行一或更多CMP制程操作以移除在绝缘材料层130的上表面上面的接触开口131A至131C外的多余材料以便藉此界定CA接触132、134与CB接触136。接触132、134及136旨在为本质的代表，因为它们旨在代表可使用于形成集成电路产品上的导电结构的任何导电材料类型，例如钨、铜等等。此外，接触132、134及136可包含一或更多阻障层(未图示)。在制程流程的此一点处，在装置100上面可形成传统金属化层(未图示)以便建立通到接触132、134及136的电性接触。
图9图示牺牲栅极材料层108由例如非晶硅、多晶硅等等的可氧化材料制成的替代制程流程。在此实施例中，在形成内部间隔体114及形成空腔116后，进行氧化制程以在牺牲栅极材料层108的暴露部分上与在底部源极/漏极(S/D)材料层104的暴露部分上形成氧化物区111。之后，可使用内部间隔体114作为蚀刻掩膜进行蚀刻制程，以便移除氧化物区111位于牺牲栅极材料层108的侧壁上的部分，同时移除形成于在空腔116的底部处的底部源极/漏极(S/D)材料层104上的氧化物区111。在此时，垂直定向通道半导体结构118可形成于空腔中，如上述。
图10图示在形成内部间隔体114及形成空腔116后形成内部间隔体113于空腔116中的替代制程流程。内部间隔体113可由例如二氧化硅的材料构成。在一示范实施例中，内部间隔体113形成于空腔116中可通过进行共形沉积制程以形成一间隔体材料层然后进行非等向性蚀刻制程。间隔体113可形成至任何所欲厚度。在此时，在空腔116中可形成毗邻间隔体113的垂直定向通道半导体结构118，如上述。
以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的制程步骤。此外，除非在随附的权利要求有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。应注意，在本专利说明书及随附权利要求中为了描述各种制程或结构而使用的例如“第一”、“第二”、“第三”或“第四”用语只是用来作为所述步骤/结构的简写参考且不一定暗示所述步骤/结构的进行/形成按照该有序序列。当然，取决于确切的权利要求语言，可能需要或不需要所述制程的有序序列。因此，本文提出随附的权利要求寻求保护。

Claims (20)

1.一种形成垂直晶体管装置的方法，该方法包含：
在位于一半导体基板上面的一底部源极/漏极(S/D)半导体材料层上面形成多个材料层；
进行至少一蚀刻制程以在该多个材料层中界定一空腔，其中，该空腔的一底部暴露该底部源极/漏极(S/D)半导体材料层的一部分；
进行至少一外延沉积制程，以形成一垂直定向通道半导体结构于该底部源极/漏极(S/D)半导体材料层上且于该空腔中、以及一顶部源极/漏极(S/D)半导体材料层于该垂直定向通道半导体结构上面；
在进行该至少一外延沉积制程后，移除该多个材料层中的至少一者以藉此暴露该垂直定向通道半导体结构的一外周边表面；以及
形成一栅极结构于该垂直定向通道半导体结构的该暴露的外周边表面四周。
2.如权利要求1所述的方法，其中，进行该至少一外延沉积制程的步骤包含：进行一第一外延沉积制程以形成该垂直定向通道半导体结构，以及进行一第二外延沉积制程以形成该顶部源极/漏极(S/D)半导体材料层于该垂直定向通道半导体结构的上表面上。
3.如权利要求2所述的方法，其中，在移除该多个材料层中的至少一者以藉此暴露该垂直定向通道半导体结构的该外周边表面之前，该方法更包含：形成一帽盖层于该顶部源极/漏极(S/D)半导体材料层上面。
4.如权利要求1所述的方法，其中，形成该多个材料层于该底部源极/漏极(S/D)半导体材料层上面包含：
形成一底部间隔体材料层于该底部源极/漏极(S/D)半导体材料层上；
形成一牺牲栅极材料层于该底部间隔体材料层上；
形成一顶部间隔体材料层于该牺牲栅极材料层上；以及
形成一牺牲材料层于该顶部间隔体材料层上。
5.如权利要求4所述的方法，其中，进行该至少一蚀刻制程以界定该空腔包含：进行至少一蚀刻制程以移除该牺牲材料层、该顶部间隔体材料层、该牺牲栅极材料层及该底部间隔体材料层的一部分，其中，该底部间隔体材料层的该部分的移除暴露该底部源极/漏极(S/D)半导体材料层的一部分。
6.如权利要求4所述的方法，其中，移除该多个材料层中的该至少一者以藉此暴露该垂直定向通道半导体结构的一外周边表面包含：进行一蚀刻制程以移除该牺牲栅极材料层，同时使该顶部间隔体材料层中与该垂直定向通道半导体结构的上半部毗邻的一部分留在原处、以及使该底部间隔体材料层中与该垂直定向通道半导体结构的下半部毗邻的一部分留在原处。
7.如权利要求4所述的方法，其中，进行该至少一蚀刻制程以界定该空腔包含：进行一第一蚀刻制程以在该牺牲材料层中界定暴露该顶部间隔体材料层的一部分的一第一开口，且其中，该方法更包含：在该第一开口内形成一内部间隔体，其中，该空腔与该内部间隔体实质自对准。
8.如权利要求1所述的方法，其中，形成该底部源极/漏极(S/D)半导体材料层于该半导体基板的一上表面上是通过进行一第二外延沉积制程。
9.如权利要求4所述的方法，其中，该垂直定向通道半导体结构与该基板包含不同的半导体材料，该栅极结构包含一高k栅极绝缘层与包含一金属的至少一层，该底部间隔体材料层与该顶部间隔体材料层包含SiCBN，以及该牺牲栅极材料层包含二氧化硅或一可氧化材料中的一者。
10.如权利要求1所述的方法，其中，在进行该至少一蚀刻制程以在该多个材料层中界定该空腔之后以及在进行该第一外延沉积制程之前，该方法更包含：
进行一氧化制程在该空腔内位于该多个材料层中的至少一者的表面上与位于该底部源极/漏极(S/D)半导体材料层在该空腔的该底部的该暴露部分上的氧化物区；以及
进行一氧化物蚀刻制程以从在该空腔内的该底部源极/漏极(S/D)半导体材料层移除该氧化物区，同时留下在该空腔内位于该多个材料层中的该至少一者的表面上的该氧化物区的一部分。
11.如权利要求1所述的方法，其中，在进行该至少一蚀刻制程以在该多个材料层中界定该空腔之后以及在进行该第一外延沉积制程之前，该方法更包含：在该空腔内形成一内部间隔体，此是通过进行一共形沉积制程以沉积一间隔体材料层于该空腔内然后在该间隔体材料层上进行一非等向性蚀刻制程以便藉此界定该内部间隔体，其中，在该非等向性蚀刻制程完成时，该空腔的该底部暴露该底部源极/漏极(S/D)半导体材料层的一部分。
12.一种形成垂直晶体管装置的方法，该方法包含：
进行一外延沉积制程以形成一底部源极/漏极(S/D)半导体材料层于一半导体基板上面；
形成多个材料层于该底部源极/漏极(S/D)半导体材料层上面，其中，该多个材料层中的一者为一牺牲栅极材料层；
进行至少一蚀刻制程以在该多个材料层中界定一空腔，其中，该空腔的一底部暴露该底部源极/漏极(S/D)半导体材料层的一部分；
进行至少一第二外延沉积制程以形成一垂直定向通道半导体结构于该底部源极/漏极(S/D)半导体材料层上且于该空腔中、以及形成一顶部源极/漏极(S/D)半导体材料层于该垂直定向通道半导体结构上面；
在进行该至少一外延沉积制程后，至少移除该牺牲栅极材料层以藉此暴露该垂直定向通道半导体结构的外周边表面；以及
形成一栅极结构于该垂直定向通道半导体结构的该暴露的外周边表面四周。
13.如权利要求12所述的方法，其中，在至少移除该牺牲栅极材料层以藉此暴露该垂直定向通道半导体结构的该外周边表面之前，该方法更包含：形成一帽盖层于该顶部源极/漏极(S/D)半导体材料层上面。
14.如权利要求12所述的方法，其中，形成该多个材料层于该底部源极/漏极(S/D)半导体材料层上面包含：
形成一底部间隔体材料层于该底部源极/漏极(S/D)半导体材料层上；
形成该牺牲栅极材料层于该底部间隔体材料层上；
形成一顶部间隔体材料层于该牺牲栅极材料层上；以及
形成一牺牲材料层于该顶部间隔体材料层上。
15.如权利要求14所述的方法，其中，进行该至少一蚀刻制程以界定该空腔包含：进行该至少一蚀刻制程以移除该牺牲材料层、该顶部间隔体材料层、该牺牲栅极材料层及该底部间隔体材料层的一部分，其中，该底部间隔体材料层的该部分的移除暴露该底部源极/漏极(S/D)半导体材料层的一部分。
16.如权利要求14所述的方法，其中，至少移除该牺牲栅极材料层包含：
进行一第一蚀刻制程以移除该牺牲材料层同时使用该顶部间隔体材料层作为一蚀刻终止；
进行一第二蚀刻制程以移除该顶部间隔体材料层的一部分同时使用该牺牲栅极材料层作为一蚀刻终止层，其中，在该第二蚀刻制程完成时，该顶部间隔体材料层中与该垂直定向通道半导体结构的上半部毗邻的一部分留在原处；以及
进行一第三蚀刻制程以移除该牺牲材料层以便藉此暴露该垂直定向通道半导体结构的该外周边表面，其中，该底部间隔体材料层在该第三蚀刻制程期间用来作为一蚀刻终止层。
17.一种垂直晶体管装置，其包含：
一底部源极/漏极(S/D)结构，其位在一半导体基板上面；
一垂直定向通道半导体结构，其位在该底部源极/漏极(S/D)结构上；
一底部间隔体，其位在该垂直定向通道半导体结构的一第一垂直部分四周的该底部源极/漏极(S/D)结构上；
一栅极结构，其位在该底部间隔体上面且在该垂直定向通道半导体结构的一第二垂直部分四周；
一顶部间隔体，其位在该垂直定向通道半导体结构的一第三垂直部分四周的该栅极结构上；
一顶部源极/漏极(S/D)结构，其位在该垂直定向通道半导体结构上；
一侧壁间隔体，其位在该顶部源极/漏极(S/D)结构的一侧壁上且在该顶部间隔体的一部分上；以及
一帽盖层，其位在该侧壁间隔体上面且在该顶部源极/漏极(S/D)结构上面。
18.如权利要求17所述的装置，其中，该侧壁间隔体与该顶部间隔体包含不同的材料。
19.如权利要求17所述的装置，其中，该侧壁间隔体与该顶部间隔体被视为共同界定一L形间隔体。
20.如权利要求17所述的装置，其中，该顶部源极/漏极结构(S/D)的横向宽度大于该垂直定向通道半导体结构的横向宽度，且其中，该顶部源极/漏极结构(S/D)的一部分位在该顶部间隔体上。
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