CN107833920A - 半导体装置 - Google Patents

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Abstract

本发明的实施方式提供一种寄生晶体管不轻易动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第1栅极电极、第2栅极电极、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域、绝缘部、及第1电极。第2栅极电极在第1方向和第1栅极电极相隔。第2半导体区域在第1半导体区域之上设置在第1栅极电极和第2栅极电极之间。第3半导体区域设置在第2半导体区域的一部分之上。第4半导体区域在第2方向和第3半导体区域并排。绝缘部设置在第3半导体区域和第4半导体区域之间。绝缘部的下端的位置比第2半导体区域和第3半导体区域之间的界面深。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2016-182080号(申请日：2016年9月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半导体场效应晶体管)等半导体装置具有寄生双极晶体管(以下仅成为寄生晶体管)。此种半导体装置中，期望寄生晶体管不轻易动作。
发明内容
本发明提供一种寄生晶体管不轻易动作的半导体装置。
实施方式的半导体装置具有第1导电型的第1半导体区域、第1栅极电极、第2栅极电极、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域、绝缘部、及第1电极。所述第1栅极电极隔着第1栅极绝缘层设置在所述第1半导体区域之上。所述第2栅极电极隔着第2栅极绝缘层设置在所述第1半导体区域之上。所述第2栅极电极在第1方向和所述第1栅极电极相隔。所述第2半导体区域在所述第1半导体区域之上，设置在所述第1栅极电极和所述第2栅极电极之间。所述第3半导体区域设置在所述第2半导体区域的一部分之上。所述第4半导体区域设置在所述第2半导体区域的另一部分之上，且在与所述第1方向交叉的第2方向和所述第3半导体区域并排。所述第4半导体区域的第2导电型的载子浓度，高于所述第2半导体区域的第2导电型的载子浓度。所述绝缘部设置在所述第3半导体区域和所述第4半导体区域之间。所述绝缘部的下端的位置比所述第2半导体区域和所述第3半导体区域之间的界面深。所述第1电极设置在所述第3半导体区域及所述第4半导体区域之上，电连接所述第3半导体区域及所述第4半导体区域。
附图说明
图1是表示第1实施方式的半导体装置的一部分的剖面立体图。
图2(a)、(b)、图3(a)、(b)是表示第1实施方式的半导体装置的制造步骤的步骤剖面立体图。
图4(a)是表示参考例的半导体装置的一部分的剖视图，图4(b)是表示第1实施方式的半导体装置的一部分的剖视图。
图5是表示第1实施方式的变化例的半导体装置的一部分的剖面立体图。
图6是表示第2实施方式的半导体装置的一部分的剖面立体图。
图7(a)、(b)、图8(a)、(b)是表示第2实施方式的半导体装置的制造步骤的步骤剖面立体图。
图9是表示第3实施方式的半导体装置的一部分的剖面立体图。
图10～图13是表示第3实施方式的半导体装置的制造步骤的步骤图。
图14是表示第3实施方式的变化例的半导体装置的一部分的剖面立体图。
具体实施方式
下面参照附图来说明本发明的各实施方式。
另外，附图是模式性或概念性的图，各部分的厚度和宽度的关系、部分之间的大小的比率等未必与实物相同。此外，即便表示相同部分时，也有因附图不同而相互的尺寸或比率不同地表现的情况。
此外，在本申请说明书和各图中，对与已经说明的要素相同的要素附加相同符号，且适当地省略详细的说明。
在各实施方式的说明中，用到XYZ正交坐标系。将漏极电极20朝向源极电极21的方向设为Z方向。此外，将与Z方向垂直且相互正交的2方向设为X方向(第1方向)及Y方向(第2方向)。
在以下说明中，n+、n-及p+、p的表述是表示各导电型的杂质浓度的相对高低。即、附加“+”的表述表示，相比未附加“+”及“-”的任一个的表述来说杂质浓度相对较高，附加“-”的表述表示，相比未附加“+”及“-”的任一个的表述来说杂质浓度相对较低。
关于以下要说明的各实施方式，也可以将各半导体区域的p型和n型反转而实施各实施方式。
(第1实施方式)
图1是表示第1实施方式的半导体装置100的一部分的剖面立体图。
另外，图1中透视表示了源极电极21。
半导体装置100是MOSFET。
如图1所示，半导体装置100具有n-型(第1导电型)半导体区域1(第1半导体区域)、p型(第2导电型)基极区域2(第2半导体区域)、n+型源极区域3(第3半导体区域)、p+型接触区域4(第4半导体区域)、n+型漏极区域5、栅极电极10、栅极绝缘层11、绝缘部15、漏极电极20、及源极电极21(第1电极)。
漏极电极20设置在半导体装置100的下表面。
n+型漏极区域5设置在漏极电极20之上，电连接漏极电极20。
n-型半导体区域1设置在n+型漏极区域5之上。
栅极电极10隔着栅极绝缘层11设置在n-型半导体区域1之上。
栅极电极10在X方向设置着多个，且分别朝Y方向延伸。
p型基极区域2在n-型半导体区域1之上，设置在相邻的栅极电极10(第1栅极电极及第2栅极电极)之间。
n+型源极区域3设置在p型基极区域2的一部分之上，p+型接触区域4设置在p型基极区域2的另一部分之上。n+型源极区域3及p+型接触区域4在栅极电极10彼此之间是在Y方向交替地设置。
绝缘部15在Y方向设置在各n+型源极区域3和各p+型接触区域4之间。
绝缘部15的X方向上的端部和栅极绝缘层11相接。此外，绝缘部15的Z方向上的长度比n+型源极区域3的Z方向上的长度长。即，绝缘部15的下端位于p型基极区域2和n+型源极区域3的界面的下方。
源极电极21设置在n+型源极区域3及p+型接触区域4之上，电连接这些半导体区域。在栅极电极10和源极电极21之间设置有栅极绝缘层11，将这些电极电气分离。
于此，说明半导体装置100的动作。
相对于源极电极21而对漏极电极20施加正电压的状态下，若对栅极电极10施加阈值以上的电压，则栅极绝缘层11附近的p型基极区域2会形成通道(反转层)，半导体装置100变成导通状态。电子通过通道从源极电极21流向漏极电极20。然后，若施加于栅极电极10的电压变得比阈值低，则p型基极区域2的通道消失，半导体装置100变成断开状态。
若半导体装置100从导通状态切换成断开状态，因连接于半导体装置100的电路的电感成分，会暂时地对漏极电极20施加较大的正电压(浪涌电压)。若漏极电极20被施加浪涌电压，半导体区域中产生雪崩击穿，生成电洞和电子。生成的电洞通过p型基极区域2及p+型接触区域4排出至源极电极21，生成的电子则通过n+型漏极区域5排出至漏极电极20。
接着，说明各构成要素的材料的一例。
n-型半导体区域1、p型基极区域2、n+型源极区域3、p+型接触区域4、及n+型漏极区域5中，作为半导体材料包含硅或碳化硅。使用硅作为半导体材料时，n型杂质可使用砷、磷、或锑。作为p型杂质可使用硼。
栅极电极10包含多晶硅等导电材料。
栅极绝缘层11及绝缘部15包含氧化硅等绝缘材料。
漏极电极20及源极电极21包含铝等金属。
接着，使用图2及图3，来说明第1实施方式的半导体装置100的制造方法的一例。
图2及图3是表示第1实施方式的半导体装置100的制造步骤的步骤剖面立体图。
首先，准备具有n+型半导体层5a和n-型半导体层1a的半导体衬底S。接着，向n-型半导体层1a的上表面离子注入p型杂质，形成p型基极区域2。然后，在n-型半导体层1a的上表面，形成贯通p型基极区域2的多个沟槽T1。
接着，通过使半导体衬底S热氧化，而在沟槽T1的内壁形成绝缘层IL1。然后，如图2(a)所示，通过在沟槽T1内在绝缘层IL1之上形成导电层，而形成栅极电极10。
接着，向p型基极区域2的上表面依次离子注入n型杂质及p型杂质，形成n型杂质区域3a及p型杂质区域4a。然后，形成覆盖栅极电极10的绝缘层IL2。之后，如图2(b)所示，将绝缘层IL1的一部分及绝缘层IL2的一部分去除，而露出n型杂质区域3a及p型杂质区域4a。
接着，如图3(a)所示，在n-型半导体层1a的上表面形成多个沟槽T2，分断n型杂质区域3a及p型杂质区域4a。在图3(a)所示的例子中，沟槽T2是通过将p型杂质区域4a的一部分去除而形成，但沟槽T2也可以通过去除n型杂质区域3a的一部分、或去除n型杂质区域3a的一部分和p型杂质区域4a的一部分两者而形成。
接着，形成埋入沟槽T2的绝缘层IL3。然后，加热半导体衬底S，使注入n型杂质区域3a及p型杂质区域4a的杂质活化，如图3(b)所示，形成n+型源极区域3及p+型接触区域4。
接着，形成覆盖n+型源极区域3及p+型接触区域4的金属层，并使该金属层图案化，由此形成源极电极21。然后，研削n+型半导体层5a的背面，直到n+型半导体层5a变成特定厚度为止。在研磨后的n+型半导体层5a的背面形成漏极电极20，由此获得图1所示的半导体装置100。
另外，在所述制造方法中，沟槽T1及T2能使用RIE(Reactive Ion Etching，反应性离子蚀刻)法形成。绝缘层IL2及IL3能使用热氧化或CVD(Chemical Vapor Deposition，化学气相沉积)法形成。用于形成漏极电极20及源极电极21的金属层能利用溅镀法形成。
于此，使用图4来说明本实施方式的半导体装置100的效果。
图4是Y-Z平面的半导体装置的剖视图。图4(a)是表示参考例的半导体装置100R的一部分的剖视图，图4(b)是表示第1实施方式的半导体装置100的一部分的剖视图。
参考例的半导体装置100R并不具备绝缘部15，该点与本实施方式的半导体装置100不同。
半导体装置中生成的电洞如上所述通过p型基极区域2及p+型接触区域4而排出至源极电极21。当未设置绝缘部15时，电洞例如通过图4(a)的箭头A1～A3所示的路径，排出至源极电极21。其中箭头A2所示的路径中，电洞在p型基极区域2的移动距离长，p型基极区域2的电位容易上升。若p型基极区域2的电位上升，则p型基极区域2和n+型源极区域3之间的电位差变大，包含n+型源极区域3、p型基极区域2、及n-型半导体区域1的寄生晶体管有可能会动作。若寄生晶体管动作，则半导体装置100R流通大电流，有半导体装置100R被破坏的情况。
本实施方式的半导体装置100中，在n+型源极区域3和p+型接触区域4之间设置有绝缘部15，绝缘部15的下端的位置比p型基极区域2和n+型源极区域3的界面深。根据此种结构，从n+型源极区域3的下方流出的电洞如图4(b)所示的箭头A4那样，在绝缘部15的下端的下方流入p+型接触区域4。因此，半导体装置100中，相比图4(a)所示的箭头A2，电洞在p型基极区域2的移动距离变短，能抑制p型基极区域2的电位上升。
即，根据本实施方式，可抑制当电洞排出至源极电极21时，n+型源极区域3附近的p型基极区域2的电位上升，降低寄生晶体管动作的可能性。
此外，为了进一步抑制寄生晶体管动作的可能性，理想的是绝缘部15和栅极绝缘层11相接。即，理想的是n+型源极区域3和p+型接触区域4遍及栅极绝缘层11彼此之间的所有区域而利用绝缘部15相隔。
n+型源极区域3、p+型接触区域4、及绝缘部15各自在Y方向的长度能适当地变更。但，若n+型源极区域3在Y方向的长度变短，则通道面积变小，半导体装置的导通电阻增加。因此，理想的是，绝缘部15在Y方向的长度及p+型接触区域4在Y方向的长度，比n+型源极区域3在Y方向的长度短。
此外，在实施方式的半导体装置100的制造步骤中，对半导体衬底进行加热时，n型杂质区域3a及p型杂质区域4a所含的杂质会扩散。这时，若n型杂质区域3a和p型杂质区域4a相接，则在这些杂质区域的接触部分附近会产生杂质的相互扩散。若产生杂质的相互扩散，则n型杂质和p型杂质相互补偿，使得作为n+型源极区域3及p+型接触区域4发挥功能的区域的面积变小。
若n+型源极区域3的面积变小，则通道面积也会变小，因此半导体装置的导通电阻增加。此外，若p+型接触区域4的面积变小，则电洞难以从p型基极区域2及p+型接触区域4排出至源极电极21，导致寄生晶体管容易动作。
关于该点，在本实施方式的半导体装置100的制造方法中，如图3(a)及图3(b)所示，是使用在p型基极区域2之上设置有n型杂质区域3a及p型杂质区域4a、在这些杂质区域之间设置有绝缘层IL3的结构体，来制造半导体装置100。基于此种结构体制造半导体装置100，利用设置在n型杂质区域3a和p型杂质区域4a之间的绝缘层IL3，抑制这些杂质之间的加热处理时的相互扩散。因此，能抑制因相互扩散导致的n+型源极区域3及p+型接触区域4的面积的减少。或者，抑制了n+型源极区域3及p+型接触区域4的面积的减少，便能相应地使半导体装置100小型化。
另外，在图3(a)及图3(b)所示的例子中，表示了在n型杂质区域3a及p型杂质区域4a之间设置绝缘层IL3的结构体。但，本实施方式并不限定于此。例如，绝缘层IL3也可以设置在利用加热处理而活化的n+型源极区域3与p型杂质区域4a之间。或者，绝缘层IL3还可以设置在利用加热处理而活化的p+型接触区域4与n型杂质区域3a之间。
即，关于n型杂质区域3a、p型杂质区域4a、及这些杂质区域之间的绝缘层IL3，也可以使n型杂质区域3a及p型杂质区域4a的一方活化。这种情况下，使用该结构体也能抑制n型杂质及p型杂质的至少一方的扩散，从而能抑制n型杂质和p型杂质之间产生的补偿。
此外，在本实施方式的半导体装置100的制造方法中，如图3(a)及图3(b)所示，是在n型杂质区域3a和p型杂质区域4a之间形成绝缘层IL3之后，将半导体衬底S加热，使各区域的杂质活化，由此形成n+型源极区域3及p+型接触区域4。
因此，根据本实施方式的半导体装置100的制造方法，n型杂质区域3a和p型杂质区域4a之间的相互的杂质扩散得到抑制，从而能抑制n+型源极区域3及p+型接触区域4的面积的减少。或者，抑制了n+型源极区域3及p+型接触区域4的面积的减少，便能相应地使半导体装置100小型化。
另外，在图3(a)及图3(b)所示的例子中，是在形成n型杂质区域3a及p型杂质区域4a之后形成绝缘层IL3，然后进行加热处理，来形成n+型源极区域3及p+型接触区域4，但本实施方式的半导体装置100的制造方法并不限定于此。
例如，也可以在形成n型杂质区域3a，并在n型杂质区域3a中形成多个绝缘部之后，在一部分的绝缘部彼此之间形成p型杂质区域4a，并进行加热处理，来形成n+型源极区域3及p+型接触区域4。
或者，还可以在形成n+型源极区域3，并在n+型源极区域3中形成多个绝缘部之后，在一部分的绝缘部彼此之间形成p型杂质区域4a，并进行加热处理，来形成p+型接触区域4。
即，只要在形成绝缘层IL3之后，使n型杂质区域3a及p型杂质区域4a的至少一方的杂质活化，能抑制n型杂质和p型杂质的相互扩散，则各杂质区域及绝缘部的形成顺序、活化时序能适当地变更。
(变化例)
图5是表示第1实施方式的变化例的半导体装置110的一部分的剖面立体图。
另外，图5中透视表示了源极电极21。
半导体装置110设有金属部16代替绝缘部15，该点与半导体装置100不同。
金属部16的配置、结构和绝缘部15相同。即，金属部16在Y方向设置在各n+型源极区域3和各p+型接触区域4之间。此外，金属部16的下端位于n+型源极区域3和p型基极区域2的界面的下方。
金属部16电连接p型基极区域2、n+型源极区域3、p+型接触区域4、及源极电极21。即，n+型源极区域3及p+型接触区域4在上表面连接源极电极21，进一步在侧面经由金属部16连接有源极电极21。
金属部16例如包含钨等金属。
这样，通过在n+型源极区域3和p+型接触区域4之间设置金属部16，且金属部16的下端的位置比p型基极区域2和n+型源极区域3的界面深，和半导体装置100同样地，能降低寄生晶体管动作的可能性。
此外，在本变化例的半导体装置110中，p型基极区域2经由金属部16而连接于源极电极21。因此，与半导体装置100相比，能抑制p型基极区域2的电位变动，且能进一步降低寄生晶体管动作的可能性。
半导体装置110是通过在进行了例如图2(a)～图3(a)所示的步骤之后，用金属材料埋入沟槽T2，然后形成源极电极21及漏极电极20而制作。
根据本变化例的半导体装置110的制造方法，和半导体装置100的制造方法同样地，能利用金属部16抑制n型杂质区域3a和p型杂质区域4a之间的杂质的相互扩散。
(第2实施方式)
图6是表示第2实施方式的半导体装置200的一部分的立体剖视图。
另外，图6中透视表示了源极电极21。
半导体装置200不同于半导体装置100的方面在于：p+型接触区域4的配置不同，且取代设置绝缘部15而设置有金属部17及绝缘部18。
半导体装置200中，设置在p型基极区域2的一部分之上的n+型源极区域3，位于设置在p型基极区域2的另一部分之上的p+型接触区域4的上方。
金属部17及绝缘部18设置在p+型接触区域4之上。n+型源极区域3和金属部17在栅极绝缘层11彼此之间是在Y方向交替地设置。绝缘部18设置在各n+型源极区域3和各金属部17之间。
金属部17及绝缘部18在栅极绝缘层11彼此之间朝X方向延伸，且与栅极绝缘层11相接。此外，金属部17电连接p+型接触区域4及源极电极21。即，p+型接触区域4经由金属部17而电连接源极电极21。
使用图7及图8，说明第2实施方式的半导体装置200的制造方法的一例。
图7及图8是表示第2实施方式的半导体装置200的制造步骤的步骤剖面立体图。
首先，与图2(a)所示的步骤同样地，在半导体衬底S上形成p型基极区域2及栅极电极10。接着，如图7(a)所示，向p型基极区域2的上表面离子注入n型杂质，形成n型杂质区域3a。
接着，在绝缘层IL1之上，形成覆盖栅极电极10的绝缘层IL2，并将绝缘层IL1的一部分及绝缘层IL2的一部分去除而露出n型杂质区域3a。然后，如图7(b)所示，形成贯通n型杂质区域3a并到达p型基极区域2的多个沟槽T2。
接着，沿着沟槽T2的内壁及n型杂质区域3a的上表面，形成绝缘层IL3。然后，向沟槽T2的底部离子注入p型杂质而在p型基极区域2中形成p型杂质区域4a，并使杂质活化，由此形成n+型源极区域3及p+型接触区域4。之后，如图8(a)所示，以保留形成于沟槽T2的侧壁的绝缘层IL3的方式，将形成于n型杂质区域3a的上表面及沟槽T2的底部的绝缘层IL3去除。由此，形成绝缘部18。
接着，向沟槽T2埋入金属材料，形成金属部17。然后，形成覆盖n+型源极区域3及金属部17的金属层，并使该金属层图案化，由此如图8(b)所示，形成源极电极21。之后，研削n+型半导体层5a的背面，直到n+型半导体层5a变成特定厚度为止。通过在研磨后的n+型半导体层5a的背面形成漏极电极20，而获得图6所示的半导体装置200。
在本实施方式的半导体装置200中，p+型接触区域4设置在n+型源极区域3的下方，且p+型接触区域4电连接金属部17。因此，和第1实施方式同样地，电洞在p型基极区域2的移动距离短，能抑制p型基极区域2的电位上升，从而能降低寄生晶体管动作的可能性。
根据本实施方式的半导体装置200的制造方法，n型杂质区域3a的位置和p型杂质区域4a的位置在Z方向不同。因此，和第1实施方式的半导体装置200的制造方法同样地，能抑制因杂质的扩散导致的n+型源极区域3及p+型接触区域4的杂质浓度的下降。
此外，由于在金属部17和n+型源极区域3之间设置有绝缘部18，因此能抑制加热半导体衬底S时由于金属与半导体反应引起的硅化物化或尖峰现象的产生等，从而能提高半导体装置的可靠性。
(第3实施方式)
图9是表示第3实施方式的半导体装置300的一部分的立体剖视图。
另外，在图9中透视表示了源极电极21。
半导体装置300不同于半导体装置200的方面在于n+型源极区域3、p+型接触区域4、金属部17、及绝缘部18的结构。
半导体装置200中，p+型接触区域4、金属部17、及绝缘部18是与栅极绝缘层11相接，但半导体装置300中，p+型接触区域4、金属部17、及绝缘部18是与栅极绝缘层11相隔而设。
p+型接触区域4在栅极绝缘层11彼此之间在Y方向设置着多个。多个p+型接触区域4彼此相隔，且在各p+型接触区域4之上设置有金属部17。金属部17被n+型源极区域3包围，且在n+型源极区域3和金属部17之间设置有环状的绝缘部18。
使用图10～图13，对第3实施方式的半导体装置300的制造方法的一例进行说明。
图10～图13是表示第3实施方式的半导体装置300的制造步骤的步骤图。
另外，图10～图13中表示了步骤俯视图、各步骤俯视图的A-A'剖视图及B-B'剖视图。
首先，进行与图2(a)所示的步骤相同的步骤，在半导体衬底S上形成p型基极区域2及栅极电极10。接着，向p型基极区域2的上表面离子注入n型杂质，形成n+型源极区域3。然后，在绝缘层IL1之上形成覆盖栅极电极10的绝缘层IL2。之后，如图10所示，在绝缘层IL1及IL2形成朝X方向延伸的沟槽T2，露出n+型源极区域3。
在图10所示的状态下，栅极电极10朝Y方向延伸，且在栅极电极10彼此之间形成有n+型源极区域3。此外，n+型源极区域3的一部分在栅极电极10彼此之间在Y方向以特定间隔露出。
接着，使用绝缘层IL1及IL2作为掩模，将露出的n+型源极区域3的一部分去除，形成凹部R1。在图10所示的状态下，n+型源极区域3的一部分在栅极电极10彼此之间是在Y方向以特定间隔露出。因此，凹部R1在栅极电极10彼此之间在Y方向形成着多个。
接着，沿着凹部R1的内壁形成绝缘层IL3(第1绝缘层)。然后，以保留形成于凹部R1的侧壁的绝缘层IL3的方式，利用各向异性蚀刻去除形成于凹部R1的底部的绝缘层IL3。由此，如图11所示，凹部R1的底部的n+型源极区域3露出。
接着，使用绝缘层IL1、IL2、及IL3作为掩模，在凹部R1的底部形成凹部R2。凹部R2贯通n+型源极区域3，并到达p型基极区域2。然后，沿着凹部R2的内壁形成绝缘层IL4(第2绝缘层)。之后，以保留形成于凹部R2的侧壁的绝缘层IL4的方式，利用各向异性蚀刻去除形成于凹部R2的底部的绝缘层IL4。由此，如图12所示，凹部R2的底部的p型基极区域2露出。
接着，通过凹部R2向p型基极区域2离子注入p型杂质，形成p+型接触区域4。然后，以露出n+型源极区域3的上部的方式，从上方对绝缘层IL1～IL4进行各向异性蚀刻。结果，如图13所示，形成于n+型源极区域3之上的绝缘层IL1、IL2、及IL3被去除。这时，在凹部R2的侧壁保留的绝缘层IL4对应于图9所示的绝缘部18。
接着，用金属材料埋入凹部R1及R2，由此形成被绝缘部18包围的金属部17。然后，形成覆盖n+型源极区域3、金属部17、及绝缘部18的金属层，并使该金属层图案化，由此形成源极电极21。另外，金属部17和源极电极21也可以通过使相同金属材料连续堆积而形成。
接着，研削n+型半导体层5a的背面，直到n+型半导体层5a变成特定厚度为止。在研削后的n+型半导体层5a的背面形成漏极电极20，由此制作图9所示的半导体装置300。
另外，也可以在形成金属部17之前，去除绝缘层IL4。这种情况下，制作没有绝缘部18的半导体装置300。
在本实施方式的半导体装置300中，和第2实施方式同样地，p+型接触区域4设置在n+型源极区域3的下方，p+型接触区域4电连接金属部17，因此能降低寄生晶体管动作的可能性。
此外，在本实施方式的半导体装置300的制造方法中，是在n+型源极区域3形成凹部R1之后，在凹部R1的侧壁形成绝缘层IL3而形成凹部R2。然后，通过该凹部R2向p型基极区域2中离子注入p型杂质，由此形成p+型接触区域4。根据此种方法，能在栅极电极10彼此之间自对准地形成凹部R1及R2，形成p+型接触区域4。
因此，能抑制栅极绝缘层11彼此之间形成的p+型接触区域4的位置偏离，从而能抑制各半导体装置的特性偏差。此外，根据该方法，能在与栅极绝缘层11相隔的位置形成p+型接触区域4，因此和p+型接触区域4与栅极绝缘层11相接的情况相比，能增大通道的面积，从而能降低半导体装置的导通电阻。
尤其是，当栅极绝缘层11彼此的间隔狭窄时，难以在与栅极绝缘层11相隔的位置，一边抑制位置偏离一边形成p+型接触区域4，但根据本实施方式的制造方法，能在与栅极绝缘层11相隔的位置更准确地形成p+型接触区域4。
此外，通过在凹部R2的侧壁形成了绝缘层IL4的状态下，形成p+型接触区域4，由此能抑制p型杂质被注入n+型源极区域3，从而能抑制n+型源极区域3的杂质浓度的降低。
(变化例)
图14是表示第3实施方式的变化例的半导体装置310的一部分的剖面立体图。
另外，图14中透视表示了源极电极21。
半导体装置310不同于半导体装置300的方面在于：p+型接触区域4、金属部17、及绝缘部18朝Y方向延伸。
在栅极绝缘层11彼此之间，设置有多个n+型源极区域3，在n+型源极区域3彼此之间设置有多个绝缘部18。金属部17设置在绝缘部18彼此之间。
本变化例的半导体装置310，也和半导体装置300同样地，能降低寄生晶体管动作的可能性。
此外，本变化例的半导体装置310是通过例如在图10所示的步骤中，以露出n+型源极区域3的整个面的方式去除绝缘层IL1及绝缘层IL2，然后同样地自对准地形成凹部R1及R2而制作。
因此，在本变化例的半导体装置310的制造方法中，能在与栅极绝缘层11相隔的位置更准确地形成p+型接触区域4，从而能抑制各半导体装置的特性偏差、且能降低半导体装置的导通电阻。
关于以上说明的各实施方式中，各半导体区域之间的杂质浓度的相对高低，例如能使用SCM(扫描式静电电容显微镜)进行确认。另外，各半导体区域的载子浓度可视作和各半导体区域中活化的杂质浓度相等。因此，关于各半导体区域之间的载子浓度的相对高低，能使用SCM进行确认。
此外，关于各半导体区域的杂质浓度，例如能利用SIMS(二次离子质量分析法)进行测定。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提示的，并不试图限定发明的范围。这些新颖的实施方式能以其他各种形态实施，且在不脱离发明主旨的范围内，能进行各种省略、置换、变更。关于实施方式包含的、例如n-型半导体区域1、p型基极区域2、n+型源极区域3、p+型接触区域4、n+型漏极区域5、栅极电极10、栅极绝缘层11、绝缘部15、金属部16、金属部17、绝缘部18、漏极电极20、源极电极21等各要素的具体构成，本领域技术人员可根据周知技术适当地进行选择。这些实施方式及其变化包含于发明范围及主旨，且包含于权利要求所记载的发明及其均等范围。此外，所述各实施方式能相互组合实施。

Claims (8)

1.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第1栅极电极，隔着第1栅极绝缘层而设置在所述第1半导体区域之上；
第2栅极电极，隔着第2栅极绝缘层而设置在所述第1半导体区域之上，在第1方向和所述第1栅极电极相隔；
第2导电型的第2半导体区域，在所述第1半导体区域之上，设置在所述第1栅极电极和所述第2栅极电极之间；
第1导电型的第3半导体区域，设置在所述第2半导体区域的一部分之上；
第2导电型的第4半导体区域，设置在所述第2半导体区域的另一部分之上，在与所述第1方向交叉的第2方向，和所述第3半导体区域并排，且具有比所述第2半导体区域高的第2导电型的载子浓度；
绝缘部，设置在所述第3半导体区域和所述第4半导体区域之间，下端的位置比所述第2半导体区域和所述第3半导体区域之间的界面深；以及
第1电极，设置在所述第3半导体区域及所述第4半导体区域之上，电连接于所述第3半导体区域及所述第4半导体区域。
2.根据权利要求1所述的半导体装置，其特征在于：
所述绝缘部和所述第1栅极绝缘层及所述第2栅极绝缘层相接。
3.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第1栅极电极，隔着第1栅极绝缘层设置在所述第1半导体区域之上；
第2栅极电极，隔着第2栅极绝缘层设置在所述第1半导体区域之上，在第1方向和所述第1栅极电极相隔；
第2导电型的第2半导体区域，在所述第1半导体区域之上，设置在所述第1栅极电极和所述第2栅极电极之间；
第1导电型的第3半导体区域，设置在所述第2半导体区域的一部分之上；
第2导电型的第4半导体区域，设置在所述第2半导体区域的另一部分之上，在与所述第1方向交叉的第2方向和所述第3半导体区域并排，且具有比所述第2半导体区域高的第2导电型的载子浓度；
金属部，设置在所述第3半导体区域和所述第4半导体区域之间，下端的位置比所述第2半导体区域和所述第3半导体区域之间的界面深；以及
第1电极，设置在所述第3半导体区域、所述第4半导体区域、及所述金属部之上，电连接所述第3半导体区域、所述第4半导体区域、及所述金属部。
4.根据权利要求3所述的半导体装置，其特征在于：
所述金属部和所述第1栅极绝缘层及所述第2栅极绝缘层相接。
5.一种半导体装置，其特征在于具备：
第1导电型的第1半导体区域；
第1栅极电极，隔着第1栅极绝缘层设置在所述第1半导体区域之上；
第2栅极电极，隔着第2栅极绝缘层设置在所述第1半导体区域之上，在第1方向和所述第1栅极电极相隔；
第2导电型的第2半导体区域，在所述第1半导体区域之上，设置在所述第1栅极电极和所述第2栅极电极之间；
第1导电型的第3半导体区域，设置在所述第2半导体区域的一部分之上；
第2导电型的第4半导体区域，设置在所述第2半导体区域的另一部分之上，第2导电型的载子浓度高于所述第2半导体区域；
金属部，设置在所述第4半导体区域之上；
绝缘部，设置在所述第3半导体区域和所述金属部之间；以及
第1电极，设置在所述第3半导体区域、所述金属部、及所述绝缘部之上，电连接所述第3半导体区域及所述金属部。
6.根据权利要求5所述的半导体装置，其特征在于：
所述绝缘部绕所述金属部周围环状设置，
所述金属部及所述绝缘部被所述第3半导体区域包围。
7.根据权利要求5所述的半导体装置，其特征在于：
所述第3半导体区域在所述第1栅极电极和所述第2栅极电极之间设置有多个，
所述绝缘部在所述第1栅极电极和所述第2栅极电极之间设置有多个，
所述多个绝缘部在所述第1方向是设置在所述第3半导体区域彼此之间，
所述金属部在所述第1方向是设置在所述绝缘部彼此之间。
8.根据权利要求5所述的半导体装置，其特征在于：
所述第3半导体区域、所述金属部、及所述绝缘部在和所述第1方向交叉的第2方向并排，
所述金属部及所述绝缘部和所述第1栅极绝缘层及所述第2栅极绝缘层相接。
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