CN107832496A - 用于仿真的方法及*** - Google Patents

Abstract

本申请提供一种用于仿真的方法及***，所述方法的一具体实施方式包括：将服务端程序与客户端程序通过socket端口建立连接；由服务端程序获取采用TCL语言或C语言描述的初始激励信号；由服务端程序将初始激励信号传输给客户端程序；由客户端程序将初始激励信号传输给数据转换模块；由数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号；由数据转换模块将目标激励信号写入FPGA仿真用户端的输入端口。该实施方式采用TCL语言或C语言描述的初始激励信号，无需编写大量的测试代码，如果激励信号编写有误，无需重新编写。从而缩短了测试时间，提高了仿真效率。

Description

用于仿真的方法及***

技术领域

本申请涉及计算机领域，特别涉及一种用于仿真的方法及***。

背景技术

一般来说，在进行涉及FPGA的仿真时，通常是先采用Verilog HDL语言编写顶层文件的I/O激励信号，再采用激励信号执行仿真。但是，一方面，对于一些复杂的信号工程，需要编写复杂的激励信号，由于逻辑实现较为复杂，因此，需要编写大量的测试代码。另一方面，激励信号编好后，仿真中不能对激励信号进行更改。所以，如果激励信号编写有误，必须重新编写，并重新开始仿真。因此，延长了测试时间，降低了仿真效率。

发明内容

为了解决上述技术问题之一，本申请提供一种用于仿真的方法及***。

根据本申请实施例的第一方面，提供一种用于仿真的方法，包括：

将服务端程序与客户端程序通过socket端口建立连接；

由所述服务端程序获取采用TCL语言或C语言描述的初始激励信号；

由所述服务端程序将所述初始激励信号传输给所述客户端程序；

由所述客户端程序将所述初始激励信号传输给数据转换模块；

由所述数据转换模块将所述初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号；

由所述数据转换模块将所述目标激励信号写入FPGA仿真用户端的输入端口。

可选的，所述方法还包括：

所述FPGA仿真用户端读取所述目标激励信号；

所述FPGA仿真用户端采用所述目标激励信号对待仿真工程进行仿真，得到采用Verilog HDL语言或VHDL语言描述的初始数据；

由所述FPGA仿真用户端将所述初始数据传输给所述数据转换模块；

由所述数据转换模块将所述初始数据转换成采用TCL语言或C语言描述的目标数据；

由所述数据转换模块将所述目标数据传输给所述客户端程序；

由所述客户端程序将所述目标数据传输给所述服务端程序，以对所述目标数据进行分析。

可选的，所述将服务端程序与客户端程序通过socket端口建立连接，包括：

开启所述服务端程序的socket端口以及所述客户端程序的socket端口；

由所述客户端程序的socket端口向所述服务端程序的socket端口发送连接请求；

所述服务端程序的socket端口响应于所述连接请求，向所述客户端程序的socket端口发送所述服务端程序的socket端口描述；

若所述客户端程序的socket端口确认所述描述，则建立连接成功。

可选的，所述由所述服务端程序获取采用TCL语言或C语言描述的初始激励信号，包括：

由所述服务端程序从TCL脚本文件中获取采用TCL语言描述的所述初始激励信号；或者

由所述服务端程序从socket端口的C语言文件中获取采用C语言描述的所述初始激励信号。

根据本申请实施例的第二方面，提供一种用于仿真的***，包括：服务端程序，客户端程序，数据转换模块以及FPGA仿真用户端；

所述服务端程序，用于通过socket端口与客户端程序建立连接，获取采用TCL语言或C语言描述的初始激励信号，并将所述初始激励信号传输给所述客户端程序；

所述客户端程序，用于将所述初始激励信号传输给数据转换模块；

所述数据转换模块，用于将所述初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，并将所述目标激励信号写入FPGA仿真用户端的输入端口。

可选的，所述FPGA仿真用户端，用于读取所述目标激励信号，采用所述目标激励信号对待仿真工程进行仿真，得到采用Verilog HDL语言或VHDL语言描述的初始数据，并将所述初始数据传输给所述数据转换模块；

所述数据转换模块，还用于将所述初始数据转换成采用TCL语言或C语言描述的目标数据，并将所述目标数据传输给所述客户端程序；

所述客户端程序，还用于将所述目标数据传输给所述服务端程序，以对所述目标数据进行分析。

可选的，所述客户端程序，还用于向所述服务端程序的socket端口发送连接请求；

所述服务端程序，还用于响应于所述连接请求，向所述客户端程序的socket端口发送所述服务端程序的socket端口描述；若所述客户端程序的socket端口确认所述描述，则建立连接成功。

可选的，所述服务端程序被配置用于：

从TCL脚本文件中获取采用TCL语言描述的所述初始激励信号；或者

从socket端口的C语言文件中获取采用C语言描述的所述初始激励信号。

本申请的实施例提供的技术方案可以包括以下有益效果：

本申请的实施例提供的用于仿真的方法及***，将服务端程序与客户端程序通过socket端口建立连接，由服务端程序获取采用TCL语言或C语言描述的初始激励信号，并将初始激励信号传输给客户端程序，由客户端程序将初始激励信号传输给数据转换模块，由数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，并将目标激励信号写入FPGA仿真用户端的输入端口。由于采用TCL语言或C语言描述的初始激励信号，因此，无需编写大量的测试代码，并且，如果激励信号编写有误，无需重新编写。从而缩短了测试时间，提高了仿真效率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1是本申请根据一示例性实施例示出的一种用于仿真的场景示意图；

图2是本申请根据一示例性实施例示出的一种用于仿真的方法的流程图；

图3是本申请根据一示例性实施例示出的另一种用于仿真的方法的流程图；

图4是本申请根据一示例性实施例示出的一种用于仿真的装置的框图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

如图1所示，图1是根据一示例性实施例示出的一种用于仿真的场景示意图：在图1示出的场景中，仿真***可以包括服务端程序、客户端程序、数据转换模块以及FPGA仿真用户端。其中，服务端程序、客户端程序、数据转换模块以及FPGA仿真用户端可以安装于同一台终端设备，相互配合，共同完成仿真任务。

在进行仿真时，首先，开启服务端程序的socket端口以及客户端程序的socket端口，由客户端程序的socket端口向服务端程序的socket端口发送连接请求。服务端程序的socket端口响应于该连接请求，向客户端程序的socket端口发送服务端程序的socket端口描述，如果客户端程序的socket端口确认该描述，则服务端程序与客户端程序通过socket端口建立连接成功。

然后，服务端程序可以从TCL脚本文件中获取采用TCL语言描述的初始激励信号。或者，服务端程序也可以从socket端口的C语言文件中获取采用C语言描述的初始激励信号。由服务端程序将初始激励信号传输给客户端程序。客户端程序将初始激励信号传输给数据转换模块，数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，并将目标激励信号写入FPGA仿真用户端的输入端口。

接着，FPGA仿真用户端读取目标激励信号，并采用目标激励信号对待仿真工程进行仿真，从而得到采用Verilog HDL语言或VHDL语言描述的初始数据。

最后，FPGA仿真用户端将初始数据传输给数据转换模块，由数据转换模块将初始数据转换成采用TCL语言或C语言描述的目标数据。数据转换模块将目标数据传输给客户端程序，由客户端程序将目标数据传输给服务端程序，服务端程序可以对目标数据进行分析。

如图2所示，图2是根据一示例性实施例示出的一种用于仿真的方法的流程图，该方法可以应用于终端设备中。该终端设备中可以安装有用于仿真的服务端程序、客户端程序、数据转换模块以及FPGA仿真用户端。该方法包括以下步骤：

在步骤201中，将服务端程序与客户端程序通过socket端口建立连接。

在本实施例中，在进行仿真时，开启服务端程序的socket端口以及客户端程序的socket端口，由客户端程序的socket端口向服务端程序的socket端口发送连接请求。服务端程序的socket端口响应于该连接请求，向客户端程序的socket端口发送服务端程序的socket端口描述，如果客户端程序的socket端口确认该描述，则服务端程序与客户端程序通过socket端口建立连接成功。

在步骤202中，由服务端程序获取采用TCL语言或C语言描述的初始激励信号。

在本实施例中，服务端程序可以从TCL脚本文件中获取采用TCL语言描述的初始激励信号，也可以从socket端口的C语言文件中获取采用C语言描述的初始激励信号。

在步骤203中，由服务端程序将初始激励信号传输给客户端程序。

在步骤204中，由客户端程序将初始激励信号传输给数据转换模块。

在步骤205中，由数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号。

在本实施例中，初始激励信号采用TCL语言或C语言描述，但是，FPGA无法识别TCL语言或C语言，因此，数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，可以采用目标激励信号进行仿真。

在步骤206中，由数据转换模块将目标激励信号写入FPGA仿真用户端的输入端口。

本申请的上述实施例提供的用于仿真的方法，将服务端程序与客户端程序通过socket端口建立连接，由服务端程序获取采用TCL语言或C语言描述的初始激励信号，并将初始激励信号传输给客户端程序，由客户端程序将初始激励信号传输给数据转换模块，由数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，并将目标激励信号写入FPGA仿真用户端的输入端口。由于采用TCL语言或C语言描述的初始激励信号，因此，无需编写大量的测试代码，并且，如果激励信号编写有误，无需重新编写。从而缩短了测试时间，提高了仿真效率。

如图3所示，图3根据一示例性实施例示出的另一种用于仿真的方法的流程图，该方法可以应用于终端设备中。该终端设备中可以安装有用于仿真的服务端程序、客户端程序、数据转换模块以及FPGA仿真用户端。该方法包括以下步骤：

在步骤301中，将服务端程序与客户端程序通过socket端口建立连接。

在步骤302中，由服务端程序获取采用TCL语言或C语言描述的初始激励信号。

在步骤303中，由服务端程序将初始激励信号传输给客户端程序。

在步骤304中，由客户端程序将初始激励信号传输给数据转换模块。

在步骤305中，由数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号。

在步骤306中，由数据转换模块将目标激励信号写入FPGA仿真用户端的输入端口。

在步骤307中，FPGA仿真用户端读取目标激励信号。

在步骤308中，FPGA仿真用户端采用目标激励信号对待仿真工程进行仿真，得到采用Verilog HDL语言或VHDL语言描述的初始数据。

在步骤309中，由FPGA仿真用户端将初始数据传输给数据转换模块。

在步骤310中，由数据转换模块将初始数据转换成采用TCL语言或C语言描述的目标数据。

在步骤311中，由数据转换模块将目标数据传输给客户端程序。

在步骤312中，由客户端程序将目标数据传输给服务端程序，以对目标数据进行分析。

需要说明的是，对于与图2实施例中相同的步骤，在上述图3实施例中不再进行赘述，相关内容可参见图2实施例。

本申请的上述实施例提供的用于仿真的方法，将服务端程序与客户端程序通过socket端口建立连接，由服务端程序获取采用TCL语言或C语言描述的初始激励信号，并将初始激励信号传输给客户端程序，由客户端程序将初始激励信号传输给数据转换模块，由数据转换模块将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，并将目标激励信号写入FPGA仿真用户端的输入端口。FPGA仿真用户端读取目标激励信号，并采用目标激励信号对待仿真工程进行仿真，得到采用Verilog HDL语言或VHDL语言描述的初始数据。由FPGA仿真用户端将初始数据传输给数据转换模块，数据转换模块将初始数据转换成采用TCL语言或C语言描述的目标数据，并将目标数据传输给客户端程序。客户端程序将目标数据传输给服务端程序，以对目标数据进行分析。由于采用TCL语言或C语言描述的初始激励信号，因此，无需编写大量的测试代码，并且，如果激励信号编写有误，无需重新编写。同时，还能够返回采用TCL语言或C语言描述的目标数据，提高了对目标数据进行分析的效率。从而进一步缩短了测试时间，有助于提高仿真效率。

应当注意，尽管在附图中以特定顺序描述了本申请方法的操作，但是，这并非要求或者暗示必须按照该特定顺序来执行这些操作，或是必须执行全部所示的操作才能实现期望的结果。相反，流程图中描绘的步骤可以改变执行顺序。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。

与前述用于仿真的方法实施例相对应，本申请还提供了用于仿真的***的实施例。

如图4所示，图4是本申请根据一示例性实施例示出的一种用于仿真的***框图，该***可以包括：服务端程序401，客户端程序402，数据转换模块403以及FPGA仿真用户端404。

其中，服务端程序401，用于通过socket端口与客户端程序402建立连接，获取采用TCL语言或C语言描述的初始激励信号，并将初始激励信号传输给客户端程序402。

客户端程序402，用于将初始激励信号传输给数据转换模块403。

数据转换模块403，用于将初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，并将目标激励信号写入FPGA仿真用户端404的输入端口。

在一些可选实施方式中，FPGA仿真用户端404，用于读取目标激励信号，采用目标激励信号对待仿真工程进行仿真，得到采用Verilog HDL语言或VHDL语言描述的初始数据，并将初始数据传输给数据转换模块403。

数据转换模块403，还用于将初始数据转换成采用TCL语言或C语言描述的目标数据，并将目标数据传输给客户端程序402。

客户端程序402，还用于将目标数据传输给服务端程序401，以对目标数据进行分析。

在另一些可选实施方式中，客户端程序402，还用于向服务端程序401的socket端口发送连接请求。

服务端程序401，还用于响应于连接请求，向客户端程序402的socket端口发送服务端程序401的socket端口描述，若客户端程序402的socket端口确认上述描述，则建立连接成功。

在另一些可选实施方式中，服务端程序401被配置用于：从TCL脚本文件中获取采用TCL语言描述的初始激励信号；或者从socket端口的C语言文件中获取采用C语言描述的初始激励信号。

应当理解，上述装置可以预先设置在终端设备中，也可以通过下载等方式而加载到终端设备中。上述装置中的相应模块可以与终端设备中的模块相互配合以实现用于仿真的方案。

对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (8)

1.一种用于仿真的方法，其特征在于，所述方法包括：

将服务端程序与客户端程序通过socket端口建立连接；

由所述服务端程序获取采用TCL语言或C语言描述的初始激励信号；

由所述服务端程序将所述初始激励信号传输给所述客户端程序；

由所述客户端程序将所述初始激励信号传输给数据转换模块；

由所述数据转换模块将所述初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号；

由所述数据转换模块将所述目标激励信号写入FPGA仿真用户端的输入端口。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：

所述FPGA仿真用户端读取所述目标激励信号；

所述FPGA仿真用户端采用所述目标激励信号对待仿真工程进行仿真，得到采用Verilog HDL语言或VHDL语言描述的初始数据；

由所述FPGA仿真用户端将所述初始数据传输给所述数据转换模块；

由所述数据转换模块将所述初始数据转换成采用TCL语言或C语言描述的目标数据；

由所述数据转换模块将所述目标数据传输给所述客户端程序；

由所述客户端程序将所述目标数据传输给所述服务端程序，以对所述目标数据进行分析。

3.根据权利要求1所述的方法，其特征在于，所述将服务端程序与客户端程序通过socket端口建立连接，包括：

开启所述服务端程序的socket端口以及所述客户端程序的socket端口；

由所述客户端程序的socket端口向所述服务端程序的socket端口发送连接请求；

所述服务端程序的socket端口响应于所述连接请求，向所述客户端程序的socket端口发送所述服务端程序的socket端口描述；

若所述客户端程序的socket端口确认所述描述，则建立连接成功。

4.根据权利要求1所述的方法，其特征在于，所述由所述服务端程序获取采用TCL语言或C语言描述的初始激励信号，包括：

由所述服务端程序从TCL脚本文件中获取采用TCL语言描述的所述初始激励信号；或者

由所述服务端程序从socket端口的C语言文件中获取采用C语言描述的所述初始激励信号。

5.一种用于仿真的***，其特征在于，所述***包括：服务端程序，客户端程序，数据转换模块以及FPGA仿真用户端；

所述服务端程序，用于通过socket端口与客户端程序建立连接，获取采用TCL语言或C语言描述的初始激励信号，并将所述初始激励信号传输给所述客户端程序；

所述客户端程序，用于将所述初始激励信号传输给数据转换模块；

所述数据转换模块，用于将所述初始激励信号转换成采用Verilog HDL语言或VHDL语言描述的目标激励信号，并将所述目标激励信号写入FPGA仿真用户端的输入端口。

6.根据权利要求5所述的***，其特征在于，

所述FPGA仿真用户端，用于读取所述目标激励信号，采用所述目标激励信号对待仿真工程进行仿真，得到采用Verilog HDL语言或VHDL语言描述的初始数据，并将所述初始数据传输给所述数据转换模块；

所述数据转换模块，还用于将所述初始数据转换成采用TCL语言或C语言描述的目标数据，并将所述目标数据传输给所述客户端程序；

所述客户端程序，还用于将所述目标数据传输给所述服务端程序，以对所述目标数据进行分析。

7.根据权利要求5所述的***，其特征在于，

所述客户端程序，还用于向所述服务端程序的socket端口发送连接请求；

所述服务端程序，还用于响应于所述连接请求，向所述客户端程序的socket端口发送所述服务端程序的socket端口描述；若所述客户端程序的socket端口确认所述描述，则建立连接成功。

8.根据权利要求5所述的装置，其特征在于，所述服务端程序被配置用于：

从TCL脚本文件中获取采用TCL语言描述的所述初始激励信号；或者

从socket端口的C语言文件中获取采用C语言描述的所述初始激励信号。