CN107767809B - 栅极驱动单元、驱动方法和栅极驱动电路 - Google Patents

栅极驱动单元、驱动方法和栅极驱动电路 Download PDF

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Abstract

本发明提供一种栅极驱动单元、驱动方法和栅极驱动电路。所述栅极驱动单元包括输入信号端、移位信号输出端、移位反相信号输出端、正相移位时钟信号输入端、反相移位时钟信号输入端、第一控制时钟信号输入端、第二控制时钟信号输入端、第一栅极驱动信号输出端、第二栅极驱动信号输出端、移位寄存器模块和控制输出模块；所述控制输出模块包括第一控制输出子模块和第二控制输出子模块。本发明解决现有的栅极驱动单元只能输出一个栅极驱动信号，不能配合集成存储器像素单元使用，不能提供用于驱动集成存储器像素单元的两个相互独立输出，互不干扰的栅极驱动信号的问题。

Description

栅极驱动单元、驱动方法和栅极驱动电路
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、驱动方法和栅极驱动电路。
背景技术
如图1所示，现有的集成存储器像素单元包括信号写入模块、锁存器以及显示模块。在图1中，标号为M1的为第一n型晶体管，标号为M1’的为第一p型晶体管，标号为M2的为第二n型晶体管，标号为M2’的为第二p型晶体管，标号为M3的为第三晶体管，标号为M4的为第五晶体管，标号为M5的为第五晶体管，标号为M6的为第六晶体管，标号为M7的为第七晶体管。所述信号写入模块包括M5和M7，M5的栅极和M7的栅极都与第一栅极驱动信号输出端GateA连接。所述锁存器包括M1、M2、M1’和M2’。所述显示模块包括M3、M4和M6。在图1中，标号为P的为像素电极，标号为N的为第一节点，标号为Q的为正相节点，标号为Q’的为反相节点；M6的栅极与第二栅极驱动信号输出端GateB连接。
如图1所示的集成存储器像素单元包括两个栅极驱动信号输出端。当像素信号写入时，像素不显示；当像素显示时，无像素信号写入，也即GateA和GateB分时单独驱动。高电压VDD和低电压VSS确保锁存器，在图1中，FRP为常黑信号，Data为数据线。在像素信号写入时，M5打开，将数据线Data上的数据电压信号写入锁存器内，若数据电压信号为低电平，则Q的电位为低电平，Q’的电位为高电平，M4打开，N的电位即为所述数据电压信号的电位；若Data上的数据电压信号高电平，则Q的电位为高电平，Q’的电位为低电平，M3打开，第一节点N接入常黑信号FRP，GateB控制M6管打开后，像素电极P的电位即为第一节点N的电位。现有的栅极驱动单元只能输出一个栅极驱动信号，不能配合集成存储器像素单元使用，不能提供用于驱动集成存储器像素单元的两个相互独立输出，互不干扰的栅极驱动信号。
发明内容
本发明的主要目的在于提供一种栅极驱动单元、驱动方法和栅极驱动电路，解决现有的栅极驱动单元只能输出一个栅极驱动信号，不能配合集成存储器像素单元使用，不能提供用于驱动集成存储器像素单元的两个相互独立输出，互不干扰的栅极驱动信号的问题。
为了达到上述目的，本发明提供了一种栅极驱动单元，用于驱动集成存储器像素单元，其特征在于，所述栅极驱动单元包括输入信号端、移位信号输出端、移位反相信号输出端、正相移位时钟信号输入端、反相移位时钟信号输入端、第一控制时钟信号输入端、第二控制时钟信号输入端、第一栅极驱动信号输出端、第二栅极驱动信号输出端、移位寄存器模块和控制输出模块；所述控制输出模块包括第一控制输出子模块和第二控制输出子模块；
所述移位寄存器模块用于在所述正相移位时钟信号输入端、所述反相移位时钟信号输入端和正相使能端的控制下，根据所述输入信号端输入的输入信号得到移位反相信号和移位信号；
所述第一控制输出子模块用于在所述第一控制时钟信号输入端和第一使能端的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过所述第一栅极驱动信号输出端输出所述第一栅极驱动信号；以及，
所述第二控制输出子模块用于在所述第二控制时钟信号输入端和反相使能端的控制下，根据所述移位信号和所述移位反相信号生成第二栅极驱动信号，并通过所述第二栅极驱动信号输出端输出所述第二栅极驱动信号。
实施时，所述栅极驱动单元还包括电源电压信号输出端和电源电压信号输出模块；
所述电源电压信号输出模块与所述电源电压信号输出端、所述移位信号输出端和第二使能端连接，用于在所述第二使能端的控制下根据所述移位信号生成电源电压信号，并通过所述电源电压信号输出端输出所述电源电压信号。
实施时，所述栅极驱动单元包括M个控制输出模块、M个电源电压信号输出模块、M个第一控制时钟信号输入端、M个第二控制时钟信号输入端、M个第一栅极驱动信号输出端、M个第二栅极驱动信号输出端和M个电源电压信号输出端；M为正整数；
一所述控制输出模块包括的第一控制输出子模块与一所述第一控制时钟信号输入端和一所述第一栅极驱动信号输出端对应连接；
一所述控制输出模块包括的第二控制输出子模块与一所述第二控制时钟信号输入端和一所述第二栅极驱动信号输出端对应连接；
一所述电源电压信号输出模块与一所述电源电压信号输出端对应连接。
实施时，所述移位寄存器模块包括：
第一三态门，正相控制端与所述反相移位时钟信号输入端连接，反相控制端与所述正相移位时钟信号输入端连接，输入端与所述输入信号端连接；
移位控制晶体管，栅极与所述正相使能端连接，第一极与所述第一三态门的输出端连接，第二极与第一电压输入端连接；
第一移位反相器，输入端与所述第一三态门的输出端连接；
第二三态门，正相控制端与所述正相移位时钟信号输入端连接，反相控制端与所述反相移位时钟信号输入端连接，输入端与所述第一移位反相器的输出端连接，输出端与所述第一三态门的输出端连接；
与非门，第一输入端与所述正相移位时钟信号输入端连接，第二输入端与所述第一移位反相器的输出端连接；以及，
第二移位反相器，输入端与移位反相端和所述与非门的输出端连接，输出端与移位输出端连接；
所述第一控制输出子模块包括：
第一控制输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第一控制时钟信号输入端连接；
第二控制输出传输门，正相控制端与移位反相信号输出端连接，反相控制端与所述移位信号输出端连接，输入端与所述第一使能端连接；
第一控制输出反相器，输入端与所述第一控制输出传输门的输出端和所述第二控制输出传输门的输出端连接；以及，
第二控制输出反相器，输入端与所述第一控制输出反相器的输出端连接，输出端与所述第一栅极驱动信号输出端连接；
所述第二控制输出子模块包括：
第三控制输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第二控制时钟信号输入端连接；
第四控制输出传输门，正相控制端与所述移位反相信号输出端连接，反相控制端与所述移位信号输出端连接，输入端与所述反相使能端连接；
第三控制输出反相器，输入端与所述第三控制输出传输门的输出端和所述第四控制输出传输门的输出端连接；以及、
第四控制输出反相器，输入端与所述第三控制输出反相器的输出端连接，输出端与所述第二栅极驱动信号输出端连接。
实施时，所述电源电压信号输出模块包括：
电源电压信号输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第二使能端连接；
第一电源电压信号输出晶体管，栅极与所述移位信号输出端连接，第一极与所述电源电压信号输出传输门的输出端连接，第二极与所述第一电压输入端连接；
电源电压信号输出反相器，输入端与所述电源电压信号输出传输门的输出端连接；
第二电源电压信号输出晶体管，栅极与所述电源电压信号输出传输门的输出端连接，第一极与所述第二电压输入端连接，第二极与所述电源电压信号输出端连接；以及，
第三电源电压信号输出晶体管，栅极与所述电源电压信号输出反相器的输出端连接，第一极与所述第一电压输入端连接，第二极与所述电源电压信号输出端连接。
本发明还提供了一种栅极驱动单元的驱动方法，应用于上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：
移位寄存器模块在时钟信号输入端和正相使能端的控制下，根据输入信号端输入的输入信号得到移位反相信号和移位信号；所述移位反相信号与所述移位信号反相；
第一控制输出子模块在第一控制时钟信号输入端和第一使能端的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过第一栅极驱动信号输出端输出所述第一栅极驱动信号；
第二控制输出子模块在第二控制时钟信号输入端和反相使能端的控制下，根据所述移位信号和所述移位反相信号生成第二栅极驱动信号，并通过第二栅极驱动信号输出端输出所述第二栅极驱动信号。
实施时，本发明所述的栅极驱动单元的驱动方法还包括：电源电压信号输出模块在第二使能端的控制下根据所述移位信号生成电源电压信号，并通过电源电压信号输出端输出所述电源电压信号。
本发明还提供了一种栅极驱动电路，包括多个级联的设置于显示面板的第一侧边的第一栅极驱动模组以及设置于所述显示面板的第二侧边的第二栅极驱动模组；
所述第一栅极驱动模组包括多个级联的上述的栅极驱动单元；
所述第二栅极驱动模组包括多个级联的上述的栅极驱动单元；
所述第一栅极驱动模组包括的栅极驱动单元与位于奇数行的集成存储器像素单元连接，所述第二栅极驱动模组包括的栅极驱动单元与位于偶数行的集成存储器像素单元连接。
实施时，所述第一侧边为左侧边，所述第二侧边为右侧边；或者，所述第一侧边为右侧边，所述第二侧边为左侧边；
第一栅极驱动模组中的移位寄存器模块包括的正相移位时钟信号输入端与正相时钟信号线连接，第一栅极驱动模组中的移位寄存器模块包括的反相移位时钟信号输入端与反相时钟信号线连接；第二栅极驱动模组中的移位寄存器模块包括的正相移位时钟信号输入端与所述反相时钟信号线连接，第二栅极驱动模组中的移位寄存器模块包括的反相移位时钟信号输入端与所述正相时钟信号线连接；
所述栅极驱动单元还包括正相移位信号端和反相移位信号端；所述栅极驱动单元还包括输入模块；所述输入模块与正向扫描控制端、反向扫描控制端、所述正相移位信号端、所述反相移位信号端和所述输入信号端连接，用于在所述正向扫描控制端和所述反向扫描控制端的控制下，控制所述正相移位信号端或所述反相移位信号端与所述输入信号端连接；
在所述第一栅极驱动模组和所述第二栅极驱动模组中，除了第一级栅极驱动单元之外，一级所述栅极驱动单元的正相移位信号端与相邻上一级所述栅极驱动单元的移位信号输出端连接；除了最后一级栅极驱动单元之外，一级所述栅极驱动单元的反相移位信号端与相邻下一级所述栅极驱动单元的移位信号输出端连接。
实施时，所述栅极驱动单元包括M个电源电压信号输出端；M为正整数；
M等于1；所述第一栅极驱动模组包括的第n级栅极驱动单元包括的电源电压信号输出端用于为位于第2n行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第n级栅极驱动单元包括的电源电压信号输出端用于为位于第2n-1行的集成存储器像素单元提供电源电压信号；
M等于2，所述第一栅极驱动模组包括的第n级栅极驱动单元包括的第一电源电压信号输出端用于为位于4n-2行的集成存储器像素单元提供电源电压信号；所述第一栅极驱动模组包括的第n级栅极驱动单元包括的第二电源电压信号输出端用于为位于4n行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第一级栅极驱动单元包括的电源电压信号输出端用于为位于4n-3行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第二级栅极驱动单元包括的电源电压信号输出端用于为位于4n-1行的集成存储器像素单元提供电源电压信号；
n为正整数。
与现有技术相比，本发明所述的栅极驱动单元、驱动方法和栅极驱动电路，采用移位寄存器模块对由输入信号端输入的输入信号进行移位，得到移位信号，并采用包括第一控制输出子模块和第二控制输出子模块的控制输出模块，以根据该移位信号得到第一栅极驱动信号和第二栅极驱动信号，从而可以通过一级栅极驱动单元为MIP(MemoryIntegrated Pixel，集成存储器像素)像素单元提供两个栅极驱动信号，实现MIP像素单元的写入和显示。本发明实施例所述的栅极驱动单元可以配合集成存储器像素单元使用，通过调整时序可以控制与集成存储器像素单元连接的两行栅线分别连接的两个栅极驱动信号输出端独立输出，使得集成存储器像素单元内信号写入与显示之间无干扰。
附图说明
图1是现有的MIP像素单元的电路图；
图2是本发明实施例所述的栅极驱动单元的结构图；
图3是本发明另一实施例所述的栅极驱动单元的结构图；
图4是本发明又一实施例所述的栅极驱动单元的结构图；
图5是本发明所述的栅极驱动单元的第一具体实施例的电路图；
图6是本发明所述的栅极驱动单元的第一具体实施例在第一显示模式下像素信号写入时的工作时序仿真图；
图7是本发明所述的栅极驱动单元的第一具体实施例在第一显示模式下像素信号显示时的工作时序仿真图；
图8是本发明所述的栅极驱动单元的第二具体实施例的电路图；
图9是本发明所述的栅极驱动单元的第二具体实施例在第一显示模式下像素信号写入时的工作时序仿真图；
图10是本发明所述的栅极驱动电路的第一具体实施例的结构图；
图11是本发明所述的栅极驱动电路的第二具体实施例的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的栅极驱动单元，用于驱动集成存储器像素单元，如图2所示，所述栅极驱动单元包括输入信号端STV_IN、移位信号输出端STV_N、移位反相信号输出端STV_F、正相移位时钟信号输入端VCK、反相移位时钟信号输入端VCKB、第一控制时钟信号输入端CK1、第二控制时钟信号输入端CK2、第一栅极驱动信号输出端GateA1、第二栅极驱动信号输出端GateB1、移位寄存器模块21和控制输出模块；所述控制输出模块包括第一控制输出子模块221和第二控制输出子模块222；
所述移位寄存器模块21与所述输入信号端STV_IN、所述移位信号输出端STV_N和所述移位反相信号输出端STV_F、所述正相移位时钟信号输入端VCK、所述反相移位时钟信号输入端VCKB和正相使能端EN3连接，用于在所述正相移位时钟信号输入端VCK、所述反相移位时钟信号输入端VCKB和所述正相使能端EN3的控制下，根据所述输入信号端STV_IN输入的输入信号得到移位反相信号和移位信号，通过所述移位反相信号输出端STV_F输出所述移位反相信号，通过所述移位信号输出端STV_N输出所述移位信号；
所述第一控制输出子模块221与所述移位信号输出端STV_N、所述移位反相信号输出端STV_F、所述第一控制时钟信号输入端CK1、第一使能端EN1、所述第一栅极驱动信号输出端GateA1连接，用于在所述第一控制时钟信号输入端CK1和第一使能端EN1的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过所述第一栅极驱动信号输出端GateA1输出所述第一栅极驱动信号；以及，
所述第二控制输出子模块222与所述移位信号输出端STV_N、所述移位反相信号输出端STV_F、所述第二控制时钟信号输入端CK2、反相使能端EN3B和所述第二栅极驱动信号输出端GateB1连接，用于在所述第二控制时钟信号输入端CK2和反相使能端EN3B的控制下，根据所述移位信号和所述移位反相信号生成第二栅极驱动信号，并通过所述第二栅极驱动信号输出端GateB1输出所述第二栅极驱动信号。
在实际操作时，所述移位反相信号和所述移位信号反相。
在具体实施时，所述移位信号可以比所述输入信号延迟预定时间。
本发明实施例所述的栅极驱动单元通过采用移位寄存器模块21对由输入信号端STV_IN输入的输入信号进行移位，得到移位信号，并采用包括第一控制输出子模块221和第二控制输出子模块222的控制输出模块，以根据该移位信号得到第一栅极驱动信号和第二栅极驱动信号，从而可以通过一级栅极驱动单元为MIP(Memory Integrated Pixel，集成存储器像素)像素单元提供两个栅极驱动信号，实现MIP像素单元的写入和显示。本发明实施例所述的栅极驱动单元可以配合集成存储器像素单元使用，通过调整时序可以控制与集成存储器像素单元连接的两行栅线分别连接的两个栅极驱动信号输出端独立输出，使得集成存储器像素单元内信号写入与显示之间无干扰。
优选的，如图3所示，所述栅极驱动单元还包括电源电压信号输出端VDD_OUT和电源电压信号输出模块23；
所述电源电压信号输出模块23与所述电源电压信号输出端VDD_OUT、所述移位信号输出端STV_N和第二使能端EN2连接，用于在所述第二使能端EN2的控制下根据所述移位信号生成电源电压信号，并通过所述电源电压信号输出端VDD_OUT输出所述电源电压信号。
在优选情况下，本发明实施例所述的栅极驱动单元还包括电源电压信号输出端VDD_OUT和电源电压信号输出模块23，以为MIP像素单元提供电源电压信号。
本发明实施例所述的栅极驱动单元包括移位寄存器单元、控制输出模块和电源电压信号输出模块，通过门电路和时钟信号相互配合，可以实现MIP像素的写入、显示、提供电源电压信号，避免在像素信号写入时发生竞争冒险现象；时钟信号保证各栅极驱动信号独立输出，互不影响；各使能端的设置保证栅极驱动单元的信号复位和快速掉电功能，以及在低频驱动时，无起始信号和时钟信号的情况下，依然可以保证像素显示预写入的信号信息，从而保证MIP像素单元功能的有效实现。
优选的，所述栅极驱动单元包括M个控制输出模块、M个电源电压信号输出模块、M个第一控制时钟信号输入端、M个第二控制时钟信号输入端、M个第一栅极驱动信号输出端、M个第二栅极驱动信号输出端和M个电源电压信号输出端；M为正整数；
一所述控制输出模块包括的第一控制输出子模块与一所述第一控制时钟信号输入端和一所述第一栅极驱动信号输出端对应连接；
一所述控制输出模块包括的第二控制输出子模块与一所述第二控制时钟信号输入端和一所述第二栅极驱动信号输出端对应连接；
一所述电源电压信号输出模块与一所述电源电压信号输出端对应连接。
在优选情况下，本发明实施例所述的栅极驱动单元包括的控制输出模块和电源电压信号输出模块的个数不仅可以为1个，也可以为大于1个，这样的话本发明实施例所述的栅极驱动单元既可以用于驱动的MIP像素单元的个数也可以为大于1个，在实际操作时需相应调节时钟信号的波形，在下面将通过一栅极驱动单元驱动两个MIP像素单元的实施例来说明。
具体的，所述移位寄存器模块可以包括：
第一三态门，正相控制端与所述反相移位时钟信号输入端连接，反相控制端与所述正相移位时钟信号输入端连接，输入端与所述输入信号端连接；
移位控制晶体管，栅极与所述正相使能端连接，第一极与所述第一三态门的输出端连接，第二极与第一电压输入端连接；
第一移位反相器，输入端与所述第一三态门的输出端连接；
第二三态门，正相控制端与所述正相移位时钟信号输入端连接，反相控制端与所述反相移位时钟信号输入端连接，输入端与所述第一移位反相器的输出端连接，输出端与所述第一三态门的输出端连接；
与非门，第一输入端与所述正相移位时钟信号输入端连接，第二输入端与所述第一移位反相器的输出端连接；以及，
第二移位反相器，输入端与移位反相端和所述与非门的输出端连接，输出端与移位输出端连接。
具体的，如图4所示，所述栅极驱动单元还可以包括正相移位信号端STV_N-1和反相移位信号端STV_N+1；
如图4所示，本发明实施例所述的栅极驱动单元还可以包括输入模块24；
所述输入模块24与正向扫描控制端CN、反向扫描控制端CNB、所述正相移位信号端STV_N-1、所述反相移位信号端STV_N+1和所述输入信号端STV_IN连接，用于在所述正向扫描控制端CN和所述反向扫描控制端CNB的控制下，控制所述正相移位信号端STV_N-1或所述反相移位信号端STV_N+1与所述输入信号端STV_IN连接。
在具体实施时，所述正相移位信号端STV_N-1与相邻上一级栅极驱动单元包括的移位信号输出端连接；
所述第二反相移位信号端STV_N+1与相邻下一级栅极驱动单元包括的移位信号输出端连接。
具体的，所述输入模块可以包括：
正向扫描传输门，正相控制端与正向扫描控制端连接，反相控制端与反向扫描控制端连接，输入端与所述正相移位信号端连接，输出端与所述输入信号端连接；以及，
反向扫描传输门，正相控制端与所述反向扫描控制端连接，反相控制端与所述正向扫描控制端连接，输入端与所述反相移位信号端连接，输出端与所述输入信号端连接。
在正向扫描时，所述正向扫描控制端输出高电平，所述反向扫描控制端输出低电平，正向扫描传输门打开，反向扫描传输门关闭，正相移位信号端与输入信号端连接，也即相邻上一级栅极驱动单元的移位信号输出端与所述输入信号端连接；
在反向扫描时，所述反向扫描控制端输出高电平，所述正向扫描控制端输出低电平，反向扫描传输门打开，正向扫描传输门关闭，反相移位信号端与输入信号端连接，也即相邻下一级栅极驱动单元的移位信号输出端与所述输入信号端连接。
具体的，所述第一控制输出子模块可以包括：
第一控制输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第一控制时钟信号输入端连接；
第二控制输出传输门，正相控制端与移位反相信号输出端连接，反相控制端与所述移位信号输出端连接，输入端与所述第一使能端连接；
第一控制输出反相器，输入端与所述第一控制输出传输门的输出端和所述第二控制输出传输门的输出端连接；以及，
第二控制输出反相器，输入端与所述第一控制输出反相器的输出端连接，输出端与所述第一栅极驱动信号输出端连接；
所述第二控制输出子模块包括：
第三控制输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第二控制时钟信号输入端连接；
第四控制输出传输门，正相控制端与所述移位反相信号输出端连接，反相控制端与所述移位信号输出端连接，输入端与所述反相使能端连接；
第三控制输出反相器，输入端与所述第三控制输出传输门的输出端和所述第四控制输出传输门的输出端连接；以及、
第四控制输出反相器，输入端与所述第三控制输出反相器的输出端连接，输出端与所述第二栅极驱动信号输出端连接。
具体的，所述电源电压信号输出模块可以包括：
电源电压信号输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第二使能端连接；
第一电源电压信号输出晶体管，栅极与所述移位信号输出端连接，第一极与所述电源电压信号输出传输门的输出端连接，第二极与所述第一电压输入端连接；
电源电压信号输出反相器，输入端与所述电源电压信号输出传输门的输出端连接；
第二电源电压信号输出晶体管，栅极与所述电源电压信号输出传输门的输出端连接，第一极与所述第二电压输入端连接，第二极与所述电源电压信号输出端连接；以及，
第三电源电压信号输出晶体管，栅极与所述电源电压信号输出反相器的输出端连接，第一极与所述第一电压输入端连接，第二极与所述电源电压信号输出端连接。
在实际操作时，第一电压可以为第一高电压，第二电压可以为第二高电压，但不以此为限。
下面通过具体实施例来说明本发明所述的栅极驱动单元。
如图5所示，本发明所述的栅极驱动单元的一具体实施例包括第一输入信号端STV_N-1、第二输入信号端STV_N+1、移位信号输出端STV_N、移位反相信号输出端STV_F、第一控制时钟信号输入端CK1、第二控制时钟信号输入端CK2、第一栅极驱动信号输出端GateA1、第二栅极驱动信号输出端GateB1、移位寄存器模块、控制输出模块、电源电压信号输出端VDD_OUT、电源电压信号输出模块和输入模块；所述控制输出模块包括第一控制输出子模块221和第二控制输出子模块；
所述移位寄存器模块包括：
第一三态门G1，输入端与输入信号端STV_IN连接，正相控制端与反相移位时钟信号输入端VCKB连接，反相控制端与所述正相移位时钟信号输入端VCK连接；
移位控制晶体管MS，栅极与所述正相使能端EN3连接，漏极与所述第一三态门G1的输出端连接，源极与输入第一高电压VGH的第一高电压输入端连接；
第一移位反相器FS1，输入端与所述第一三态门G1的输出端连接；
第二三态门G2，正相控制端与所述正相移位时钟信号输入端VCK连接，反相控制端与所述反相移位时钟信号输入端VCKB连接，输入端与所述移位反相器FS的输出端连接，输出端与所述第一三态门G1的输出端连接；
与非门AF，第一输入端与所述正相移位时钟信号输入端VCK连接，第二输入端与所述第一移位反相器FS1的输出端连接；以及，
第二移位反相器FS2，输入端与所述移位反相端STV_F和所述与非门AF的输出端连接，输出端与所述移位输出端STV_N连接；
所述输入模块包括正向扫描传输门TGS和反向扫描传输门TGB；
所述正向扫描传输门TGS的正相控制端与正向扫描控制端CN连接，所述正向扫描传输门TGS的反相控制端与反向扫描控制端CNB连接，正向扫描传输门TGS的输入端与正相信号端STV_N-1连接，正向扫描传输门TGS的输出端与所述输入信号端STV_IN连接；以及，
所述反向扫描传输门TGB的正相控制端与所述反向扫描控制端CNB连接，所述反向扫描传输门TGB的反相控制端与所述正向扫描控制端CN连接，输入端与所述反相移位信号端STV_N+1连接，输出端与所述输入信号端STV_IN连接；
所述第一控制输出子模块包括：
第一控制输出传输门TGC1，正相控制端与所述移位信号输出端STV_N连接，反相控制端与所述移位反相信号输出端STV_F连接，输入端与所述第一控制时钟信号输入端CK1连接；
第二控制输出传输门TGC2，正相控制端与移位反相信号输出端STV_F连接，反相控制端与所述移位信号输出端STV_N连接，输入端与所述第一使能端EN1连接；
第一控制输出反相器FC1，输入端与所述第一控制输出传输门TGC1的输出端和所述第二控制输出传输门TGC2的输出端连接；以及，
第二控制输出反相器FC2，输入端与所述第一控制输出反相器FC1的输出端连接，输出端与所述第一栅极驱动信号输出端GateA1连接；
所述第二控制输出子模块包括：
第三控制输出传输门TGC3，正相控制端与所述移位信号输出端STV_N连接，反相控制端与所述移位反相信号输出端STV_F连接，输入端与所述第二控制时钟信号输入端CK2连接；
第四控制输出传输门TGC4，正相控制端与所述移位反相信号输出端STV_F连接，反相控制端与所述移位信号输出端STV_N连接，输入端与所述反相使能端EN3B连接；
第三控制输出反相器FC3，输入端与所述第三控制输出传输门TGC3的输出端和所述第四控制输出传输门TGC4的输出端连接；以及、
第四控制输出反相器FC4，输入端与所述第三控制输出反相器FC3的输出端连接，输出端与所述第二栅极驱动信号输出端GateB1连接；
所述电源电压信号输出模块包括：
电源电压信号输出传输门TGV，正相控制端与所述移位信号输出端STV_N连接，反相控制端与所述移位反相信号输出端STV_F连接，输入端与所述第二使能端EN2连接；
第一电源电压信号输出晶体管MVO1，栅极与所述移位信号输出端STV_N连接，源极与输入第一高电压VGH的第一高电压输入端连接，漏极与所述电源电压信号输出传输门TGV的输出端连接；
电源电压信号输出反相器FV，输入端与所述电源电压信号输出传输门TGV的输出端连接；
第二电源电压信号输出晶体管MVO2，栅极与所述电源电压信号输出传输门TGV的输出端连接，源极与输入第二高电压VDD的第二高电压输入端连接，漏极与所述电源电压信号输出端VDD_OUT连接；以及，
第三电源电压信号输出晶体管MVO3，栅极与所述电源电压信号输出反相器FV的输出端连接，漏极与所述电源电压信号输出端VDD_OUT连接，源极与所述输入第一高电压VGH的第一高电压输入端连接。
在图5所示的第一具体实施例中，VGH即为电源电压，VDD接近数据线上的数据电压的最大值，VDD低于VGH，VDD_OUT输出的电压信号用于供给MIP像素单元电压信号。
在图5所示的第一具体实施例中，所有的晶体管都为p型晶体管，但是在实际操作时，以上晶体管也可以被替换为n型晶体管，在此对晶体管的类型不作限定。
本发明所述的栅极驱动单元的第一具体实施例分为三个部分：移位寄存器模块、控制输出模块和电源电压信号输出模块，GateA1和GateB1为一行MIP像素单元提供所需的两个栅极驱动信号，GateA1与MIP像素单元包括的写入晶体管的栅极连接，GateB1与MIP像素单元包括的显示晶体管的栅极连接，VDD_OUT与MIP像素单元的电源电压信号输入端连接。
本发明如图5所示的栅极驱动单元的第一具体实施例用于为奇数行MIP像素单元提供相应的两栅极驱动信号，在实际操作时，用于为偶数行MIP像素单元提供相应的两栅极驱动信号的栅极驱动单元与该第一具体实施例的区别在于：与非门AF的第一输入端与所述反相移位时钟信号输入端VCKB连接，并且第一三态门G1的正相控制端与VCK连接，第一三态门G1的反相控制端与VCKB连接，第二三态门G2的正相控制端与VCKB连接，第二三态门G2的反相控制端与VCK连接；与非门AF的第一输入端与VCKB连接。
本发明实施例所述的栅极驱动单元可以为单侧栅极驱动单元，一级栅极驱动单元可以供一行MIP像素单元使用。在实际操作时，可以控制设置于显示面板左侧边的多级栅极驱动单元用于驱动奇数行MIP像素单元，而设置于显示面板右侧边的多级栅极驱动单元用于驱动偶数行MIP像素单元。两侧的起始信号和移位时钟信号的相位相同，用于输出的CLK1输入的时钟信号和CLK2输入的时钟信号在左右两侧相位不同，左右侧共有四个保证左右两侧栅极驱动信号独立输出，不受干扰的控制输出时钟信号输入端。
如图6所示，本发明所述的栅极驱动单元的第一具体实施例在工作时，
在第一显示模式(所述第一显示模式即为正常显示模式，此时图1中的M4导通，数据线Data上的数据电压在GateB1的控制下写入像素电极，也即在信号写入时Data上的数据电压为低电平，则进入正常显示画面的第一显示模式，此时在显示阶段根据Data上的数据电压进行显示)下，在像素信号写入时，
在第一输入阶段S11，STV_N输入高电平，正相移位时钟信号输入端VCK输入低电平，反相移位时钟信号输入端VCKB输入高电平，正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第二三态门G2关闭，所述第一三态门G1输出低电平，所述第一移位反相器FS1输出高电平，所述与非门AF输出高电平，以使得所述移位反相信号输出端STV_F输出高电平；所述第二移位反相器FS2输出低电平，以使得所述移位信号输出端STV_N输出低电平；所述第一使能端EN1输出低电平，所述第一控制输出传输门TGC1关闭，所述第二控制输出传输门TGC2输出低电平，所述第四控制输出反相器FC4输出低电平至所述第一栅极驱动信号输出端GateA1；第二使能端EN2输出低电平，所述电源电压信号输出传输门TGV关闭，所述第一电源电压信号输出晶体管MVO1开启，以控制所述电源电压信号输出反相器FV的输入端接入第一高电压VGH，所述电源电压信号输出反相器FV的输出端输低电压，以使得所述第二电源电压信号输出晶体管MVO2关闭，所述第三电源电压信号输出晶体管MVO3开启，以使得所述电源电压信号输出端VDD_OUT输出第一高电压VGH；
在第一栅极驱动信号输出阶段S12，STV_IN输入低电平，所述正相移位时钟信号输入端VCK输入高电平，所述反相移位时钟信号输入端VCKB输入低电平，所述正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第一移位反相器FS1的输入端的电位维持为低电平，所述第一移位反相器FS1输出高电平，所述第一三态门G1关闭，所述第二三态门G2输出低电平，所述与非门AF输出低电平，以使得所述移位反相信号输出端STV_F输出低电平；所述第二移位反相器FS2输出高电平，以使得所述移位信号输出端STV_N输出高电平；所述第一使能端EN1输出低电平，所述第一控制时钟信号输入端CK1输入高电平，所述第二控制输出传输门TGC2关闭，所述第一控制输出传输门TGC1输出高电平；所述电源电压信号输出传输门TGV输出低电平，所述第一电源电压信号输出晶体管MVO1关闭，所述电源电压信号输出反相器FV输出高电平，所述第三电源电压信号输出晶体管MVO3关闭；所述第二电源电压信号输出晶体管MVO2开启，以控制所述电源电压信号输出端VDD_OUT与输入第二高电压VDD的第二高电压输入端连接，从而使得所述电源电压信号输出端VDD_OUT输出第二高电压VDD；
在第一复位阶段S13，所述STV_IN输入低电平，所述正相移位时钟信号输入端VCK输入高电平，所述反相移位时钟信号输入端VCKB输入低电平，所述正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第一移位反相器FS1的输入端的电位维持为低电平，所述第一移位反相器FS1输出高电平，所述第一三态门G1关闭，所述第二三态门G2输出低电平，所述与非门AF输出低电平，以使得所述移位反相信号输出端STV_F输出低电平；所述第二移位反相器FS2输出高电平，以使得所述移位信号输出端STV_N输出高电平；所述第一使能端EN1输出低电平，所述第一控制时钟信号输入端CK1输入低电平，所述第二控制输出传输门TGC2关闭，所述第一控制输出传输门TGC1输出低电平；所述电源电压信号输出传输门TGV输出低电平，所述第一电源电压信号输出晶体管MVO1关闭，所述电源电压信号输出反相器FV输出高电平，所述第三电源电压信号输出晶体管MVO3关闭；所述第二电源电压信号输出晶体管MVO2开启，以控制所述电源电压信号输出端VDD_OUT与输入第二高电压VDD的第二高电压输入端连接，从而使得所述电源电压信号输出端VDD_OUT输出第二高电压VDD；
在第一输出截止保持阶段S14，STV_IN输入低电平，所述正相移位时钟信号输入端VCK输入低电平，所述反相移位时钟信号输入端VCKB输入高电平，所述正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第二三态门G2关闭，所述第一三态门G1输出高电平，所述第一移位反相器FS1输出低电平，所述与非门AF输出高电平，以使得所述移位反相信号输出端STV_F输出高电平；所述第二移位反相器FS2输出低电平，以使得所述移位信号输出端STV_N输出低电平；所述第一使能端EN1输出低电平，所述第一控制时钟信号输入端CK1输入高电平，所述第一控制输出传输门TGC1关闭，所述第二控制输出传输门TGC2输出低电平；所述电源电压信号输出传输门TGV关闭，所述第一电源电压信号输出晶体管MVO1开启，以控制所述电源电压信号输出反相器FV的输入端接入第一高电压VGH，所述电源电压信号输出反相器FV的输出端输出低电压，以使得所述第二电源电压信号输出晶体管MVO2关闭，所述第三电源电压信号输出晶体管MVO3开启，以使得所述电源电压信号输出端VDD_OUT输出第一高电压VGH。
在实际操作时，VCK和VCKB分别负责上下两级栅极驱动单元的移位，VCK输入的时钟信号的脉冲宽度和VCKB输入的时钟信号的脉冲宽度为CK1输入的时钟信号的脉冲宽度的两倍，
如图6所示，在第一栅极驱动信号输出阶段S12，CK1输入高电平，CK2输入低电平，Gate A输出脉冲信号，将数据电压信号写入锁存环，待其后帧Gate B打开(也即GateB1输出脉冲信号)后，显示Gate A开启(也即GateA1输出脉冲信号)时数据线写入的信号。
设置于图5的最右侧的电源电压信号输出模块是设计亮点，其中VGH和VDD为输入信号，VGH即为电源电压，VDD接近数据线上的数据电压的最大值、VDD低于电源电压VGH。
如图6所示，在第一栅极驱动信号输出阶段S12和第一复位阶段S13，VDD_OUT输出的电压信号的电压值接近数据线上的数据电压的最大值，低于VGH；在其余时间段，VDD_OUT提供给像素的电压均为VGH。此设计优点在于，在信号写入时，图1中的M2’的栅极和源极两端电压不会出现差异过大、导致图1所示的MIP像素单元中M5出现倒灌现象，即本该写入低电平信号，但由于M5打开造成高电平信号写入锁存器内，出现紊乱现象。此处电源电压信号输出模块的添加，可以有效防止像素结构内部的锁存环在信号写入时由于竞争冒险现象而造成写入锁存器信紊乱、像素状态不可控的问题发生。
如图7所示，在第一显示模式(所述第一显示模式即为正常显示模式，此时图1中的M4导通，数据线Data上的数据电压在GateB1的控制下写入像素电极，也即在信号写入时Data上的数据电压为低电平，则进入正常显示画面的第一显示模式，此时在显示阶段根据Data上的数据电压进行显示)下，在像素信号显示时，
在第二输入阶段S21，STV_IN输入第一电平，正相移位时钟信号输入端VCK输入低电平，反相移位时钟信号输入端VCKB输入高电平，正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第二三态门G2关闭，所述第一三态门G1输出低电平，所述第一移位反相器FS输出高电平，所述与非门AF输出高电平，以使得所述移位反相信号输出端STV_F输出高电平；所述第二移位反相器FS2输出低电平，以使得所述移位信号输出端STV_N输出低电平；所述第一使能端EN1输出低电平，所述第一控制输出传输门TGC1关闭，所述第二控制输出传输门TGC2输出低电平，所述第四控制输出反相器FC4输出低电平至所述第二栅极驱动信号输出端GateB1，以使得GateB1输出低电平；所述电源电压信号输出传输门TGV关闭，所述第一电源电压信号输出晶体管MVO1开启，以使得所述电源电压信号输出反相器FV的输入端接入第一高电压VGH，所述电源电压信号输出反相器FV输出低电平，以控制所述第二电源电压信号输出晶体管MVO2关闭，所述第三电源电压信号输出晶体管MVO3开启，从而使得所述电源电压信号输出端VDD_OUT输出第一高电压VGH；
在第二栅极驱动信号输出阶段S22，STV_IN输入低电平，所述正相移位时钟信号输入端VCK输入高电平，所述反相移位时钟信号输入端VCKB输入低电平，所述正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第一移位反相器FS的输入端的电位维持为低电平，所述第一移位反相器FS1输出高电平，所述第一三态门G1关闭，所述第二三态门G2输出低电平，所述与非门AF输出低电平，以使得所述移位反相信号输出端STV_F输出低电平；所述第二移位反相器FS2输出高电平，以使得所述移位信号输出端STV_N输出高电平；所述移位反相信号输出端FS输出低电平，所述移位信号输出端STV_N输出高电平，所述反相使能端EN3B输出低电平，所述第二控制时钟信号输入端CK2输入高电平，所述第四控制输出传输门TGC4关闭，所述第三控制输出传输门TGC3输出高电平，以使得GateB1输出高电平；所述第一电源电压信号输出晶体管MVO1关闭，所述第二使能端EN2输出高电平，所述电源电压信号输出传输门TGV输出高电平，所述第二电源电压信号输出晶体管MVO2关闭，所述电源电压信号输出反相器FV的输出端输出低电平，所述第三电源电压信号输出晶体管MVO3开启，从而使得所述电源电压信号输出端VDD_OUT输出第一高电压VGH；
在第二复位阶段S23，STV_IN输入低电平，所述正相移位时钟信号输入端VCK输入高电平，所述反相移位时钟信号输入端VCKB输入低电平，所述正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第一移位反相器FS的输入端的电位维持为低电平，所述第一移位反相器FS1输出高电平，所述第一三态门G1关闭，所述第二三态门G2输出低电平，所述与非门AF输出低电平，以使得所述移位反相信号输出端STV_F输出低电平；所述反相使能端EN3B输出低电平，所述第二控制时钟信号输入端CK2输入低电平，所述第四控制输出传输门TGC4关闭，所述第三控制输出传输门TGC3输出低电平，以使得GateB1输出低电平；所述第一电源电压信号输出晶体管MVO1关闭，所述第二使能端EN2输出高电平，所述电源电压信号输出传输门TGV输出高电平，所述第二电源电压信号输出晶体管MVO2关闭，所述电源电压信号输出反相器FV的输出端输出低电平，所述第三电源电压信号输出晶体管MVO3开启，从而使得所述电源电压信号输出端VDD_OUT输出第一高电压VGH；
在第二输出截止保持阶段S24，STV_IN输入第二电平，所述正相移位时钟信号输入端VCK输入低电平，所述反相移位时钟信号输入端VCKB输入高电平，所述正相使能端EN3输入高电平，以控制所述移位控制晶体管MS关闭；所述第二三态门G2关闭，所述第一三态门G1输出高电平，所述第一移位反相器FS1输出低电平，所述与非门AF输出高电平，以使得所述移位反相信号输出端STV_F输出高电平；所述第二移位反相器FS2输出低电平，以使得所述移位信号输出端STV_N输出低电平；所述反相使能端EN3B输出低电平，所述第二控制时钟信号输入端CK2输入高电平，所述第三控制输出传输门TGC3关闭，所述第四控制输出传输门TGC4输出低电平，以使得GateB1输出低电平；所述电源电压信号输出传输门TGV关闭，所述第一电源电压信号输出晶体管MVO1开启，以使得所述电源电压信号输出反相器FV的输入端接入第一高电压VH，所述电源电压信号输出反相器FV输出低电平，以控制所述第二电源电压信号输出晶体管MVO2关闭，所述第三电源电压信号输出晶体管MVO3开启，从而使得所述电源电压信号输出端VDD_OUT输出第一高电压VGH。
图7示出了仿真得到的像素显示时栅极驱动单元输出波形。如图7所示，在第二栅极驱动信号输出阶段S22，CK1输入低电平、CK2输入高电平，GateA输出低电平，GateB1输出脉冲信号，像素显示前一时刻Gate A开启时写入锁存器的状态。因此此时刻不涉及信号写入，EN2输出高电平，此时可以实现VDD_OUT输出的电源电压信号的电压值保持为第一高电压VGH，不需要再输出与数据电压相近的电压。
本发明实施例所述的栅极驱动单元可以实现第一栅极驱动信号和第二栅极驱动信号分时输出、彼此不受干扰，且每个栅极驱动信号均有其独立的使能信号。使能信号有以下三种作用：其一，像素正常写入或显示时，使能信号起到复位作用，保证本级栅极驱动单元关闭之后，栅极驱动信号的电位及时恢复至低电平；其二；在快速放电时，使能信号可以将栅极驱动信号的电位拉高，充分放电；其三，MIP像素单元需要持续显示GateA1写入的高电平或低电平时，无需IC(Integrated Circuit，集成电路)提供脉冲信号，只需显示时使能信号维持为直流电压信号，即可保证GateB1打开。
下面说明在第二显示模式(也即低频显示模式)下如图5所示的本发明所述的栅极驱动单元的第一具体实施例的工作过程。
在第二显示模式(也即低频显示模式)下，
STV_IN输入低电平，所述正相移位时钟信号输入端VCK输入低电平，所述反相移位时钟信号输入端VCKB输入低电平，正相使能端EN3输入低电平，以控制所述移位控制晶体管MS开启，从而使得所述第一移位反相器FS1的输入端的电位为第一高电压VGH；所述第二三态门G2关闭，所述第一三态门G1输出高电平，所述第一移位反相器FS1输出低电平，所述与非门AF输出高电平，以使得所述移位反相信号输出端STV_F输出高电平；所述第二移位反相器FS2输出低电平，以使得所述移位信号输出端STV_N输出第二电平；所述第一使能端EN1输出低电平，所述第一控制输出传输门TGV1关闭，所述第二控制输出传输门TGC2输出低电平，以使得所述第一栅极驱动信号输出端GateA1输出低电平；所述反相使能端EN3B输出高电平，所述第三控制输出传输门TGC3关闭，所述第四控制输出传输门TGC4输出高电平，以使得GateB1输出高电平；所述电源电压信号输出传输门TGV关闭，所述第一电源电压信号输出晶体管MVO1开启，以使得所述电源电压信号输出反相器FV的输入端接入第一高电压VGH，所述第二电源电压信号输出晶体管MVO2关闭，所述电源电压信号输出反相器FV输出低电平，以控制所述第三电源电压信号输出晶体管MVO3开启，以使得所述电源电压信号输出端VDD_OUT输出第一高电压VGH。
在第二显示模式下，VCK、VCKB、CK1和CK2均输入低电平，GateA1输出低电平，GateB1输出高电平，VDD_OUT输出VGH。即GateA1前一时刻给像素写入某种状态，其后无需STV、VCK输入的时钟信号、VCKB输入的时钟信号、CK1输入的时钟信号以及CK2输入的时钟信号，只需EN3B输出的反相使能信号的电位保持高电平，GateB1依然可以打开，像素依然可以显示GateA1前一时刻为其写入的状态，直至下一时刻，GateA1再次打开，改变之前写入像素锁存环内的状态。此种显示方式最大的优点就是节省功耗，IC无需输出脉冲信号，只需持续提供第一高电压VGH、第一低电压VGL、第二高电压VDD、第二低电压VSS和反相使能信号等直流信号，通过栅极驱动单元作用，像素端依然可以实现正常显示，在刷新频率极低的情况下，像素显示效果依然可以不受影响。
当像素快速放电时，GateB1打开，移位寄存器模块关闭，本级栅极驱动单元不再给下一级栅极驱动单元快速放电，而是通过使能信号实现快速放电。快速放电时，保证GateB1打开，其输入输出波形与低频率显示时完全相同。
本发明实施例所述的栅极驱动单元的驱动方法，应用于上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：
移位寄存器模块在时钟信号输入端和正相使能端的控制下，根据输入信号端输入的输入信号得到移位反相信号和移位信号；所述移位反相信号与所述移位信号反相；
第一控制输出子模块在第一控制时钟信号输入端和第一使能端的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过第一栅极驱动信号输出端输出所述第一栅极驱动信号；
第二控制输出子模块在第二控制时钟信号输入端和反相使能端的控制下，根据所述移位信号和所述移位反相信号生成第二栅极驱动信号，并通过第二栅极驱动信号输出端输出所述第二栅极驱动信号。
在具体实施时，所述移位信号可以比所述输入信号延迟预定时间。
本发明实施例所述的栅极驱动单元的驱动方法通过采用移位寄存器模块对由输入信号端输入的输入信号进行移位，得到移位信号，并采用包括第一控制输出子模块和第二控制输出子模块的控制输出模块，以根据该移位信号得到第一栅极驱动信号和第二栅极驱动信号，从而可以通过一级栅极驱动单元为MIP像素单元提供两个栅极驱动信号，实现MIP像素单元的写入和显示。本发明实施例所述的栅极驱动单元的驱动方法可以配合集成存储器像素单元使用，通过调整时序可以控制与集成存储器像素单元连接的两行栅线分别连接的两个栅极驱动信号输出端独立输出，使得集成存储器像素单元内信号写入与显示之间无干扰。
优选的，本发明实施例所述的栅极驱动单元的驱动方法还包括：电源电压信号输出模块在第二使能端的控制下根据所述移位信号生成电源电压信号，并通过电源电压信号输出端输出所述电源电压信号。
在优选情况下，本发明实施例所述的栅极驱动单元的驱动方法还通过电源电压信号输出模块为MIP像素单元提供电源电压信号。
根据一种具体实施方式，所述移位寄存器模块包括第一三态门、移位控制晶体管、第一移位反相器、第二三态门、与非门和第二移位反相器；
在第一显示模式下，所述移位寄存器模块在时钟信号输入端和正相使能端的控制下，根据输入信号端输入的输入信号得到移位反相信号和移位信号包括：
在第一输入阶段和第二输入阶段，输入信号的电位为第一电平，正相移位时钟信号输入端输入第二电平，反相移位时钟信号输入端输入第一电平，正相使能端输入第一电平，以控制所述移位控制晶体管关闭；所述第二三态门关闭，所述第一三态门输出第二电平，所述第一移位反相器输出第一电平，所述与非门输出第一电平，以使得所述移位反相信号输出端输出第一电平；所述第二移位反相器输出第二电平，以使得所述移位信号输出端输出第二电平；
在第一栅极驱动信号输出阶段、第一复位阶段、第二栅极驱动信号输出阶段和第二复位阶段，所述输入信号的电位为第二电平，所述正相移位时钟信号输入端输入第一电平，所述反相移位时钟信号输入端输入第二电平，所述正相使能端输入第一电平，以控制所述移位控制晶体管关闭；所述第一移位反相器的输入端的电位维持为第二电平，所述第一移位反相器输出第一电平，所述第一三态门关闭，所述第二三态门输出第二电平，所述与非门输出第二电平，以使得所述移位反相信号输出端输出第二电平；所述第二移位反相器输出第一电平，以使得所述移位信号输出端输出第一电平；
在第一输出截止保持阶段和第二输出截止保持阶段，所述输入信号的电位为第二电平，所述正相移位时钟信号输入端输入第二电平，所述反相移位时钟信号输入端输入第一电平，所述正相使能端输入第一电平，以控制所述移位控制晶体管关闭；所述第二三态门关闭，所述第一三态门输出第一电平，所述第一移位反相器输出第二电平，所述与非门输出第一电平，以使得所述移位反相信号输出端输出第一电平；所述第二移位反相器输出第二电平，以使得所述移位信号输出端输出第二电平；
在第二显示模式下，所述移位寄存器模块在时钟信号输入端和正相使能端的控制下，根据输入信号端输入的输入信号得到移位反相信号和移位信号包括：
所述输入信号的电位为第二电平，所述正相移位时钟信号输入端输入第二电平，所述反相移位时钟信号输入端输入第二电平，正相使能端输入第二电平，以控制所述移位控制晶体管开启，从而使得所述第一移位反相器的输入端的电位为第一电压；所述第二三态门关闭，所述第一三态门输出第一电平，所述第一移位反相器输出第二电平，所述与非门输出第一电平，以使得所述移位反相信号输出端输出第一电平；所述第二移位反相器输出第二电平，以使得所述移位信号输出端输出第二电平。
在实际操作时，所述第一显示模式为正常显示画面模式，在第一栅极驱动输出阶段，第一栅极驱动信号输出端输出第一电平(在具体实施时，所述第一电平可以为高电平，但不以此为限)，在第一栅极驱动信号输出阶段进行像素信号写入；在第一输入阶段、第一复位阶段和第一输出截止保持阶段，第一栅极驱动信号输出端输出第二电平(在具体实施时，所述第二电平可以为低电平，但不以此为限)。
根据一种具体实施方式，所述第一控制输出子模块包括第一控制输出传输门、第二控制输出传输门、第一控制输出反相器和第二控制输出反相器；所述第二控制输出子模块包括第三控制输出传输门、第四控制输出传输门、第三控制输出反相器和第四控制输出反相器；在第一显示模式下，所述第一控制输出子模块在第一控制时钟信号输入端和第一使能端的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过第一栅极驱动信号输出端输出所述第一栅极驱动信号步骤包括：
在所述第一输入阶段，所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平，所述第一使能端输出第二电平，所述第一控制输出传输门关闭，所述第二控制输出传输门输出第二电平，所述第四控制输出反相器输出第二电平至所述第一栅极驱动信号输出端；
在所述第一栅极驱动信号输出阶段，所述移位反相信号输出端输出第二电平，所述移位信号输出端输出第一电平，所述第一使能端输出第二电平，所述第一控制时钟信号输入端输入第一电平，所述第二控制输出传输门关闭，所述第一控制输出传输门输出第一电平；
在所述第一复位阶段，所述移位反相信号输出端输出第二电平，所述移位信号输出端输出第一电平，所述第一使能端输出第二电平，所述第一控制时钟信号输入端输入第二电平，所述第二控制输出传输门关闭，所述第一控制输出传输门输出第二电平；
在所述第一输出截止保持阶段，所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平，所述第一使能端输出第二电平，所述第一控制时钟信号输入端输入第一电平，所述第一控制输出传输门关闭，所述第二控制输出传输门输出第二电平；
在第一显示模式下，所述第二控制输出子模块在第二控制时钟信号输入端和反相使能端的控制下，根据所述移位信号和所述移位反相信号生成第二栅极驱动信号，并通过第二栅极驱动信号输出端输出所述第二栅极驱动信号步骤包括：
在所述第二输入阶段，所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平，所述第一使能端输出第二电平，所述第一控制输出传输门关闭，所述第二控制输出传输门输出第二电平，所述第四控制输出反相器输出第二电平至所述第一栅极驱动信号输出端；
在所述第二栅极驱动信号输出阶段，所述移位反相信号输出端输出第二电平，所述移位信号输出端输出第一电平，所述反相使能端输出第二电平，所述第二控制时钟信号输入端输入第一电平，所述第四控制输出传输门关闭，所述第三控制输出传输门输出第一电平；
在所述第二复位阶段，所述移位反相信号输出端输出第二电平，所述移位信号输出端输出第一电平，所述反相使能端输出第二电平，所述第二控制时钟信号输入端输入第二电平，所述第四控制输出传输门关闭，所述第三控制输出传输门输出第二电平；
在所述第二输出截止保持阶段，所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平，所述反相使能端输出第二电平，所述第二控制时钟信号输入端输入第一电平，所述第三控制输出传输门关闭，所述第四控制输出传输门输出第二电平。
在第二显示模式下，所述第一控制输出子模块在第一控制时钟信号输入端和第一使能端的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过第一栅极驱动信号输出端输出所述第一栅极驱动信号步骤包括：
所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平；所述第一使能端输出第二电平，所述第一控制输出传输门关闭，所述第二控制输出传输门输出第二电平，以使得所述第一栅极驱动信号输出端输出第二电平；所述反相使能端输出第一电平，所述第三控制输出传输门关闭，所述第四控制输出传输门输出第一电平，以使得所述第二栅极驱动信号输出端输出第一电平。
在实际操作时，所述第一显示模式为正常显示画面模式，在第二栅极驱动输出阶段，第二栅极驱动信号输出端输出第一电平(在具体实施时，所述第一电平可以为高电平，但不以此为限)，在第二栅极驱动信号输出阶段进行像素信号显示；在第二输入阶段、第二复位阶段和第二输出截止保持阶段，第二栅极驱动信号输出端输出第二电平(在具体实施时，所述第二电平可以为低电平，但不以此为限)。
在实际操作时，所述第二显示模式为低频显示模式，在第二显示模式下，第一栅极驱动信号输出端输出第二电平(在具体实施时，所述第二电平可以为低电平，但不以此为限)，第二栅极驱动信号输出端输出第一电平(在具体实施时，所述第一电平可以为高电平，但不以此为限)，也即在GateB1打开(也即低频显示模式下的显示时刻)时读取图1中的常黑信号FRP。
根据一种具体实施方式，所述电源电压信号输出模块包括电源电压信号输出传输门、第一电源电压信号输出晶体管、电源电压信号输出反相器、第二电源电压信号输出晶体管和第三电源电压信号输出晶体管；
在第一显示模式下，所述电源电压信号输出模块在第二使能端的控制下根据所述移位信号生成电源电压信号，并通过电源电压信号输出端输出所述电源电压信号步骤包括：
在所述第一输入阶段和所述第一输出截止保持阶段，第二使能端输出第二电平，所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平，所述电源电压信号输出传输门关闭，所述第一电源电压信号输出晶体管开启，以控制所述电源电压信号输出反相器的输入端接入第一电压，所述电源电压信号输出反相器的输出端输出第二电压，以使得所述第二电源电压信号输出晶体管关闭，所述第三电源电压信号输出晶体管开启，以使得所述电源电压信号输出端输出第一电压；
在所述第一栅极驱动信号输出阶段和所述第一复位阶段，第二使能端输出第二电平，所述移位反相信号输出端输出第二电平，所述移位信号输出端输出第一电平，所述电源电压信号输出传输门输出第二电平，所述第一电源电压信号输出晶体管关闭，所述电源电压信号输出反相器输出第一电平，所述第三电源电压信号输出晶体管关闭；所述第二电源电压信号输出晶体管开启，以控制所述电源电压信号输出端与第二电压输入端连接，从而使得所述电源电压信号输出端输出第二电压；
在所述第二输入阶段和所述第二输出截止保持阶段，所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平，所述电源电压信号输出传输门关闭，所述第一电源电压信号输出晶体管开启，以使得所述电源电压信号输出反相器的输入端接入第一电压，所述电源电压信号输出反相器输出第二电平，以控制所述第二电源电压信号输出晶体管关闭，所述第三电源电压信号输出晶体管开启，从而使得所述电源电压信号输出端输出第一电压；
在所述第二栅极驱动信号输出阶段和所述第二复位阶段，所述移位反相信号输出端输出第二电平，所述移位信号输出端输出第一电平，所述第一电源电压信号输出晶体管关闭，所述第二使能端输出第一电平，所述电源电压信号输出传输门输出第一电平，所述第二电源电压信号输出晶体管关闭，所述电源电压信号输出反相器的输出端输出第二电平，所述第三电源电压信号输出晶体管开启，从而使得所述电源电压信号输出端输出第一电压；
在所述第二显示模式下，所述电源电压信号输出模块在第二使能端的控制下根据所述移位信号生成电源电压信号，并通过电源电压信号输出端输出所述电源电压信号步骤包括：
所述移位反相信号输出端输出第一电平，所述移位信号输出端输出第二电平，所述电源电压信号输出传输门关闭，所述第一电源电压信号输出晶体管开启，以使得所述电源电压信号输出反相器的输入端接入第一电压，所述第二电源电压信号输出晶体管关闭，所述电源电压信号输出反相器输出第二电平，以控制所述第三电源电压信号输出晶体管开启，以使得所述电源电压信号输出端输出第一电压。
在实际操作时，所述第一电压可以为第一高电压VGH，所述第二电压可以为第二高电压VDD(VDD接近数据线上的数据电压的最大值)，但不以此为限。
在具体实施时，在第一显示模式下，在进行像素信号写入时，在第一栅极驱动信号输出阶段和第一复位阶段，电源电压信号输出端输出的电压信号的电压值接近数据线上的数据电压的最大值，VDD低于VGH；在其余时间段，电源电压信号输出端提供给MIP像素单元的电压均为VGH。通过如上电压涉及，在像素信号写入时，使得图1中的M2’的栅极和源极两端电压不会出现差异过大、导致图1所示的MIP像素单元中M5出现倒灌现象，即本该写入低电平信号，但由于M5打开造成高电平信号写入锁存器内，出现紊乱现象。此处电源电压信号输出模块的添加，可以有效防止像素结构内部的锁存环在信号写入时由于竞争冒险现象而造成写入锁存器的信号紊乱、像素状态不可控的问题发生。
如图8所示，本发明所述的栅极驱动单元的第二具体实施例在如图5所示的本发明所述的栅极驱动单元的第一具体实施例的基础上增加了第二控制输出模块和第二电源电压信号输出模块；
如图8所示，所述第二控制输出模块包括所述第一控制输出子模块和第二控制输出子模块；
所述第一控制输出子模块包括：
第五控制输出传输门TGC5，正相控制端与所述移位信号输出端STV_N连接，反相控制端与所述移位反相信号输出端STV_F连接，输入端与所述第三控制时钟信号输入端CK3连接；
第六控制输出传输门TGC6，正相控制端与移位反相信号输出端STV_F连接，反相控制端与所述移位信号输出端STV_N连接，输入端与所述第一使能端EN1连接；
第五控制输出反相器FC5，输入端与所述第五控制输出传输门TGC5的输出端和所述第六控制输出传输门TGC6的输出端连接；以及，
第六控制输出反相器FC6，输入端与所述第五控制输出反相器FC5的输出端连接，输出端与所述第三栅极驱动信号输出端GateA3连接；
所述第二控制输出子模块包括：
第七控制输出传输门TGC7，正相控制端与所述移位信号输出端STV_N连接，反相控制端与所述移位反相信号输出端STV_F连接，输入端与所述第四控制时钟信号输入端CK4连接；
第八控制输出传输门TGC8，正相控制端与所述移位反相信号输出端STV_F连接，反相控制端与所述移位信号输出端STV_N连接，输入端与所述反相使能端EN3B连接；
第七控制输出反相器FC7，输入端与所述第七控制输出传输门TGC7的输出端和所述第八控制输出传输门TGC8的输出端连接；以及、
第八控制输出反相器FC8，输入端与所述第七控制输出反相器FC7的输出端连接，输出端与所述第四栅极驱动信号输出端GateB3连接；
所述第二电源电压信号输出模块包括：
第二电源电压信号输出传输门TGV2，正相控制端与所述移位信号输出端STV_N连接，反相控制端与所述移位反相信号输出端STV_F连接，输入端与所述第二使能端EN2连接；
第四电源电压信号输出晶体管MVO4，栅极与所述移位信号输出端STV_N连接，源极与输入第一高电压VGH的第一高电压输入端连接，漏极与所述第二电源电压信号输出传输门TGV2的输出端连接；
第二电源电压信号输出反相器FV2，输入端与所述第二电源电压信号输出传输门TGV2的输出端连接；
第五电源电压信号输出晶体管MVO5，栅极与所述第二电源电压信号输出传输门TGV2的输出端连接，源极与输入第二高电压VDD的第二高电压输入端连接，漏极与第二电源电压信号输出端VDD_OUT2连接；以及，
第六电源电压信号输出晶体管MVO6，栅极与所述第二电源电压信号输出反相器FV2的输出端连接，漏极与所述第二电源电压信号输出端VDD_OUT2连接，源极与所述输入第一高电压VGH的第一高电压输入端连接。
本发明如图8所示的栅极驱动单元的第二具体实施例可以用于驱动两行MIP像素单元，在实际操作时，当采用更多的控制输出模块和电源电压信号输出模块时，也可以做到一级栅极驱动单元对应四行MIP像素单元，甚至更多行MIP像素单元。当一级栅极驱动单元对应四行MIP像素单元时，奇偶级栅极驱动单元的结构依然存在差别，差别如下：
用于驱动奇数行MIP像素单元的栅极驱动单元的结构如图8所示；
而用于驱动偶数行MIP像素单元的栅极驱动单元的结构与图8所示的栅极驱动单元的结构的区别在于：第一三态门G1的正相控制端与VCK连接，第一三态门G1的反相控制端与VCKB连接，第二三态门G2的正相控制端与VCKB连接，第二三态门G2的反相控制端与VCK连接；与非门AF的第一输入端与VCKB连接。
如图9所示，本发明如图8所示的栅极驱动单元的第二具体实施例在工作时，在第一显示模式下，在进行多行驱动像素写入时，
在输入阶段S0，STV_IN输入高电平；
在第一输出阶段S1，STV_IN输入低电平，GateA1输出高电平，GateB1、GateA3和GateB3都输出低电平；
在第一复位阶段S2，STV_IN输入低电平，GateA1、GateB1、GateA3和GateB3都输出低电平；
在第二输出阶段S3，STV_IN输入低电平，GateA3输出高电平，GateA1、GateB1和GateB3都输出低电平；
在第二复位阶段S4，STV_IN输入低电平，GateA1、GateB1、GateA3和GateB3都输出低电平；
在所述第一输出阶段S1、所述第一复位阶段S2、第二输出阶段S3和所述第二复位阶段S4，STV_N输出高电平；
在所述第一输出阶段S1、所述第一复位阶段S2、第二输出阶段S3和所述第二复位阶段S4，VDD_OUT和VDD_OUT2都输出VDD；在其他阶段,VDD_OUT和VDD_OUT2都输出VGH。
图9为本发明所述的栅极驱动单元的第二具体实施例用于驱动四行MIP像素单元时，在像素写入状态下，即Gate A开启，GateB1关闭时刻的仿真形。如图9所示，每级栅极驱动单元输出给下一级的输移位信号输出端STV_N的脉冲宽度与VCK输入的正相移位时钟信号的脉冲宽度相同，但CK1输入的第一控制时钟信号的脉冲宽度和CK2输入的第二控制时钟信号的脉冲宽度变为VCK输入的正相移位时钟信号的脉冲宽度的1/4，区别于每级栅极驱动单元用于驱动两行MIP像素单元时，CK1输入的第一控制时钟信号的脉冲宽度和CK2输入的第二控制时钟信号的脉冲宽度变为VCK输入的正相移位时钟信号的脉冲宽度的1/2。
在每级栅极驱动单元驱动四行MIP像素单元时，本发明实施例所述的栅极驱动单元依然保持着与每级栅极驱动单元驱动两行MIP像素单元时的全部功能，也可以实现高频率画面显示、低频率画面显示以及快速放电等一系列功能。栅极驱动单元从每级驱动两行，增加至每级驱动四行，面对同样的分辨率，将所需栅极驱动单元的数量减半，这样更有利于窄边框的实现。
本发明实施例所述的栅极驱动电路包括多个级联的设置于显示面板的第一侧边的第一栅极驱动模组以及设置于所述显示面板的第二侧边的第二栅极驱动模组；
所述第一栅极驱动模组包括多个级联的上述的栅极驱动单元；
所述第二栅极驱动模组包括多个级联的上述的栅极驱动单元；
所述第一栅极驱动模组包括的栅极驱动单元与位于奇数行的集成存储器像素单元连接，所述第二栅极驱动模组包括的栅极驱动单元与位于偶数行的集成存储器像素单元连接。
在实际操作时，所述第一侧边可以为左侧边，所述第二侧边可以为右侧边；或者，所述第一侧边可以为右侧边，所述第二侧边可以为左侧边；
第一栅极驱动模组中的移位寄存器模块包括的正相移位时钟信号输入端与正相时钟信号线连接，第一栅极驱动模组中的移位寄存器模块包括的反相移位时钟信号输入端与反相时钟信号线连接；第二栅极驱动模组中的移位寄存器模块包括的正相移位时钟信号输入端与所述反相时钟信号线连接，第二栅极驱动模组中的移位寄存器模块包括的反相移位时钟信号输入端与所述正相时钟信号线连接；
所述栅极驱动单元中的输入信号端包括第一输入信号端和第二输入信号端；所述栅极驱动单元中的移位寄存器模块包括正向扫描传输门和反向扫描传输门；
在所述第一栅极驱动模组中，除了第一级栅极驱动单元之外，一级所述栅极驱动单元的第一输入信号端与相邻上一级所述栅极驱动单元的移位信号输出端连接；除了最后一级栅极驱动单元之外，一级所述栅极驱动单元的第二输入信号端与相邻下一级所述栅极驱动单元的移位信号输出端连接；
在所述第二栅极驱动模组中，除了第一级栅极驱动单元之外，一级所述栅极驱动单元的第一输入信号端与相邻上一级所述栅极驱动单元的移位信号输出端连接；除了最后一级栅极驱动单元之外，一级所述栅极驱动单元的第二输入信号端与相邻下一级所述栅极驱动单元的移位信号输出端连接。
具体的，所述栅极驱动单元可以包括M个电源电压信号输出端；M为正整数；
M等于1；所述第一栅极驱动模组包括的第n级栅极驱动单元包括的电源电压信号输出端用于为位于第2n行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第n级栅极驱动单元包括的电源电压信号输出端用于为位于第2n-1行的集成存储器像素单元提供电源电压信号；
M等于2，所述第一栅极驱动模组包括的第n级栅极驱动单元包括的第一电源电压信号输出端用于为位于4n-2行的集成存储器像素单元提供电源电压信号；所述第一栅极驱动模组包括的第n级栅极驱动单元包括的第二电源电压信号输出端用于为位于4n行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第一级栅极驱动单元包括的电源电压信号输出端用于为位于4n-3行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第二级栅极驱动单元包括的电源电压信号输出端用于为位于4n-1行的集成存储器像素单元提供电源电压信号；
n为正整数。
当所述栅极驱动单元包括M个电源电压信号输出端时，该栅驱动单元包括M个控制输出模块、M个电源电压信号输出模块、M个第一控制时钟信号输入端、M个第二控制时钟信号输入端、M个第一栅极驱动信号输出端和M个第二栅极驱动信号输出端。
下面通过两个具体实施例来说明本发明所述的栅极驱动电路。
如图10所示，在本发明所述的栅极驱动电路的第一具体实施例中，栅极驱动单元单边驱动，同一级栅极驱动单元输出的第一栅极驱动信号和第二栅极驱动信号用于驱动同一行MIP像素单元，该级栅极驱动单元的电源电压信号输出端输出至对侧栅极驱动单元驱动的MIP像素单元；
在实际操作时，可以将用于驱动奇数行MIP像素单元的栅极驱动单元设置于显示面板的左侧边，将驱动偶数行MIP像素单元的栅极驱动单元设置于显示面板的右侧边；即位于同一行的左侧栅极驱动单元和右侧栅极驱动单元控制两行MIP像素单元，分别为这两行MIP像素单元提供栅极驱动信号和锁存器所需的电源电压信号。
在图10中，GOA1L标示位于显示面板的左侧边的第一行的栅极驱动单元，用于驱动第一行MIP像素单元Pixel1；GOA1R标示位于显示面板的右侧边的第一行的栅极驱动单元，用于驱动第二行MIP像素单元Pixel2；
GOA1L包括的VDD_OUT输出的电源电压信号提供给第二行MIP像素单元Pixel2；GOA1R包括的VDD_OUT输出的电源电压信号提供给第一行MIP像素单元PPixel1；
GOA2L标示位于显示面板的左侧边的第二行的栅极驱动单元，用于驱动第三行MIP像素单元Pixel3；GOA2R标示位于显示面板的右侧边的第二行的栅极驱动单元，用于驱动第四行MIP像素单元Pixel4；
GOA2L包括的VDD_OUT输出的电源电压信号提供给第四行MIP像素单元Pixel4；GOA2R包括的VDD_OUT输出的电源电压信号提供给位于第三行MIP像素单元Pixel3；
GOAN-1L标示位于显示面板的左侧边的第N-1行的栅极驱动单元，用于驱动第2N-3行MIP像素单元Pixel2N-3；GOAN-1R标示位于显示面板的右侧边的第N-1行的栅极驱动单元，用于驱动第2N-2行MIP像素单元Pixel2N-2；
GOAN-1L包括的VDD_OUT输出的电源电压信号提供给第2N-2行MIP像素单元Pixel2N-2；GOAN-1R包括的VDD_OUT输出的电源电压信号提供给第2N-3行MIP像素单元Pixel2N-3；
GOANL标示位于显示面板的左侧边的第N行的栅极驱动单元，用于驱动第2N-1行MIP像素单元Pixel2N-1；GOANR标示位于显示面板的右侧边的第N行的栅极驱动单元，用于驱动第2N行MIP像素单元Pixel2N；
GOANL包括的VDD_OUT输出的电源电压信号提供给第2N行MIP像素单元Pixel2N；GOANR包括的VDD_OUT输出的电源电压信号提供给第2N-1行MIP像素单元的电源电压信号输入端Pixel2N-1。
在图10中，GateA1为GOA1L包括的第一栅极驱动信号输出端，GateB1为GOA1L包括的第二栅极驱动信号输出端；GateA2为GOA1R包括的第一栅极驱动信号输出端，GateB2为GOA1R包括的第二栅极驱动信号输出端；GateA3为GOA2L包括的第一栅极驱动信号输出端，GateB3为GOA2L包括的第二栅极驱动信号输出端；GateA4为GOA2R包括的第一栅极驱动信号输出端，GateB4为GOA2R包括的第二栅极驱动信号输出端；
GateA2N-3为GOAN-1L包括的第一栅极驱动信号输出端，GateB2N-3为GOAN-1L包括的第二栅极驱动信号输出端；GateA2N-2为GOAN-1R包括的第一栅极驱动信号输出端，GateB2N-2为GOAN-1R包括的第二栅极驱动信号输出端；
GateA2N-1为GOANL包括的第一栅极驱动信号输出端，GateB2N-1为GOANL包括的第二栅极驱动信号输出端；GateA2N为GOANR包括的第一栅极驱动信号输出端，GateB2N为GOANR包括的第二栅极驱动信号输出端；
N为大于3的整数。
在图10中，标号为CK1的为第一控制时钟信号输入端(与位于左侧的栅极驱动单元连接)，标号为CK2的为第二控制时钟信号输入端(与位于左侧的栅极驱动单元连接)，标号为CK3的为第三控制时钟信号输入端(与位于右侧的栅极驱动单元连接)，标号为CK4的为第四控制时钟信号输入端(与位于右侧的栅极驱动单元连接)，标号为STV的为起始信号，标号为VCK的为正相移位时钟信号输入端，标号为VCKB的为反相移位时钟信号输入端，由控制信号提供单元110提供如上时钟信号和起始信号STV，起始信号STV提供至GOA1L的输入信号端和GOA1R的输入信号端。
如图11所示，在本发明所述的栅极驱动电路的第二具体实施例中，栅极驱动单元单边驱动，同一级栅极驱动单元输出的第一栅极驱动信号、第二栅极驱动信号用于驱动一行MIP像素单元，同一级栅极驱动单元输出的第三栅极驱动信号、第四栅极驱动信号用于驱动另一行MIP像素单元；该级栅极驱动单元的两个电源电压信号输出端输出至对侧栅极驱动单元驱动的两行MIP像素单元；
在实际操作时，可以将用于驱动奇数行MIP像素单元的栅极驱动单元设置于显示面板的左侧边，将驱动偶数行MIP像素单元的栅极驱动单元设置于显示面板的右侧边；即位于同一行的左侧栅极驱动单元和右侧栅极驱动单元控制四行MIP像素单元，分别为这四行MIP像素单元提供栅极驱动信号和锁存器所需的电源电压信号。
在图11中，GOA1L标示位于显示面板的左侧边的第一行的栅极驱动单元，用于驱动第一行MIP像素单元Pixel1和第三行MIP像素单元Pixel3；GOA1R标示位于显示面板的右侧边的第一行的栅极驱动单元，用于驱动第二行MIP像素单元Pixel2和第四行MIP像素单元Pixel4；
GOA1L包括的VDD_OUT1输出的第一电源电压信号提供给第二行MIP像素单元Pixel2；GOA1L包括的VDD_OUT2输出的第二电源电压信号提供给第四行MIP像素单元Pixel4；
GOA1R包括的VDD_OUT1输出的第一电源电压信号提供给第一行MIP像素单元Pixel1；GOA1R包括的VDD_OUT2输出的第二电源电压信号提供给第三行MIP像素单元Pixel3；
GOA2L标示位于显示面板的左侧边的第二行的栅极驱动单元，用于驱动第五行MIP像素单元Pixel5和第七行MIP像素单元Pixel7；GOA2R标示位于显示面板的右侧边的第二行的栅极驱动单元，用于驱动第六行MIP像素单元Pixel6和第八行MIP像素单元Pixel8；
GOA2L包括的VDD_OUT1输出的第一电源电压信号提供给第六行MIP像素单元Pixel6；GOA2L包括的VDD_OUT2输出的第二电源电压信号提供给第八行MIP像素单元Pixel8；
GOA2R包括的VDD_OUT1输出的第一电源电压信号提供给第五行MIP像素单元Pixel5；GOA2R包括的VDD_OUT2输出的第二电源电压信号提供给第七行MIP像素单元Pixel7；
GOANL标示位于显示面板的左侧边的第N行的栅极驱动单元，用于驱动第4N-3行MIP像素单元Pixel4N-3和第4N-1行MIP像素单元Pixel4N-1；GOA2R标示位于显示面板的右侧边的第N行的栅极驱动单元，用于驱动第4N-2行MIP像素单元Pixel4N-2和第4N行MIP像素单元Pixel4N；
GOANL包括的VDD_OUT1输出的第一电源电压信号提供给第4N-2行MIP像素单元Pixel4N-2；GOA2L包括的VDD_OUT2输出的第二电源电压信号提供给第4N行MIP像素单元Pixel4N；
GOANR包括的VDD_OUT1输出的第一电源电压信号提供给第4N-3行MIP像素单元Pixel4N-3；GOANR包括的VDD_OUT2输出的第二电源电压信号提供给第4N-1行MIP像素单元Pixel4N-1。
在图11所示的栅极驱动电路的第二具体实施例中，位于左侧的一行的栅极驱动单元和位于右侧的该行的栅极驱动单元依次为四行MIP像素单元提供第一栅极驱动信号、第二栅极驱动信号和电源电压信号。
在图11中，标号为CK1的为第一控制时钟信号输入端(与位于左侧的栅极驱动单元连接)，标号为CK2的为第二控制时钟信号输入端(与位于左侧的栅极驱动单元连接)，标号为CK3的为第三控制时钟信号输入端(与位于左侧的栅极驱动单元连接)，标号为CK4的为第四控制时钟信号输入端(与位于左侧的栅极驱动单元连接)，标号为CK5的为第五控制时钟信号输入端(与位于右侧的栅极驱动单元连接)，标号为CK6的为第六控制时钟信号输入端(与位于右侧的栅极驱动单元连接)，标号为CK7的为第七控制时钟信号输入端(与位于右侧的栅极驱动单元连接)，标号为CK8的为第八控制时钟信号输入端(与位于右侧的栅极驱动单元连接)，标号为STV的为起始信号，标号为VCK的为正相移位时钟信号输入端，标号为VCKB的为反相移位时钟信号输入端，由控制信号提供单元110提供如上时钟信号和起始信号STV，起始信号STV提供至GOA1L的输入信号端和GOA1R的输入信号端。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种栅极驱动单元，用于驱动集成存储器像素单元，其特征在于，所述栅极驱动单元包括输入信号端、移位信号输出端、移位反相信号输出端、正相移位时钟信号输入端、反相移位时钟信号输入端、第一控制时钟信号输入端、第二控制时钟信号输入端、第一栅极驱动信号输出端、第二栅极驱动信号输出端、移位寄存器模块和控制输出模块；所述控制输出模块包括第一控制输出子模块和第二控制输出子模块；
所述移位寄存器模块用于在所述正相移位时钟信号输入端、所述反相移位时钟信号输入端和正相使能端的控制下，根据所述输入信号端输入的输入信号得到移位反相信号和移位信号；
所述第一控制输出子模块用于在所述第一控制时钟信号输入端和第一使能端的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过所述第一栅极驱动信号输出端输出所述第一栅极驱动信号；以及，
所述第二控制输出子模块用于在所述第二控制时钟信号输入端和反相使能端的控制下，根据所述移位信号和所述移位反相信号生成第二栅极驱动信号，并通过所述第二栅极驱动信号输出端输出所述第二栅极驱动信号。
2.如权利要求1所述的栅极驱动单元，其特征在于，所述栅极驱动单元还包括电源电压信号输出端和电源电压信号输出模块；
所述电源电压信号输出模块与所述电源电压信号输出端、所述移位信号输出端和第二使能端连接，用于在所述第二使能端的控制下根据所述移位信号生成电源电压信号，并通过所述电源电压信号输出端输出所述电源电压信号。
3.如权利要求2所述的栅极驱动单元，其特征在于，所述栅极驱动单元包括M个控制输出模块、M个电源电压信号输出模块、M个第一控制时钟信号输入端、M个第二控制时钟信号输入端、M个第一栅极驱动信号输出端、M个第二栅极驱动信号输出端和M个电源电压信号输出端；M为正整数；
一所述控制输出模块包括的第一控制输出子模块与一所述第一控制时钟信号输入端和一所述第一栅极驱动信号输出端对应连接；
一所述控制输出模块包括的第二控制输出子模块与一所述第二控制时钟信号输入端和一所述第二栅极驱动信号输出端对应连接；
一所述电源电压信号输出模块与一所述电源电压信号输出端对应连接。
4.如权利要求1至3中任一权利要求所述的栅极驱动单元，其特征在于，
所述移位寄存器模块包括：
第一三态门，正相控制端与所述反相移位时钟信号输入端连接，反相控制端与所述正相移位时钟信号输入端连接，输入端与所述输入信号端连接；
移位控制晶体管，栅极与所述正相使能端连接，第一极与所述第一三态门的输出端连接，第二极与第一电压输入端连接；
第一移位反相器，输入端与所述第一三态门的输出端连接；
第二三态门，正相控制端与所述正相移位时钟信号输入端连接，反相控制端与所述反相移位时钟信号输入端连接，输入端与所述第一移位反相器的输出端连接，输出端与所述第一三态门的输出端连接；
与非门，第一输入端与所述正相移位时钟信号输入端连接，第二输入端与所述第一移位反相器的输出端连接；以及，
第二移位反相器，输入端与移位反相端和所述与非门的输出端连接，输出端与移位输出端连接；
所述第一控制输出子模块包括：
第一控制输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第一控制时钟信号输入端连接；
第二控制输出传输门，正相控制端与移位反相信号输出端连接，反相控制端与所述移位信号输出端连接，输入端与所述第一使能端连接；
第一控制输出反相器，输入端与所述第一控制输出传输门的输出端和所述第二控制输出传输门的输出端连接；以及，
第二控制输出反相器，输入端与所述第一控制输出反相器的输出端连接，输出端与所述第一栅极驱动信号输出端连接；
所述第二控制输出子模块包括：
第三控制输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第二控制时钟信号输入端连接；
第四控制输出传输门，正相控制端与所述移位反相信号输出端连接，反相控制端与所述移位信号输出端连接，输入端与所述反相使能端连接；
第三控制输出反相器，输入端与所述第三控制输出传输门的输出端和所述第四控制输出传输门的输出端连接；以及、
第四控制输出反相器，输入端与所述第三控制输出反相器的输出端连接，输出端与所述第二栅极驱动信号输出端连接。
5.如权利要求2或3所述的栅极驱动单元，其特征在于，所述电源电压信号输出模块包括：
电源电压信号输出传输门，正相控制端与所述移位信号输出端连接，反相控制端与所述移位反相信号输出端连接，输入端与所述第二使能端连接；
第一电源电压信号输出晶体管，栅极与所述移位信号输出端连接，第一极与所述电源电压信号输出传输门的输出端连接，第二极与第一电压输入端连接；
电源电压信号输出反相器，输入端与所述电源电压信号输出传输门的输出端连接；
第二电源电压信号输出晶体管，栅极与所述电源电压信号输出传输门的输出端连接，第一极与第二电压输入端连接，第二极与所述电源电压信号输出端连接；以及，
第三电源电压信号输出晶体管，栅极与所述电源电压信号输出反相器的输出端连接，第一极与所述第一电压输入端连接，第二极与所述电源电压信号输出端连接。
6.一种栅极驱动单元的驱动方法，应用于如权利要求1至5中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动单元的驱动方法包括：
移位寄存器模块在时钟信号输入端和正相使能端的控制下，根据输入信号端输入的输入信号得到移位反相信号和移位信号；所述移位反相信号与所述移位信号反相；
第一控制输出子模块在第一控制时钟信号输入端和第一使能端的控制下，根据所述移位信号和所述移位反相信号生成第一栅极驱动信号，并通过第一栅极驱动信号输出端输出所述第一栅极驱动信号；
第二控制输出子模块在第二控制时钟信号输入端和反相使能端的控制下，根据所述移位信号和所述移位反相信号生成第二栅极驱动信号，并通过第二栅极驱动信号输出端输出所述第二栅极驱动信号。
7.如权利要求6所述的栅极驱动单元的驱动方法，其特征在于，还包括：电源电压信号输出模块在第二使能端的控制下根据所述移位信号生成电源电压信号，并通过电源电压信号输出端输出所述电源电压信号。
8.一种栅极驱动电路，其特征在于，包括多个级联的设置于显示面板的第一侧边的第一栅极驱动模组以及设置于所述显示面板的第二侧边的第二栅极驱动模组；
所述第一栅极驱动模组包括多个级联的如权利要求1至5中任一权利要求所述的栅极驱动单元；
所述第二栅极驱动模组包括多个级联的如权利要求1至5中任一权利要求所述的栅极驱动单元；
所述第一栅极驱动模组包括的栅极驱动单元与位于奇数行的集成存储器像素单元连接，所述第二栅极驱动模组包括的栅极驱动单元与位于偶数行的集成存储器像素单元连接。
9.如权利要求8所述的栅极驱动电路，其特征在于，所述第一侧边为左侧边，所述第二侧边为右侧边；或者，所述第一侧边为右侧边，所述第二侧边为左侧边；
第一栅极驱动模组中的移位寄存器模块包括的正相移位时钟信号输入端与正相时钟信号线连接，第一栅极驱动模组中的移位寄存器模块包括的反相移位时钟信号输入端与反相时钟信号线连接；第二栅极驱动模组中的移位寄存器模块包括的正相移位时钟信号输入端与所述反相时钟信号线连接，第二栅极驱动模组中的移位寄存器模块包括的反相移位时钟信号输入端与所述正相时钟信号线连接；
所述栅极驱动单元还包括正相移位信号端和反相移位信号端；所述栅极驱动单元还包括输入模块；所述输入模块与正向扫描控制端、反向扫描控制端、所述正相移位信号端、所述反相移位信号端和所述输入信号端连接，用于在所述正向扫描控制端和所述反向扫描控制端的控制下，控制所述正相移位信号端或所述反相移位信号端与所述输入信号端连接；
在所述第一栅极驱动模组和所述第二栅极驱动模组中，除了第一级栅极驱动单元之外，一级所述栅极驱动单元的正相移位信号端与相邻上一级所述栅极驱动单元的移位信号输出端连接；除了最后一级栅极驱动单元之外，一级所述栅极驱动单元的反相移位信号端与相邻下一级所述栅极驱动单元的移位信号输出端连接。
10.如权利要求8或9所述的栅极驱动电路，其特征在于，所述栅极驱动单元包括M个电源电压信号输出端；M为正整数；
M等于1；所述第一栅极驱动模组包括的第n级栅极驱动单元包括的电源电压信号输出端用于为位于第2n行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第n级栅极驱动单元包括的电源电压信号输出端用于为位于第2n-1行的集成存储器像素单元提供电源电压信号；
M等于2，所述第一栅极驱动模组包括的第n级栅极驱动单元包括的第一电源电压信号输出端用于为位于4n-2行的集成存储器像素单元提供电源电压信号；所述第一栅极驱动模组包括的第n级栅极驱动单元包括的第二电源电压信号输出端用于为位于4n行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第一级栅极驱动单元包括的电源电压信号输出端用于为位于4n-3行的集成存储器像素单元提供电源电压信号；所述第二栅极驱动模组包括的第二级栅极驱动单元包括的电源电压信号输出端用于为位于4n-1行的集成存储器像素单元提供电源电压信号；
n为正整数。
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