CN107765064A - 运算装置 - Google Patents

Abstract

提供一种运算装置，其即使在信号的频率较低的情况下，也能够准确地求出有效值或者平均值。运算装置具备运算单元，该运算单元进行对基于不定周期地变动的信号的输入值进行累计并实施平均化的运算，具备在每个规定期间内对所述信号的周期分割点进行检测的检测单元，对于检测出多个周期分割点的规定期间，运算单元利用至少由多个周期分割点规定的所有周期的输入值而进行运算，对于检测出1个周期分割点的规定期间，该运算单元利用由1个周期分割点、和1个周期分割点的1个之前的周期分割点规定的周期的输入值而进行运算。

Description

运算装置

技术领域

本发明涉及一种运算装置，更具体而言，涉及进行如下运算的运算装置，即，对基于不定周期地变动的信号的输入值进行累计并实施平均化。

背景技术

当前，作为上述运算装置，提出有如下运算装置，即，每当检测出交流电压或者交流电流的零交叉时，求出交流电压或者交流电流的有效值(专利文献1)。具体而言，对从零交叉至零交叉的交流电压或者交流电流进行累计而求出有效值。

然而，在上述的当前的运算装置中，存在如下问题，即，在交流电流或者交流电压的频率较高的情况下，需要频繁地对有效值进行运算，从而导致运算跟不上。

因此，考虑针对每个预先规定的更新速率(update rate)(规定期间)而求出交流电压或者交流电流的有效值。然而，在该情况下，存在如下问题，即，在交流电压或者交流电流的周期比更新速率长的情况下，无法对大于或等于1个周期的交流电压或者交流电流进行累计，无法准确地求出有效值。

专利文献1：日本特开2007-232571号公报

发明内容

本发明就是鉴于上述情形而提出的，其目的在于，在进行对基于不定周期地变动的信号的输入值进行累计并实施平均化的运算的运算装置中，即使在信号的频率低的情况下，也能提高运算精度。

为了解决上述问题，本发明的运算装置是具备如下运算单元的运算装置，即，该运算单元进行对基于不定周期地变动的信号的输入值进行累计并实施平均化的运算，所述运算装置的特征在于，具备在每个规定期间内对所述信号的周期分割点进行检测的检测单元，对于检测出多个周期分割点的规定期间，所述运算单元利用至少由所述多个周期分割点规定的所有周期的输入值而进行所述运算，对于检测出1个周期分割点的规定期间，所述运算单元利用由所述1个周期分割点、和所述1个周期分割点的1个之前的周期分割点规定的周期的输入值而进行所述运算。

这里，对于检测出多个周期分割点的规定期间，在由所述多个周期分割点规定的所有周期的输入值的基础上，所述运算单元能够利用由最初的周期分割点、和所述最初的周期分割点的1个之前的周期分割点规定的周期的输入值而进行所述运算。

另外，可以形成为，还具有超时判定单元，该超时判定单元在未检测出周期分割点的规定期间持续出现的次数大于或等于规定次数时判定为超时，如果判定为所述超时，则所述运算单元利用从最近的周期分割点起直至判定为所述超时的规定期间结束为止的输入值而进行所述运算。

此时，可以形成为，具有：加法运算器，其对所述输入值进行加法运算；第1加法运算器重置单元，其在检测出所述周期分割点时、以及判定为所述超时的定时对所述加法运算器的加法运算值进行重置；计数器，其对检测出所述周期分割点的次数进行计数；第1计数器重置单元，其在判定为所述超时时将所述计数器重置为0，在所述规定期间结束时，在所述计数器的计数值大于或等于2时将所述计数器重置为1；保存单元，其在检测出所述周期分割点时，在所述计数器的计数值为1时将所述加法运算器的加法运算值保存于存储器；以及第1标志单元，其在判定为所述超时的定时将标志关闭，在所述规定期间结束时，在所述计数器的计数值大于或等于2时将所述标志开启，所述运算单元具有第1运算部，在判定为所述超时的定时且所述计数器的计数值为0时、在判定为所述超时的定时且所述计数器的计数值为1且标志开启时、在所述规定期间结束的定时且所述计数器的计数值大于或等于2时，所述第1运算部基于所述加法运算器的加法运算值而进行所述运算，在判定为所述超时的定时且所述计数值为1且所述标志关闭时，所述第1运算部基于对所述加法运算器的加法运算值加上所述存储器的值所得到的值而进行所述运算。

并且，可以形成为，具有：设定单元，其对自动更新或者固定更新的任一者进行设定；第2加法运算器重置单元，其在检测出所述周期分割点时、以及所述规定期间开始的定时对所述加法运算器的加法运算值进行重置；加法运算器重置控制单元，在设定为所述自动更新的情况下，所述加法运算器重置控制单元使所述第1加法运算器重置单元进行所述加法运算器的重置，在设定为所述固定更新的情况下，所述加法运算器重置控制单元使所述第2加法运算器重置单元进行所述加法运算器的重置；第2计数器重置单元，其在每次所述规定期间开始的定时将所述计数器重置为0；计数器重置控制单元，在设定为所述自动更新的情况下，所述计数器重置控制单元使所述第1计数器重置单元进行所述计数器的重置，在设定为所述固定更新的情况下，所述计数器重置控制单元使所述第2计数器重置单元进行所述计数器的重置；第2标志单元，其使得所述标志始终关闭；以及标志控制单元，在设定为所述自动更新的情况下，所述标志控制单元利用所述第1标志单元对所述标志进行开启关闭，在设定为所述固定更新的情况下，所述标志控制单元利用所述第2标志单元始终将所述标志关闭，所述运算单元还具有第2运算部，在所述规定期间开始的定时且所述计数器的计数值为0时、在所述规定期间开始的定时且所述计数器的计数值大于或等于2时，所述第2运算部基于所述加法运算器的加法运算值而进行所述运算，在所述规定期间开始的定时且所述计数器的计数值为1时，所述第2运算部基于对所述加法运算器的加法运算值加上所述存储器的值所得到的值而进行所述运算，在设定为所述自动更新的情况下，所述运算单元利用所述第1运算部进行处理，在设定为所述固定更新的情况下，所述运算单元利用所述第2运算部进行处理。

发明的效果

根据本发明，在进行对基于不定周期地变动的信号的输入值进行累计并实施平均化的运算的运算装置中，即使在信号的频率较低的情况下，也能够提高运算精度。

附图说明

图1是表示作为本发明的运算装置的电力计的一个实施方式的框图。

图2是表示图1所示的FPGA的详情的框图。

图3是用于对图1所示的FPGA的动作进行说明的流程图。

图4是用于对图1所示的FPGA的动作进行说明的流程图。

图5是用于对图1所示的FPGA的动作进行说明的流程图。

图6是用于对设定为固定更新模式时的图1所示的FPGA的动作进行说明的时序图。

图7是用于对图1所示的FPGA的动作进行说明的时序图。

图8是用于对图1所示的FPGA的动作进行说明的时序图。

图9是用于对图1所示的FPGA的动作进行说明的时序图。

图10是用于对图1所示的FPGA的动作进行说明的时序图。

图11是用于对图1所示的FPGA的动作进行说明的时序图。

图12是表示其他实施方式的电力计。

图13是表示图12所示的FPGA的详情的框图。

标号的说明

1 电力计(运算装置)

3 FPGA(运算单元、判定单元、超时判定单元)

302 AUTOUPDATE设定(设定单元)

307C 边沿检测器(周期分割点检测器)

307D ZC边沿计数器(计数器、第1计数器重置单元、第1标志单元、第2计数器重置单元、计数器重置控制单元、第2标志单元、标志控制单元)

308A 加法运算器(第1加法运算器重置单元、第2加法运算器重置单元，加法运算器重置控制单元)

308B 选择器(保存单元)

308C 存储器

具体实施方式

基于附图对本发明的作为运算装置的电力计的一个实施方式进行说明。图1所示的电力计通过数字运算而对交流电压、交流电流的有效值、交流电力的平均值等进行测量计算。

图1所示的电力计1能够进行固定更新模式和自动更新模式这2种测定模式的切换。固定更新模式是针对每个预先规定的更新速率(规定期间)而对电压有效值、电流有效值、电力平均值进行运算显示的模式。自动更新模式是如下模式，即，在交流的周期较短时针对每个更新速率而对电压有效值、电流有效值、电力平均值进行运算，在交流的周期较长时针对每一个周期而对有效值进行运算显示。能够在这2种模式之间进行切换。

电力计1具有电压·电流输入部2、检测单元、作为运算单元的FPGA 3、CPU 4、显示器5以及操作部6。

电压·电流输入部2输入有模拟的电压U1、电流I1(信号)，变换为作为数字信号的u(n)、i(n)而对FPGA 3供给该数字信号。电压·电流输入部2具有电压输入电路21、A/D变换器22、零交叉检测器23、电流输入电路24、A/D变换器25以及零交叉检测器26。

电压输入电路21利用运算放大器对输入的电压U1实施标准化而使其变为适合于后段电路的处理的电平。A/D变换器22在每个SMPCK(采样时钟)的定时将由电压输入电路21实施了标准化后的电压变换为作为数字信号的u(n)。这里，u(n)是第n个采样的电压瞬时值的变换数据。

电流输入电路24利用分流电阻将输入的电流I1变换为电压，并利用运算放大器对其实施标准化而使其变为适合于后段电路的处理的电平。A/D变换器25在SMPCK的每个定时将由电流输入电路24实施了标准化后的电压变换为作为数字信号的i(n)。这里，i(n)是第n个采样的电流瞬时值的变换数据。

从A/D变换器22输出的电压瞬时值的变换数据即u(n)被输入至FPGA 3。从A/D变换器25输出的电流瞬时值的变换数据即i(n)被输入至FPGA 3。

零交叉检测器23将通过电压输入电路21而实现了标准化的电压与0电平进行比较，如果高于0电平则将1的数字值zcu输出，如果低于0电平则将0的数字值zcu输出，并输入至FPGA 3。零交叉检测器26将通过电流输入电路24而实施了标准化的电压与0电平进行比较，如果高于0电平则将1的数字值zci输出，如果低于0电平则将0的数字值zci输出，输入至FPGA 3。

FPGA 3根据由电压·电流输入部2输入的u(n)、i(n)而对电压有效值、电流有效值、电力平均值等进行运算。经由CPU 4在显示器对运算结果进行显示。如果通过来自操作部6的操作输入而选择固定更新模式以及自动更新模式中的一方进行操作，则CPU 4将该主旨传递给FPGA 3。

下面，参照图2对FPGA 3的详细结构进行说明。FPGA 3具有MEST·MEEND发生器301、AUTOUPDATE设定302、采样时钟发生器303、平方运算器304、305、乘法运算器306、定时控制电路307、电压平方平均值运算电路308、采样数运算电路309、平方根运算器310、电流平方平均值运算电路311、平方根运算器312以及电力平均值运算电路313。

如果开始测定，则MEST·MEEND发生器301将MEST输出，在经过更新速率之后将MEEND输出。如果输出了MEEND，则在下一个采样时钟的定时将MEST输出，并重复该动作。即，如图6～图11所示，在更新速率开始时将MEST输出，在更新速率结束时将MEEND输出。

如果利用CPU 4将选择了固定更新模式的情况输入至AUTOUPDATE设定302，则将AUTOUPDATE设为0而设定为固定更新模式。如果利用CPU 4将选择了自动更新模式的情况输入至AUTOUPDATE设定302，则将AUTOUPDATE设为1而设定为自动更新模式。

采样时钟发生器303将A/D变换器22、A/D变换器25的采样时钟即SMPCK输出。

平方运算器304、305分别将对u(n)、i(u)进行平方所得到的值作为u_sqr(n)、i_sqr(n)而输出。乘法运算器306将对u(n)、i(u)进行乘法运算所得到的值作为p(n)而输出。u_sqr(n)、i_sqr(n)以及p(n)相当于权利要求中的“输入值”。剩余的电路307～309、311、313以及运算器310、312是对u_sqr(n)、i_sqr(n)、u×i(n)进行累计而分别对电压有效值、电流有效值、电力平均值进行运算的电路。

下面，在对FPGA 3的详细结构进行说明之前，参照图3及图4简单地对上述FPGA 3的动作进行说明。FPGA 3根据运算开始的情况而开始进行处理。在AUTOUPDATE＝0的情况下(步骤S1中为No)、即在选择了固定更新模式的情况下，FPGA 3进入图4中的步骤S3。然后，FPGA 3等待至更新速率结束(步骤S3)。如果更新速率结束(步骤S3中为Yes)，则FPGA 3判定是否将电压U1、电流I1中被选择的一者的完整周期输入至该更新速率内(步骤S4)。

这里，完整周期是指在将电压U1或电流I1从负值变为正值时的零交叉点作为周期分割点的情况下，从周期分割点起直至下一次或者多次的周期分割点为止的周期。而且，如果将从电压U1或电流I1的周期分割点起直至下一次或者多次的周期分割点为止的周期输入至更新速率内，则FPGA 3判定为输入了完整周期。

如果存在完整周期(步骤S4中为Yes)，则FPGA 3在基于利用采样数除输入至更新速率内的所有完整周期的u_sqr(n)、i_sqr(n)以及u×i(n)(下面，简记作“数据”)的累计值所得到的值而对电压有效值、电流有效值、电力平均值进行运算之后(步骤S5)，返回至步骤S1。

另一方面，如果不存在完整周期(步骤S4中为No)，则FPGA3在基于利用采样数除从该更新速率开始起直至结束为止的数据的累计值所得到的值而对电压有效值、电流有效值、电力平均值进行运算之后(步骤S7)，返回至步骤S1。

基于图6对上述的固定更新模式时(步骤S3～S6)的动作进行说明。如该图所示，将2个周期的完整周期输入至最初的更新速率。此时，FPGA 3基于2个周期的数据的累计值(即，n＝2至n＝13的累计值)而对有效值等进行运算。将1个周期的完整周期输入至第2个更新速率。此时，FPGA 3基于1个周期的数据的累计值(即，n＝20至n＝27的累计值)而对有效值等进行运算。如果如第3个、第4个更新速率那样不存在完整周期，则FPGA 3基于从更新速率开始起直至结束为止的所有数据的累计值(即，n＝35至n＝51的累计值、n＝52至n＝68的累计值)而对有效值等进行运算。

与此相对，在AUTOUPDATE＝1的情况下、即在自动更新模式的情况下，FPGA 3进入图3中的步骤S8。然后，如果更新速率结束(步骤S8中为Yes)，则FPGA 3判定在该更新速率内是否存在电压U1或电流I1的周期分割点(步骤S9)。如果存在周期分割点(步骤S9中为Yes)，则FPGA 3判定在此次的更新速率之前是否存在周期分割点(步骤S10)。

如果在此次的更新速率之前存在周期分割点(步骤S10中为Yes)，则FPGA 3在基于由采样数除从此次的更新速率之前的最后的周期分割点(＝更新前周期分割点)起直至此次的更新速率内的最后的周期分割点(＝此次最终周期分割点)为止的累计值所得到的值而对电压有效值、电流有效值、电力平均值进行运算之后(步骤S11)，返回至步骤S1。

另一方面，如果在此次的更新速率之前不存在周期分割点(步骤S10中为No)，则FPGA 3判定此次的更新速率内是否输入有大于或等于一个周期的完整周期(步骤S12)。如果存在完整周期(步骤S12中为Yes)，则FPGA 3在基于由采样数除输入至更新速率内的所有完整周期的数据的累计值所得到的值而对电压有效值、电流有效值、电力平均值进行运算之后(步骤S13)，返回至步骤S1。如果不存在完整周期(步骤S12中为No)，则FPGA 3不对电压有效值、电流有效值、电力平均值进行运算而是返回至步骤S1。

基于图7、图8对上述自动更新时、且后述的超时之前的动作(步骤S10～S13)进行说明。如图7所示，在第1个更新速率内输入有2个周期的完整周期。另外，不存在更新速率前周期分割点。此时，FPGA 3基于2个周期的数据的累计值(即，n＝2至n＝13的累计值)而对有效值等进行运算。

在第2个、第3个更新速率内存在周期分割点，在各更新速率之前存在周期分割点。此时，如果第2个、第3个更新分别结束，则FPGA 3基于从更新速率前周期分割点起直至第2个、第3个更新速率内的最后的周期分割点为止的数据的累计值(即，n＝14至n＝27的累计值，n＝28至n＝39的累计值)而对有效值等进行运算。

另一方面，如图8所示，在第1个更新速率内不存在周期分割点。因此，在第1个更新速率结束时不进行有效值的运算。在第2个更新速率内存在周期分割点，但在第2个更新速率之前不存在周期分割点。因此，在第2个更新速率结束时也不进行有效值的运算。在第3个～第5个更新速率内不存在周期分割点。因此，在第3个～第5个更新速率结束时不进行有效值的运算。在第6个更新速率内存在周期分割点，在第6个更新速率之前存在周期分割点。因此，在第6个更新速率结束时，基于从更新速率前周期分割点起直至第6个更新速率内的最后的周分隔符为止的数据的累计值(即，n＝17至n＝58的累计值)而对有效值等进行运算。

下面，在对图3中的步骤S14～S18的动作进行说明之前，参照图5对FPGA 3的超时计数功能进行说明。首先，在AUTOUPDATE＝1时(步骤S20中为Yes)，每当更新速率结束时(步骤S21中为Yes)，FPGA 3判定该更新速率内是否存在周期分割点(步骤S22)。而且，如果存在周期分割点(步骤S22中为Yes)，则FPGA 3将超时计数器重置为0(步骤S23)，返回至步骤S20。另一方面，如果不存在周期分割点(步骤S22中为No)，则FPGA 3在使超时计数器进行累加之后(步骤S24)，返回至步骤S20。即，超时计数器对持续判定为不存在周期分割点的更新速率的次数进行计数。但是，即使在存在周期分割点的情况下(步骤S22中为Yes)，在该周期分割点刚开始之后或者刚重置之后的周期分割点的情况下，也不将超时计数器重置为0，而是使该超时计数器进行累加。

下面，对图3中的步骤S14～S17的动作进行说明。如果在更新速率内不存在周期分割点(步骤S9中为No)，则FPGA 3作为超时判定单元而起作用，判定上述超时计数器是否大于或等于超时次数(步骤S14)。如果小于超时次数(步骤S14中为No)而未超时，则FPGA 3返回至步骤S1。另一方面，如果大于或等于超时次数(＝规定次数)，则FPGA 3判定为超时(步骤S14中为Yes)。而且，FPGA 3在判定为不存在完整周期的最初的更新速率之前判定是否存在周期分割点(步骤S15)。此外，通过适当地设定超时次数，还能够对长周期、直流信号进行测定。

如果存在周期分割点(步骤S15中为Yes)，则在基于由采样数除判定为不存在完整周期的最初的更新速率之前的最后的周期分割点(计数开始前周期分割点)之后的数据的累计值所得到的值而对电压有效值、电流有效值、电力平均值进行运算之后(步骤S16)，进入步骤S18。如果不存在分隔符(步骤S15中为No)，则在基于由采样数除判定为不存在完整周期的最初的更新速率开始之后的数据的累计值所得到的值而对电压有效值、电流有效值、电力平均值进行运算之后(步骤S17)，返回至步骤S18。

在步骤S18中，FPGA 3对超时计数器进行重置，并且对此前的周期分割点也进行重置而返回至步骤S1。

基于图9～图11对上述自动更新时、且超时之后的动作(步骤S14～S17)进行说明。此外，在图9所示的情况下，设定为超时次数＝2次。如图9所示，将2个周期的完整周期输入至第1个更新速率。另外，不存在更新速率前周期分割点。此时，FPGA 3基于2个周期的数据的累计值(即，n＝2至n＝13的累计值)而对有效值等进行运算。在第2个更新速率内不存在完整周期，因此不进行对有效值等的运算。另外，在第2个更新速率结束时，使超时计数器进行累加，变为计数值＝1。

在第3个更新速率内不存在完整周期。在第3个更新速率结束时使超时计数器进行累加，变为计数值＝2。此时，判定为超时，由于在判定为在不存在完整周期的最初的更新速率(第2个更新速率)之前存在周期分割点，因此基于从该周期分割点起直至判定为超时的更新速率结束为止的累计值(即，n＝14至n＝51的累计值)而对有效值等进行运算。

另外，在图10、图11所示的情况下，设定为超时次数＝3次。如图10、图11所示，第1个、第2个更新速率内未输入完整周期。因此，不对有效值等进行运算。而且，每当第1个、第2个更新速率结束时，都使超时计数器进行累加。在第3个更新速率内也未输入完整周期，因此在第3个更新速率结束时也使超时计数器进行累加，变为计数值＝3而判定为超时。此时，在判定为不存在完整周期的最初的更新速率(第1个更新速率)之前不存在周期分割点，因此基于从最初的更新速率开始起直至判定为超时的更新速率结束时为止的累计值(即，n＝1至n＝51的累计值)而对有效值等进行运算。

下面，再次参照图2对FPGA 3的详细结构进行说明。

定时控制电路307具有MEST_1ST·MEEND_LAST发生器307A、选择器307B、作为检测单元的边沿检测器307C、计数器、第1计数器重置单元、第1标志单元、第2计数器重置单元、计数器重置控制单元、第2标志单元、作为标志控制单元的ZC边沿计数器307D。

在AUTOUPDATE＝0时，MEST_1ST·MEEND_LAST发生器307A将0和MEST_1ST、MEEND_LAST一起输出。在AUTOUPDATE＝1时，MEST_1ST·MEEND_LAST发生器307A在开始测定之后，在最开始将MEST输出的定时输出MEST_1ST。另外，如果MEST_1ST·MEEND_LAST发生器307A输出了后述的MEEND_LAST，则在下一个MEST时将其作为MEST_1ST而输出。另外，在AUTOUPDATE＝1时，每当输出MEST_1ST时，MEST_1ST·MEEND_LAST发生器307A利用计数器对MEEND的数量进行计数，如果达到设定的超时次数，则将此次的MEEND作为MEEND_LAST而输出。在MEEND_LAST时、或者后述的COUNT_ZC≥2且是MEEND时将对该MEEND的数量进行计数的计数器初始化为0。即，MEST_1ST·MEEND_LAST发生器307A执行上述图5所示的动作。

选择器307B选择从零交叉检测器23输出的zcu和从零交叉检测器26输出的zci中的1个作为输出ZC。边沿检测器307C对ZC的上升沿进行检测并将其作为ZC_EDGE而输出。即，零交叉检测器23、26、选择器307B以及边沿检测器307C作为检测单元而起作用，在检测出周期分割点的定时将ZC_EDGE输出。

在AUTOUPDATE＝0时，ZC边沿计数器307D在来自MEST·MEEND发生器301的MEST的定时将COUNT_ZC初始化为0。另外，作为标志的FLAG_PAST_2OVER设定为0。

电压平方平均值运算电路308具有第1加法运算器重置单元、第2加法运算器重置单元、作为加法运算器重置控制单元的加法运算器308A、作为保存单元的选择器308B、存储器308C、加法运算器308D、存储器308E、加法运算器308F、选择器308G以及除法运算器308H。

加法运算器308A将u_sqr(n)和当前的加法运算值相加，将其结果作为SUM_INST_U而输出。加法运算器308A在边沿检测器307C的输出ZC_EDGE的定时也将加法运算值SUM_INST_U初始化为0。另外，在AUTOUPDATE＝0时，加法运算器308A在MEST的定时将加法运算值SUM_INST_U初始化为0，在AUTOUPDATE＝1时，加法运算器308A在MEST_1ST的定时将加法运算值SUM_INST_U初始化为0。

选择器308B在COUNT_ZC＝1且是ZC_EDGE时将SUM_INST_U输出至SUM_INST_PREZC_U。存储器308C在该定时对SUM_INST_PREZC_U进行保存并作为SUM_PREZC_U而输出。选择器308B在COUNT_ZC≥2且是ZC_EDGE时将SUM_INST_U输出至SUM_INST_ZC_U。

如果在该定时COUNT_ZC＝2，则加法运算器308D将SUM_INST_ZC_U保存于存储器308E。如果COUNT_ZC≥3，则加法运算器308D将SUM_INST_ZC_U和存储器308E的输出SUM_ZC_U相加并将其结果保存于存储器308E。存储器308E将保存的数据作为SUM_ZC_U而输出。

在AUTOUPDATE＝0时，如果在MEEND的定时COUNT_ZC＝0，则选择器308G将SUM_INST_U作为SUM_U而输出。如果COUNT_ZC＝1，则选择器308G将利用加法运算器308F对SUM_INST_U和SUM_PREZC_U进行加法运算而得到的输出SUM_ALL_U作为SUM_U而输出。如果COUNT_ZC≥2，则选择器308G将SUM_ZC_U作为SUM_U而输出。

在AUTOUPDATE＝1时，如果在MEEND_LAST的定时COUNT_ZC＝0，则选择器308G将SUM_INST_U作为SUM_U而输出。如果在MEEND_LAST的定时COUNT_ZC＝1且FLAG_PAST_2OVER＝0，则选择器308G将利用加法运算器308F对SUM_INST_U和SUM_PREZC_U进行加法运算所得到的输出SUM_ALL_U作为SUM_U而输出。如果在MEEND_LAST的定时COUNT_ZC＝1且FLAG_PAST_2OVER＝1，则选择器308G将SUM_INST_U作为SUM_U而输出。如果在MEEND的定时COUNT_ZC≥2，则选择器308G将SUM_ZC_U作为SUM_U而输出。除法运算器308H进行SUM_U/COUNT_SMP的运算并将运算结果作为AVG_U而输出。

采样数运算电路309具有计数器309A、选择器309B、存储器309C、加法运算器309D、存储器309E、加法运算器309F以及选择器309G。

计数器309A对SMPCK的数量进行计数并将其结果作为COUNT_SMP_INST而输出。在AUTOUPDATE＝0时，计数器309A在MEST的定时初始化为0。在AUTOUPDATE＝1时，计数器309A在MEST_1ST的定时初始化为0。另外，在ZC_EDGE的定时，计数器309A也初始化为0。

在COUNT_ZC＝1且是ZC_EDGE时，选择器309B将COUNT_SMP_INST输出至COUNT_SMP_INST_PREZC。存储器309C在该定时对COUNT_SMP_INST_PREZC进行保存并作为COUNT_SMP_PREZC而输出。在COUNT_ZC≥2且是ZC_EDGE时，选择器309B将COUNT_SMP_INST输出至COUNT_SMP_INST_ZC。如果在该定时COUNT_ZC＝2，则加法运算器309D将COUNT_SMP_INST_ZC保存于存储器309E。如果COUNT_ZC≥3，则加法运算器309D将COUNT_SMP_INST_ZC和存储器309E的输出COUNT_SMP_ZC相加并将其结果保存于存储器309E。存储器309E将保存的数据作为COUNT_SMP_ZC而输出。

在AUTOUPDATE＝0时，如果在MEEND的定时COUNT_ZC＝0，则选择器309G将COUNT_SMP_INST作为COUNT_SMP而输出。如果COUNT_ZC＝1，则选择器309G将利用加法运算器309F对COUNT_SMP_INST和COUNT_SMP_PREZC进行加法运算所得到的输出COUNT_SMP_ALL作为COUNT_SMP而输出。如果COUNT_ZC≥2，则选择器309G将COUNT_SMP_ZC作为COUNT_SMP而输出。

在AUTOUPDATE＝1时，如果在MEEND_LAST的定时COUNT_ZC＝0，则选择器309G将COUNT_SMP_INST作为COUNT_SMP而输出。如果在MEEND_LAST的定时COUNT＝1且FLAG_PAST_2OVER＝0，则选择器309G将利用加法运算器309F对COUNT_SMP_INST和COUNT_SMP_PREZC进行加法运算所得到的输出COUNT_SMP_ALL作为COUNT_SMP而输出。如果在MEEND_LAST的定时COUNT_Z＝1且FLAG_PAST_2OVER＝1，则选择器309G将COUNT_SMP_INST作为COUNT_SMP而输出。如果在MEEND的定时COUNT_ZC≥2，则选择器309G将COUNT_SMP_ZC作为COUNT_SMP而输出。

平方根运算器310对AVG_U的平方根进行运算，将其结果作为RMS_U而输出并向CPU4传送。

与电压平方平均值运算电路308相同地，电流平方平均值运算电路311具有加法运算器308A、选择器308B、加法运算器308D、存储器308C、308E、加法运算器308F、选择器308G以及除法运算器308H。电流平方平均值运算电路311被供给来自与电压平方平均值运算电路308共用的定时控制电路307的MEST、MEST_1ST、ZC_EDGE、COUNT_ZC、MEEND、MEEND_LAST、FLAG_PAST_2OVER、来自采样数运算电路309的COUNT_SMP。而且，电流平方平均值运算电路311将在与电压平方平均值运算电路308同样的定时对i_sqr(n)进行累计所得到的SUM_U除以COUNT_SMP所得到的值作为AVG_I而输出。

平方根运算器312对AVG_I的平方根进行运算，将其结果作为RMS_I而输出并向CPU4传送。

与电压平方平均值运算电路308相同地，电力平均值运算电路313具有加法运算器308A、选择器308B、加法运算器308D、存储器308C、308E、加法运算器308F、选择器308G以及除法运算器308H。电力平均值运算电路313也被供给来自与电压平方平均值运算电路308共用的定时控制电路307的MEST、MEST_1ST、ZC_EDGE、COUNT_ZC、MEEND、MEEND_LAST、FLAG_PAST_2OVER、来自采样数运算电路309的COUNT_SMP。而且，电力平均值运算电路313将在与电压平方平均值运算电路308同样的定时对p(n)进行累计所得到的SUM_U除以COUNT_SMP所得到的值作为AVG_P而向CPU 4输出。

参照图6～图10对上述结构的FPGA 3的动作进行说明。

图6表示固定更新模式下的各处理的输出的时序图。此外，1个更新速率期间的采样时钟SMPCK的个数实际上更多，这里为了便于说明而减少其个数。1个更新速率由MEST至MEEND进行划分。在MEEND的定时，求出其更新期间的电压有效值RMS_U。SUM_INST_U是将u(n)∧2相加得到的值，这里将其最终值记作S1、S2···。最终值是指直至ZC_EDGE之前为止的加法运算值、或者直至MEEND为止的加法运算值。

在n＝17的MEEND的定时，COUNT_ZC＝3，因此AVG_U＝(S2+S3)/12，此时变为变为从MEST之后的最初的ZC_EDGE起直至MEEND之前的最后的ZC_EDGE为止的电压波形的2个周期的有效值。

在n＝34的MEEND的定时，COUNT_ZC＝2，因此AVG_U＝S6/8，此时变为变为从MEST之后最初的ZC_EDGE起直至MEEND之前的最后的ZC_EDGE为止的电压波形的1个周期的有效值。

在n＝51的MEEND的定时，COUNT_ZC＝1，因此AVG_U＝(S8+S9)/17，此时变为变为与从MEST起直至MEEND为止的电压波形的周期不同步的有效值。

在n＝68的MEEND的定时，COUNT_ZC＝1，因此AVG_U＝(S10+S11)/17，此时变为变为与从MEST起直至MEEND为止的电压波形的周期不同步的有效值。

图7是表示AUTOUPDATE＝1时的各处理的输出的时序图的例1。此外，1个更新速率期间的采样时钟SMPK的个数实际上更多，但这里为了便于说明而减少其个数。

1个更新速率由MEST至MEEND进行划分。在MEEND的定时，如果COUNT_ZC≥2，则求出此时的最新的电压有效值RMS_U。如果在MEEND的定时COUNT_ZC≤1，则不求出RMS_U。

SUM_INST_U是将u(n)∧2相加所得到的值，这里将其最终值记作S1、S2···。最终值是指直至ZC_EDGE之前为止的加法运算值、或者直至MEEND_LAST为止的加法运算值。

在n＝17的MEEND的定时，COUNT_ZC＝3，因此AVG_U＝(S2+S3)/12，此时变为变为从MEST之后的最初的ZC_EDGE起直至MEEND之前的最后的ZC_EDGE为止的电压波形的2个周期的有效值。此时，在MEEND的定时COUNT_ZC≥2，因此将COUNT_ZC改写为1。另外，将FLAG_PAST_2OVER设定为1。

在n＝34的MEEND的定时，COUNT_ZC＝3，，因此AVG_U＝(S4+S5)/14，此时变为变为从n＝17的MEEND之前的最后的ZC_EDGE起直至n＝34的MEEND之前的最后的ZC_EDGE为止的电压波形的2个周期的有效值。

在n＝51的MEEND的定时，COUNT_ZC＝2，因此AVG_U＝S6/12，此时变为变为从n＝34的MEEND之前的最后的ZC_EDGE起直至n＝51的MEEND之前的最后的ZC_EDGE为止的电压波形的1个周期的有效值。

在n＝68的MEEND的定时，COUNT_ZC＝2，因此AVG_U＝S7/18，此时变为变为从n＝51的MEEND之前的最后的ZC_EDGE起直至n＝68的MEEND之前的最后的ZC_EDGE为止的电压波形的1个周期的有效值。

图8是表示AUTOUPDATE＝1时的各处理的输出的时序图的例2。

在n＝11的MEEND的定时，COUNT_ZC＝0，因此不求出RMS_U。

在n＝22的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

在n＝33的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

在n＝44的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

在n＝55的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

在n＝66的MEEND的定时，COUNT_ZC＝2，因此AVG_U＝S2/42，此时变为变为从MEST_1ST之后的最初的ZC_EDGE起直至n＝66的MEEND之前的最后的ZC_EDGE为止的电压波形的1个周期的有效值。此时，在MEEND的定时COUNT_ZC≥2，因此将COUNT_ZC改写为1。另外，将FLAG_PAST_2OVER设定为1。

图9是表示AUTOUPDATE＝1时的各处理的输出的时序图的例3。为了表示超时时的动作，是将超时次数设定为2的情况下的例子。例如如果更新速率＝50ms、超时时间为1s，则实际的超时次数为20，如果超时时间为20s，则实际的超时次数为400。

在n＝17的MEEND的定时，COUNT_ZC＝3，因此AVG_U＝(S2+S3)/12，此时变为变为从MEST_1ST之后的最初的ZC_EDGE起直至MEEND之前的最后的ZC_EDGE为止的电压波形的2个周期的有效值。此时，在MEEND的定时COUNT_ZC≥2，因此将COUNT_ZC改写为1。另外，将FLAG_PAST_2OVER设定为1。

在n＝34的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

在n＝51的MEEND的定时，MEEND的计数值达到超时次数，因此将MEEND_LAST输出。此时，COUNT_ZC＝1且FLAG_PAST_2OVER＝1，因此AVG_U＝S4/38，此时变为 变为与电压波形的周期不同步的有效值。此时，在下一个MEST的定时将MEST_1ST输出，将FLAG_PAST_2OVER设为0。另外，将COUNT_ZC初始化为0。

在n＝68的MEEND的定时，COUNT_ZC＝2，因此AVG_U＝S6/6，此时变为变为从MEST_1ST之后的最初的ZC_EDGE起直至MEEND之前的最后的ZC_EDGE为止的电压波形的1个周期的有效值。此时，在MEEND的定时COUNT_ZC≥2，因此将COUNT_ZC改写为1。另外，将FLAG_PAST_2OVER设定为1。

图10是表示AUTOUPDATE＝1时的各处理的输出的时序图的例4。为了表示超时时的动作，是将超时次数设定为3的情况下的例子。

在n＝17的MEEND的定时，COUNT_ZC＝0，因此不求出RMS_U。

在n＝34的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

在n＝51的MEEND的定时，MEEND的计数值达到超时次数，因此将MEEND_LAST输出。此时，COUNT_ZC＝1且FLAG_PAST_2OVER＝0，因此AVG_U＝(S1+S2)/51，此时变为变为与电压波形的周期不同步的有效值。此时，在下一个MEST的定时将MEST_1ST输出，将FLAG_PAST_2OVER设为0。另外，将COUNT_ZC初始化为0。

在n＝68的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

图11是表示AUTOUPDATE＝1时的各处理的输出的时序图的例5。为了表示超时时的动作，是将超时次数设定为3的情况下的例子。

在n＝17的MEEND的定时，COUNT_ZC＝0，因此不求出RMS_U。

在n＝34的MEEND的定时，COUNT_ZC，因此不求出RMS_U。

在n＝51的MEEND的定时，MEEND的计数值达到超时次数，因此将MEEND_LAST输出。此时，COUNT_ZC＝0，因此AVG_U＝S1/51，此时变为变为与电压波形的周期不同步的有效值。此时，在下一个MEST的定时将MEST_1ST输出，将FLAG_PAST_2OVER设为0。另外，将COUNT_ZC初始化为0。

在n＝68的MEEND的定时，COUNT_ZC＝1，因此不求出RMS_U。

根据上述实施方式，FPGA 3对周期分割点进行检测。而且，在判定为在更新速率内输入有大于或等于一个周期的情况下(即，在更新速率内检测出多个周期分割点的情况下)，关于检测出大于或等于一个周期的更新速率，FPGA 3至少对以多个周期分割点而规定的所有周期的u_sqr(n)、i_sqr(n)、p(n)进行累计而对有效值等进行运算。关于检测出1个周期分割点的更新速率，FPGA 3对由1个周期分割点和1个周期分割点的1个之前的周期分割点规定的一个周期的u_sqr(n)、i_sqr(n)、p(n)进行累计而对有效值等进行运算。

由此，如果在更新速率内输入有大于或等于一个周期的电压U1或者电流I1，则针对每个更新速率而求出有效值或平均值，如果在更新速率内未输入大于或等于一个周期的电压U1或者电流I1，则针对每一个周期的电压U1或者电流I1而求出有效值或平均值。由此，即使在电压U1或者电流I1的频率较低的情况下，也能够准确地求出有效值或平均值。

即，电压波形的频率相对于更新速率较低且未输入大于或等于1个周期，因此即使在无法准确地进行测定的情况下，根据本实施方式，也能够改善为跨越多个更新速率地对运算区间进行处理，作为周期的整数倍的运算区间而能够准确地进行测定。此时，电力计1的使用者无需如以往那样对电力计1的更新速率进行变更，可以自动地决定跨越更新速率的次数。

当前，如果预先将更新速率设定为较长，则以较低的频率也能够进行测定，但却耗费时间，在电压波形的频率较高的情况下，变为无用的等待时间，但根据本实施方式，能够将更新速率设为最短，因此在频率较高的情况下能够以1次的更新速率进行测定，因此不会产生无用的等待时间。

当前，在电压波形的频率变化的情况下，每次都对更新速率进行变更，较为繁琐，另外，在频率的变化较快的情况下，有时更新速率的变更跟不上，但根据本实施方式，自动地追随频率，因此即使在这种情况下也能够准确地进行测定。

另外，当前，在更新速率内输入有大于或等于一个的周期的电压U1或电流I1的情况下，关于跨越更新速率与更新速率之间而输入有一个周期的电压U1或电流I1，并非累计的对象，无法对该部分进行测定。

根据上述实施方式，在更新速率内输入有大于或等于一个的周期的电压U1或电流I1、且在上一次的更新速率内存在电压U1或电流I1的周期分割点的情况下，FPGA 3对从该上一次的更新速率的最后的周期分割点起直至此次的更新速率的最后的周期分割点为止的u_sqr(n)、i_sqr(n)、p(n)进行累计而对有效值或所述平均值进行运算。

由此，关于跨越更新速率与更新速率之间而输入有一个周期的电压U1或电流I1，也包含在累计区间内，因此基本上能够消除除了运算对象以外的部分。

根据上述实施方式，如果判定为超时，则FPGA 3对未输入大于或等于一个周期的电压U1或电流I1的最初的更新速率的开始起直至判定为超时的更新速率的结束为止的u_sqr(n)、i_sqr(n)、p(n)进行累计而对有效值等进行运算。

在电压U1或电流I1为DC的情况下，在上述的判定为超时时运算的有效值或平均值是适当的值。由此，即使在电压U1或电流I1为DC的情况下，也能够对有效值或平均值进行测定。

根据上述实施方式，在AUTOUPDATE＝1的情况下，加法运算器308A在检测出周期分割点时(ZC_EDGE的定时)以及判定为超时的定时(MEEND_LAST的定时)被重置。FLAG_PAST_2OVER在MEEND_LAST的定时被关闭，在COUNT_ZC在更新速率结束时(MEEND的定时)大于或等于2时被开启。另外，在判定为超时的定时且COUNT_ZC＝0时、在判定为超时的定时且COUNT_ZC＝1且FLAG_PAST_2OVER＝1时、在更新速率结束的定时且COUNT_ZC大于或等于2时，选择器308G基于加法运算器308A的加法运算值而对有效值或平均值进行运算，在判定为超时的定时且COUNT_ZC＝1且FLAG_PAST_2OVER＝0时，选择器308G基于对加法运算器308A的加法运算值加上存储器308C的值所得到的值而对有效值或平均值进行运算。

通过设定FLAG_PAST_2OVER，例如在图9所示的情况下，在超时之后，不在n＝14至n＝51的累计值的基础上加上存储器308C中存储的n＝1的累计值S1。

由此，不将CPU等用作运算单元，可以利用能以低成本而高速地进行乘积和运算的FPGA。

另外，根据上述实施方式，在AUTOUPDATE＝0的情况下，在检测出周期分割点时以及更新速率开始的定时(MEST的定时)对加法运算器308A进行重置。始终将FLAG_PAST_2OVER关闭。另外，在更新速率开始的定时且COUNT_ZC＝0时、在更新速率开始的定时且COUNT_ZC＝大于或等于2的值时，基于加法运算器308A的加法运算值而对有效值或平均值进行运算，在更新速率开始的定时且COUNT_ZC＝1时，基于对加法运算器308A的加法运算值加上存储器308C的值所得到的值而对有效值或平均值进行运算。

由此，FPGA 3能够以简单的结构对自动更新模式和固定更新模式这2种模式进行切换而进行动作。

此外，在上述实施方式中，将电压U1或电流I1的上升沿作为周期分割点而进行了检测，但并不局限于此。也可以利用边沿检测器307C对下降沿进行检测并将该下降沿作为周期分割点。

并且，不将上升、下降固定，如果MEST_1ST之后的最初的边沿上升，则对于此后的边沿也将上升沿作为周期分割点而进行检测。如果MEST_1ST之后的最初的边沿下降，则对于此后的边沿也可以将下降沿作为周期分割点而进行检测。

另外，在上述实施方式中以电压有效值、电流有效值作为对象，但也可以将图2中的平方运算器304、305改变为绝对值运算器而设为MEAN(有效值换算平均值)、或者不通过平方运算器304、305地设为DC(平均值)。

另外，在上述实施方式中，如果在更新速率内例如输入有3个周期，则对3个周期的数据进行累计，但并不局限于此。只要至少对一个周期的数据进行累计即可，如上所述，即使在更新速率内输入有3个周期，也可以仅对一个周期的数据进行累计。

另外，在上述实施方式中，具有超时功能，但该功能并非必不可少，也可以不具有该功能。

另外，在上述实施方式中，电力测定要素设为1个(输入电路为U1、I1的1组)，但是，例如也可以如两相交流、三相交流那样设为2个(输入电路为U1、I1、U2、I2的2组)、3个(输入电路为U1、I1、U2、I2、U3、I3的3组)或者大于或等于该数量。

例如在设为3个要素的情况下，如图12、图13所示，可以分别准备3个除了图2中的MEST·MEEND发生器301、AUTOUPDATE设定302、采样时钟发生器303以外的部分。

在该情况下，即使ZC的定时根据每个要素而不同、或者频率根据每个要素而不同，也能够进行测定。另外，即使只有1个要素超时，其他要素也不会受到其影响而变为连续的运算区间。

另外，不仅根据相同要素的zcu、zci而选择选择器307B，还可以根据其他要素的zcu、zci而进行选择，从而还能够设为3个要素均相同的ZC的定时的运算区间。

RMS_U、RMS_I、AVG_P设置有专用的电压平方平均值运算电路308、电流平方平均值运算电路311、电力平均值运算电路313而进行并行处理，但电路308、311、313的处理是共通的，因此与采样频率相比，如果***时钟的频率足够高，则可以以时间分割的方式将u_sqr(n)、i_sqr(n)、p(n)输入并使电路308、311、313形成为1个电路。另外，即使在前述的大于或等于2个的要素的情况下，也可以以时间分割的方式将u1_sqr(n)、u2_sqr(n)、u3_sqr(n)、···、i1_sqr(n)、i2_sqr(n)、i3_sqr(n)、···、p1(n)、p2(n)、p3(n)···输入而使得电路308～313形成为1个电路。

另外，在上述实施方式中，将模拟的电压输入电路21、电流输入电路24的输出输入至零交叉检测器23、26而求出zcu、zci，但并不局限于此。也可以使用对A/D变换后的u(n)、i(n)的数据是正还是负进行判定、并与其相应地将zcu、zci输出的零交叉检测器23、26。

此外，前述的各实施方式不过表示本发明的代表性的方式而已，本发明并不限定于实施方式。即，本领域技术人员能够根据当前公知的见解而在不脱离本发明的本质的范围内进行各种变形而实施。通过这样的变形，此外，只要具有本发明的运算装置的结构，当然也包含在本发明的范围中。

Claims (5)

1.一种运算装置，其具备运算单元，该运算单元进行对基于不定周期地变动的信号的输入值进行累计并实施平均化的运算，

所述运算装置的特征在于，

具备在每个规定期间内对所述信号的周期分割点进行检测的检测单元，

对于检测出多个周期分割点的规定期间，所述运算单元利用至少由所述多个周期分割点规定的所有周期的输入值而进行所述运算，

对于检测出1个周期分割点的规定期间，所述运算单元利用由所述1个周期分割点、和所述1个周期分割点的1个之前的周期分割点规定的周期的输入值而进行所述运算。

2.根据权利要求1所述的运算装置，其特征在于，

对于检测出多个周期分割点的规定期间，在由所述多个周期分割点规定的所有周期的输入值的基础上，所述运算单元利用由最初的周期分割点、和所述最初的周期分割点的1个之前的周期分割点规定的周期的输入值而进行所述运算。

3.根据权利要求1或2所述的运算装置，其特征在于，

还具有超时判定单元，该超时判定单元在未检测出周期分割点的规定期间持续出现的次数大于或等于规定次数时判定为超时，

如果判定为所述超时，则所述运算单元利用从最近的周期分割点起直至判定为所述超时的规定期间结束为止的输入值而进行所述运算。

4.根据权利要求3所述的运算装置，其特征在于，具有：

加法运算器，其对所述输入值进行加法运算；

第1加法运算器重置单元，其在检测出所述周期分割点时、以及判定为所述超时的定时对所述加法运算器的加法运算值进行重置；

计数器，其对检测出所述周期分割点的次数进行计数；

第1计数器重置单元，其在判定为所述超时时将所述计数器重置为0，在所述规定期间结束时，在所述计数器的计数值大于或等于2时将所述计数器重置为1；

保存单元，其在检测出所述周期分割点时，在所述计数器的计数值为1时将所述加法运算器的加法运算值保存于存储器；以及

第1标志单元，其在判定为所述超时的定时将标志关闭，在所述规定期间结束时，在所述计数器的计数值大于或等于2时将所述标志开启，

所述运算单元具有第1运算部，在判定为所述超时的定时且所述计数器的计数值为0时、在判定为所述超时的定时且所述计数器的计数值为1且标志开启时、在所述规定期间结束的定时且所述计数器的计数值大于或等于2时，所述第1运算部基于所述加法运算器的加法运算值而进行所述运算，在判定为所述超时的定时且所述计数值为1且所述标志关闭时，所述第1运算部基于对所述加法运算器的加法运算值加上所述存储器的值所得到的值而进行所述运算。

5.根据权利要求4所述的运算装置，其特征在于，具有：

设定单元，其对自动更新或者固定更新的任一者进行设定；

第2加法运算器重置单元，其在检测出所述周期分割点时、以及所述规定期间开始的定时对所述加法运算器的加法运算值进行重置；

加法运算器重置控制单元，在设定为所述自动更新的情况下，所述加法运算器重置控制单元使所述第1加法运算器重置单元进行所述加法运算器的重置，在设定为所述固定更新的情况下，所述加法运算器重置控制单元使所述第2加法运算器重置单元进行所述加法运算器的重置；

第2计数器重置单元，其在每次所述规定期间开始的定时将所述计数器重置为0；

计数器重置控制单元，在设定为所述自动更新的情况下，所述计数器重置控制单元使所述第1计数器重置单元进行所述计数器的重置，在设定为所述固定更新的情况下，所述计数器重置控制单元使所述第2计数器重置单元进行所述计数器的重置；

第2标志单元，其使得所述标志始终关闭；以及

标志控制单元，在设定为所述自动更新的情况下，所述标志控制单元利用所述第1标志单元对所述标志进行开启关闭，在设定为所述固定更新的情况下，所述标志控制单元利用所述第2标志单元始终将所述标志关闭，

所述运算单元还具有第2运算部，在所述规定期间开始的定时且所述计数器的计数值为0时、在所述规定期间开始的定时且所述计数器的计数值大于或等于2时，所述第2运算部基于所述加法运算器的加法运算值而进行所述运算，在所述规定期间开始的定时且所述计数器的计数值为1时，所述第2运算部基于对所述加法运算器的加法运算值加上所述存储器的值所得到的值而进行所述运算，

在设定为所述自动更新的情况下，所述运算单元利用所述第1运算部进行处理，在设定为所述固定更新的情况下，所述运算单元利用所述第2运算部进行处理。