CN107731819A

CN107731819A - 制造半导体器件的方法

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Publication number: CN107731819A
Application number: CN201710560757.XA
Authority: CN
Inventors: 山越英明; 桥本孝司; 阿部真郎; 阿部真一郎; 大水祐人
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2016-08-10
Filing date: 2017-07-11
Publication date: 2018-02-23
Anticipated expiration: 2037-07-11
Also published as: US10483273B2; TWI740995B; JP6649855B2; US20180301463A1; CN107731819B; TW201820545A; US20180047742A1; US10026744B2; JP2018026457A

Abstract

提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。

Description

制造半导体器件的方法

相关申请的交叉引用

包括说明书、附图和摘要的于2016年8月10日提交的日本专利申请No.2016-157536的公开的全部内容以引用方式并入本文中。

技术领域

本发明涉及制造半导体器件的方法，该方法可酌情用作例如制造具有非易失性存储器的半导体器件的方法。

背景技术

已经广泛使用EEEPROM(电可擦除可编程只读存储器)作为电可写/可擦除非易失性半导体存储器件。以目前广泛使用的闪存存储器为代表的此存储器件具有被MISFET的栅电极下方的氧化膜围绕的导电悬浮栅极或捕获绝缘膜。悬浮栅或捕获绝缘膜中的电荷存储状态被用作存储信息并且被读取作为晶体管的阈值。捕获绝缘膜是指能够在其中存储电荷的绝缘膜，并且其示例包括氮化硅膜。通过将电荷注入此电荷存储区中/从此电荷存储区释放电荷，MISFET(金属绝缘体半导体场效应晶体管)的阈值转变成允许MISFET作为存储元件操作。使用诸如氮化硅膜的捕获绝缘膜作为电荷存储区提供了优于使用导电悬浮栅膜作为电荷存储区的优点，使得由于电荷的分离存储，导致数据保持可靠性高，并且数据保持的高可靠性允许氮化硅膜上方和下方的氧化物膜变薄，并且允许用于写/擦除操作的电压减小。

日本未经审查的专利公开No.2004-200504(专利文献1)描述了一种涉及具有非易失性存储元件的半导体器件的技术。

[相关技术文献]

[专利文献]

[专利文献1]

日本未经审查的专利公开No.2004-200504

发明内容

期望提高具有非易失性存储器的半导体器件的可靠性。

根据本说明书和附图中的陈述，本发明的其他问题和新颖特征将变得清楚。

根据实施例，在一种制造半导体器件的方法中，提供半导体衬底，所述半导体衬底包括将要形成非易失性存储元件的第一区、将要形成第一晶体管的第二区和将要形成第二晶体管的第三区。然后，得到以下结构：在位于第一区中的半导体衬底的上方形成用于存储元件的栅绝缘膜的第二绝缘膜，在位于第二区中的半导体衬底的上方形成用于第一晶体管的栅绝缘膜的第一绝缘膜，并且在位于第三区中的半导体衬底的上方形成用于第二晶体管的栅绝缘膜的第三绝缘膜。第一绝缘膜比第三绝缘膜厚。然后，形成用于第一栅电极、第二栅电极和第三栅电极的膜并且对膜进行图案化，以形成存储元件的第一栅电极、第一晶体管的第二栅电极和第二晶体管的第三栅电极。在形成第二绝缘膜的步骤之后执行形成第三绝缘膜的步骤。在形成第二绝缘膜的步骤之前执行形成第一绝缘膜的步骤。

根据实施例，在制造半导体器件的方法中，提供半导体衬底，该半导体衬底包括将要形成非易失性存储元件的第一区、将要形成第一晶体管的第二区、将要形成第二晶体管的第三区和将要形成第三晶体管的第四区。然后，得到以下结构：在位于第一区中的半导体衬底的上方形成用于存储元件的栅绝缘膜的第三绝缘膜，在位于第二区中的半导体衬底的上方形成用于第一晶体管的栅绝缘膜的第一绝缘膜，在位于第三区中的半导体衬底的上方形成用于第二晶体管的栅绝缘膜的第二绝缘膜，并且在位于第四区中的半导体衬底的上方形成用于第三晶体管的栅绝缘膜的第四绝缘膜。第一绝缘膜比第二绝缘膜厚。第二绝缘膜比第四绝缘膜厚。然后，形成用于第一栅电极、第二栅电极、第三栅电极和第四栅电极的膜并且对膜进行图案化，以形成存储元件的第一栅电极、第一晶体管的第二栅电极、第二晶体管的第三栅电极和第三晶体管的第四栅电极。在形成第三绝缘膜的步骤之后执行形成第四绝缘膜的步骤。在形成第三绝缘膜的步骤之前执行形成第一绝缘膜的步骤和形成第二绝缘膜的步骤。

实施例允许提高半导体器件的可靠性。

附图说明

图1是实施例中的半导体器件在其制造过程期间的主要部分剖视图；

图2是半导体器件在其继图1之后的制造过程期间的主要部分剖视图；

图3是半导体器件在其继图2之后的制造过程期间的主要部分剖视图；

图4是半导体器件在其继图3之后的制造过程期间的主要部分剖视图；

图5是半导体器件在其继图4之后的制造过程期间的主要部分剖视图；

图6是半导体器件在其继图5之后的制造过程期间的主要部分剖视图；

图7是半导体器件在其继图6之后的制造过程期间的主要部分剖视图；

图8是半导体器件在其继图7之后的制造过程期间的主要部分剖视图；

图9是半导体器件在其继图8之后的制造过程期间的主要部分剖视图；

图10是半导体器件在其继图9之后的制造过程期间的主要部分剖视图；

图11是半导体器件在其继图10之后的制造过程期间的主要部分剖视图；

图12是半导体器件在其继图11之后的制造过程期间的主要部分剖视图；

图13是半导体器件在其继图12之后的制造过程期间的主要部分剖视图；

图14是半导体器件在其继图13之后的制造过程期间的主要部分剖视图；

图15是半导体器件在其继图14之后的制造过程期间的主要部分剖视图；

图16是半导体器件在其继图15之后的制造过程期间的主要部分剖视图；

图17是半导体器件在其继图16之后的制造过程期间的主要部分剖视图；

图18是半导体器件在其继图17之后的制造过程期间的主要部分剖视图；

图19是半导体器件在其继图18之后的制造过程期间的主要部分剖视图；

图20是半导体器件在其继图19之后的制造过程期间的主要部分剖视图；

图21是半导体器件在其继图20之后的制造过程期间的主要部分剖视图；

图22是半导体器件在其继图21之后的制造过程期间的主要部分剖视图；

图23是半导体器件在其继图22之后的制造过程期间的主要部分剖视图；

图24是第一研究例中的半导体器件在其制造过程期间的半导体器件的主要部分剖视图；

图25是半导体器件在其继图24之后的制造过程期间的主要部分剖视图；

图26是半导体器件在其继图25之后的制造过程期间的主要部分剖视图；

图27是半导体器件在其继图26之后的制造过程期间的主要部分剖视图；

图28是半导体器件在其继图27之后的制造过程期间的主要部分剖视图；

图29是第二研究例中的半导体器件在其制造过程期间的半导体器件的主要部分剖视图；

图30是半导体器件在其继图29之后的制造过程期间的主要部分剖视图；

图31是半导体器件在其继图30之后的制造过程期间的主要部分剖视图；

图32是半导体器件在其继图31之后的制造过程期间的主要部分剖视图；

图33是半导体器件在其继图32之后的制造过程期间的主要部分剖视图；

图34是半导体器件在其继图33之后的制造过程期间的主要部分剖视图；

图35是另一个实施例中的半导体器件在其制造过程期间的主要部分剖视图；

图36是半导体器件在其继图35之后的制造过程期间的主要部分剖视图；

图37是半导体器件在其继图35之后的制造过程期间的主要部分剖视图；

图38是与图37相近的半导体器件在其制造过程期间的主要部分剖视图；

图39是半导体器件在其继图37之后的制造过程期间的主要部分剖视图；

图40是半导体器件在其继图39之后的制造过程期间的主要部分剖视图；

图41是半导体器件在其继图39之后的制造过程期间的主要部分剖视图；

图42是与图41相近的半导体器件在其制造过程期间的主要部分剖视图；

图43是半导体器件在其继图41之后的制造过程期间的主要部分剖视图；

图44是与图43相近的半导体器件在其制造过程期间的主要部分剖视图；

图45是半导体器件在其继图43之后的制造过程期间的主要部分剖视图；

图46是与图45相近的半导体器件在其制造过程期间的主要部分剖视图；

图47是半导体器件在其继图45之后的制造过程期间的主要部分剖视图；

图48是与图47相近的半导体器件在其制造过程期间的主要部分剖视图；

图49是半导体器件在其继图47之后的制造过程期间的主要部分剖视图；

图50是与图49相近的半导体器件在其制造过程期间的主要部分剖视图；

图51是半导体器件在其继图49之后的制造过程期间的主要部分剖视图；

图52是与图51相近的半导体器件在其制造过程期间的主要部分剖视图；

图53是半导体器件在其继图51之后的制造过程期间的主要部分剖视图；

图54是与图53相近的半导体器件在其制造过程期间的主要部分剖视图；

图55是半导体器件在其继图53之后的制造过程期间的主要部分剖视图；

图56是与图55相近的半导体器件在其制造过程期间的主要部分剖视图；

图57是半导体器件在其继图55之后的制造过程期间的主要部分剖视图；

图58是与图57相近的半导体器件在其制造过程期间的主要部分剖视图；

图59是又一个实施例中的半导体器件在其制造过程期间的主要部分剖视图；

图60是与图59相近的半导体器件在其制造过程期间的主要部分剖视图；

图61是半导体器件在其继图59之后的制造过程期间的主要部分剖视图；

图62是与图61相近的半导体器件在其制造过程期间的主要部分剖视图；

图63是半导体器件在其继图61之后的制造过程期间的主要部分剖视图；

图64是与图63相近的半导体器件在其制造过程期间的主要部分剖视图；

图65是半导体器件在其继图63之后的制造过程期间的主要部分剖视图；

图66是与图65相近的半导体器件在其制造过程期间的主要部分剖视图；

图67是半导体器件在其继图65之后的制造过程期间的主要部分剖视图；

图68是与图67相近的半导体器件在其制造过程期间的主要部分剖视图；

图69是半导体器件在其继图67之后的制造过程期间的主要部分剖视图；

图70是与图69相近的半导体器件在其制造过程期间的主要部分剖视图；

图71是半导体器件在其继图69之后的制造过程期间的主要部分剖视图；

图72是与图71相近的半导体器件在其制造过程期间的主要部分剖视图；

图73是半导体器件在其继图71之后的制造过程期间的主要部分剖视图；

图74是与图73相近的半导体器件在其制造过程期间的主要部分剖视图；

图75是半导体器件在其继图73之后的制造过程期间的主要部分剖视图；

图76是与图75相近的半导体器件在其制造过程期间的主要部分剖视图；

图77是半导体器件在其继图75之后的制造过程期间的主要部分剖视图；

图78是与图77相近的半导体器件在其制造过程期间的主要部分剖视图；

图79是半导体器件在其继图77之后的制造过程期间的主要部分剖视图；以及

图80是与图79相近的半导体器件在其制造过程期间的主要部分剖视图。

具体实施方式

在下面的实施例中，出于方便的缘故，在必要时，可通过将实施例划分成多个部分或实施例来描述各实施例。然而，除非另外清楚明确指出，否则它们决不是彼此不相关，而是这些部分或实施例中的一个是其他部分或实施例的部分或全部的修改、细节、补充说明等。另外，在下面的实施例中，当提到元件的数目等(包括数目、数值、数量、范围等)时，它们不限于特定数目，除非另外特别明确指出或者除非原则上清楚地限于特定数目之外。元件的数目等可不小于或不大于指定数目。另外，在下面的实施例中，无须说，其部件(还包括元件、步骤等)不一定是不可缺少的，除非另外特别明确描述或者除非部件在原则上被认为是显然不可缺少的。同样地，在下面的实施例中，如果提到部件等的形状、位置关系等时，则假设形状、位置关系等包括与其基本上近似或相似的形状等，除非另外特别明确指出或者除非可认为它们在原则上显然不是这样。这还应当应用于以上的数值和范围。

下面将基于附图来详细描述实施例。注意的是，在用于例示实施例的所有附图中，用相同的参考标号指定具有相同功能的构件，并且省略对其的重复描述。在下面的实施例中，在原则上将不再重复对相同或类似部分的描述，除非特别必要。

在实施例中使用的附图中，甚至剖视图中也可省略阴影，以提高图示的清晰度，而甚至平面图中也可带阴影，以便提高图示的清晰度。

(实施例1)

(关于半导体器件的制造处理)

实施例1中的半导体器件包括非易失性存储器(非易失性存储元件、闪存存储器或非易失性半导体存储器件)。

将参照图1至图23来描述制造实施例1中的半导体器件的方法。图1至图23是实施例1中的半导体器件在其制造过程期间的主要部分剖视图。图1至图23中的每个是存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C的主要部分剖视图，该剖视图示出在存储区1A中非易失性存储器的存储元件(储存元件或存储单元)MC的形成、在较低击穿电压MISFET形成区1B中较低击穿电压MISFET 2的形成和在较高击穿电压MISFET形成区1C中较高击穿电压MISFET 3的形成。

本文中提到的存储区1A是半导体衬底SB的主表面中的将要形成非易失性存储器的存储元件的区域。较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C是半导体衬底SB的主表面中的将要形成***电路的区域。

存储区1A中形成的非易失性存储器的存储元件MC是单栅存储元件。存储元件MC在其电荷储存部分中使用捕获绝缘膜(能够在其中存储电荷的绝缘膜)。存储元件MC被描述为n沟道晶体管(即，n沟道MISFET)，但也可被描述为具有相反导电类型的p沟道晶体管(即，p沟道MISFET)。

***电路是除了非易失性存储器外的电路。***电路的示例包括诸如CPU的处理器、控制电路、感测放大器、列解码器、行解码器和输入/输出电路。形成在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的MISFET旨在用于***电路。

注意的是，较低击穿电压MISFET形成区1B是将要形成用于***电路的较低击穿电压MISFET 2的区域，较高击穿电压MISFET形成区1C是将要形成用于***电路的较高击穿电压MISFET 3的区域。

较高击穿电压MISFET 3的操作电压高于较低击穿电压MISFET 2的操作电压。换句话讲，较高击穿电压MISFET 3以第一电源电压进行操作并且较低击穿电压MISFET 2以比第一电源电压低的第二电源电压进行操作。如随后将描述的，较高击穿电压MISFET 3的栅绝缘膜的厚度大于较低击穿电压MISFET 2的栅绝缘膜的厚度。

形成存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C存在于相同的半导体衬底SB中。也就是说，存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C对应于相同半导体衬底SB的主表面的不同二维区域。

实施例1描述了在存储区1A中形成n沟道MISFET的情况。然而，还可以将导电类型反转并且在存储区1A中形成p沟道MISFET。同样地，实施例1描述了在较低击穿电压MISFET形成区1B中形成n沟道MISFET的情况。然而，还可以将导电类型反转并且在较低击穿电压MISFET形成区1B中形成p沟道MISFET或者在较低击穿电压MISFET形成区1B中形成n沟道MISFET和p沟道MISFET这两者。同样地，实施例1描述了在较高击穿电压MISFET形成区1C中形成n沟道MISFET的情况。然而，还可以将导电类型反转并且在较高击穿电压MISFET形成区1C中形成p沟道MISFET或者在较高击穿电压MISFET形成区1C中形成n沟道MISFET和p沟道MISFET这两者。

为了制造半导体器件，首先，如图1中所示，提供(制备)半导体衬底(半导体晶片)SB，该半导体衬底SB由具有例如大约为1至18Ωm的特定电阻的p型单晶硅等制成。然后，在半导体衬底SB的主表面中，形成限定有源区的隔离区ST。

隔离区ST由诸如二氧化硅的绝缘体制成并且可通过例如STI(浅沟槽隔离)方法、LOCOS(局部硅氧化)方法等来形成。例如，在半导体衬底SB的主表面中形成用于隔离的沟槽之后，在用于隔离的沟槽中内嵌由例如二氧化硅制成的绝缘膜，以能够形成隔离区ST。

也就是说，通过蚀刻等在半导体衬底SB的主表面中形成隔离沟槽(用于隔离的沟槽)之后，在半导体衬底SB的上方形成由二氧化硅(例如，臭氧TEOS(四乙基硅烷))膜等制成的绝缘膜以内嵌到隔离沟槽中。然后，使用CMP(化学机械抛光)方法等将绝缘膜抛光。因此，去除位于隔离沟槽外部的不需要的绝缘膜，而在隔离沟槽中留下能够形成隔离区ST的绝缘膜，隔离区ST由内嵌于隔离沟槽中的绝缘膜(绝缘体)制成。

通过隔离区ST，限定半导体衬底SB的有源区。在由隔离区ST限定的存储区1A的有源区中，以随后将描述的方式来形成存储元件MC。另外，在由隔离区ST限定的较低击穿电压MISFET形成区1B的有源区中，以随后将描述的方式来形成MISFET 2。另外，在由隔离区ST限定的较高击穿电压MISFET形成区1C的有源区中，以随后将描述的方式来形成MISFET 3。

接下来，如图2中所示，在半导体衬底SB的存储区1A中形成p型阱PW1，在较低击穿电压MISFET形成区1B中形成p型阱PW2并且在较高击穿电压MISFET形成区1C中形成p型阱PW3。

可通过例如将诸如硼(B)的p型杂质离子注入到半导体衬底SB等中来形成p型阱PW1、PW2和PW3。p型阱PW1、PW2和PW3被形成为从半导体衬底SB的主表面起的预定深度。可通过相同的离子注入步骤或不同的离子注入步骤来形成p型阱PW1、PW2和PW3。

注意的是，在必要时，还可在形成比p型阱PW1、PW2和PW3深的n型阱(未示出)之后形成p型阱PW1、PW2和PW3。

接下来，通过使用例如水性氢氟酸(HF)溶液等的湿蚀刻从半导体衬底SB的顶表面中去除天然氧化物膜，清洁半导体衬底SB的顶表面，以进行净化。这使半导体衬底SB(p型阱PW1、PW2和PW3)的顶表面(硅表面)暴露。

接下来，如图3中所示，在半导体衬底SB的顶表面(还包括p型阱PW1、PW2和PW3的相应顶表面)上方形成绝缘膜GF1。

绝缘膜GF1是用于在较高击穿电压MISFET形成区1C中形成的MISFET 3的栅绝缘膜的绝缘膜。绝缘膜GF1优选地由二氧化硅膜制成并且可通过热氧化处理(热氧化方法)来形成，但也可通过形成热氧化物膜并且随后在热氧化物膜上方沉积CVD膜(通过CVD方法形成的二氧化硅膜)来形成。绝缘膜GF1形成在位于存储区1A中的半导体衬底SB(p型阱PW1)上方、位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)上方以及位于较高击穿电压MISFET形成区1C中的半导体衬底SB(p型阱PW3)上方。图3示出绝缘膜GF1还形成在隔离区ST上方的情况。然而，当通过热氧化方法来形成绝缘膜GF1时，绝缘膜GF1没有形成在隔离区ST上方。优选地，控制作为绝缘膜GF1的二氧化硅膜的厚度(所形成的膜厚度)，使其不小于5nm，例如，大约为7至8nm。

接下来，如图4中所示，在半导体衬底SB上方，即，在绝缘膜GF1上方，使用光刻技术形成光致抗蚀剂图案PR1作为掩模层。光致抗蚀剂图案PR1形成在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，但不形成在存储区1A中。结果，位于较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的绝缘膜GF1被光致抗蚀剂图案PR1覆盖。另一方面，位于存储区1A中的绝缘膜GF1没有被光致抗蚀剂图案PR1覆盖，而是被暴露。

接下来，使用光致抗蚀剂图案PR1作为蚀刻掩模，蚀刻绝缘膜GF1。因此，从存储区1A中去除绝缘膜GF1，而在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中留下绝缘膜GF1。可酌情使用湿蚀刻作为此时执行的蚀刻。优选地，使用有可能蚀刻绝缘膜GF1和与绝缘膜GF1相比不太可能蚀刻半导体衬底SB的蚀刻剂作为蚀刻剂。例如，可酌情使用氢氟酸。在存储区1A中，由于从中去除了绝缘膜GF1，导致半导体衬底SB(p型阱PW1)的顶表面(硅表面)暴露。随后，去除光致抗蚀剂图案PR1。图5示出该处理阶段。

接下来，如图6中所示，在半导体衬底SB的主表面上方形成绝缘膜(多层绝缘膜)MZ。此时，在存储区1A中，在半导体衬底SB(p型阱PW1)的顶表面(硅表面)上方形成绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)上方的绝缘膜GF1上方形成绝缘膜MZ。在较高击穿电压MISFET形成区1C中，在半导体衬底SB(p型阱PW3)上方的绝缘膜GF1上方形成绝缘膜MZ。绝缘膜MZ是多层绝缘膜。本文中提到的多层绝缘膜对应于包括多个绝缘膜的多层膜。

绝缘膜MZ是用于在存储区1A中形成的存储元件MC的栅绝缘膜的绝缘膜，并且具有内部电荷储存部分(电荷储存层)。绝缘膜MZ包括绝缘膜MZ1、形成在绝缘膜MZ1上方的绝缘膜MZ2和形成在绝缘膜MZ2上方的绝缘膜MZ3。绝缘膜MZ1优选地由二氧化硅膜制成。绝缘膜MZ2优选地由氮化硅膜制成。绝缘膜MZ3优选地由二氧化硅膜制成。包括二氧化硅膜、氮化硅膜和二氧化硅膜的多层膜还可被视为ONO(氧化物-氮化物-氧化物)膜。

形成绝缘膜MZ的步骤包括形成绝缘膜MZ1的步骤、形成绝缘膜MZ2的步骤和形成绝缘膜MZ3的步骤。可如下地执行形成绝缘膜MZ的步骤。

也就是说，首先，形成绝缘膜MZ1(执行形成绝缘膜MZ1的步骤)。

绝缘膜MZ1由二氧化硅膜制成并且可通过热氧化处理(热氧化方法)来形成。对于在此时执行的热氧化处理，更优选地，使用RTO(快速热氧化)。可控制作为绝缘膜MZ1的二氧化硅膜的厚度(所形成的膜厚度)，使其是例如大约1至3nm。在另一个形式中，在通过热氧化来形成二氧化硅膜(绝缘膜MZ1)之后，执行热氮化处理或等离子体氮化处理。因此，还可以将二氧化硅膜(绝缘膜MZ1)氮化并且将氮引入二氧化硅膜中。在该情况下，绝缘膜MZ1由氮氧化硅膜形成。

当在位于存储区1A中的半导体衬底SB(p型阱PW1)的顶表面(硅表面)上方执行形成绝缘膜MZ1的步骤(用于形成绝缘膜MZ1的热氧化处理)时，形成绝缘膜MZ1。在执行形成绝缘膜MZ1的步骤之前的处理阶段中，较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的最靠外表面对应于绝缘膜GF1。因此，当在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中执行形成绝缘膜MZ1的步骤(用于形成绝缘膜MZ1的热氧化处理)时，绝缘膜GF1的厚度增大，而没有形成绝缘膜MZ1。当通过热氧化方法来形成绝缘膜MZ1时，绝缘膜MZ1没有形成在隔离区ST上方。

然后，形成绝缘膜MZ2(执行形成绝缘膜MZ2的步骤)。绝缘膜MZ2由氮化物膜制成并且可使用CVD(化学气相沉积)方法等来形成。可控制作为绝缘膜MZ2的氮化硅膜的膜厚度(所形成的膜厚度)，使其例如是大约5至13nm。可在一个步骤中一次性地或者在多个步骤中形成氮化硅膜。

当在存储区1A中执行形成绝缘膜MZ2的步骤时，在绝缘膜MZ1上方形成绝缘膜MZ2。在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，在绝缘膜GF1上方形成绝缘膜MZ2。绝缘膜MZ2还可形成在隔离区ST上方。

然后，形成绝缘膜MZ3(执行形成绝缘膜MZ3的步骤)。绝缘膜MZ3由二氧化硅膜制成并且可通过CVD方法、热氧化方法或CVD方法和热氧化方法这两者来形成。可控制作为绝缘膜MZ3的二氧化硅膜的膜厚度(所形成的膜厚度)，使其例如是大约2至4nm。

当在存储区1A中执行形成绝缘膜MZ3的步骤时，在绝缘膜MZ2上方形成绝缘膜MZ3。另外，在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，在绝缘膜MZ2上方形成绝缘膜MZ3。绝缘膜MZ3还可形成在隔离区ST上方的绝缘膜MZ2上方。

因此，执行形成绝缘膜MZ的步骤。当形成绝缘膜MZ的步骤结束时，在存储区1A中，绝缘膜MZ1、MZ2和MZ3接连地按升序形成在半导体衬底SB(n型阱PW1)上方。结果，在半导体衬底SB(p型阱PW1)上方，形成由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ。在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，在绝缘膜GF1上方形成由包括绝缘膜MZ2和MZ3的多层膜制成的绝缘膜MZ。在隔离区ST上方，还形成由包括绝缘膜MZ2和MZ3的多层膜制成的绝缘膜MZ。也就是说，在存储区1A中，绝缘膜MZ由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成，而在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，绝缘膜MZ由包括绝缘膜MZ2和MZ3的多层膜制成。

绝缘膜MZ1和MZ3中的每一个中的带隙的大小(宽度)大于绝缘膜MZ2中的带隙的大小(宽度)。具体地，由二氧化硅膜制成的绝缘膜MZ1和MZ3中的每个中的带隙是大约8至9eV并且大于氮化硅膜(绝缘膜MZ2)中的带隙(大约5.5eV)。

接下来，如图7和图8中所示，执行通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ并且在存储区1A中留下绝缘膜MZ的步骤。具体地，可如下地执行该步骤。

也就是说，如图7中所示，在半导体衬底SB上方，使用光刻技术形成光致抗蚀剂图案PR2作为掩模层。光致抗蚀剂图案PR2形成在存储区1A中，而不形成在较低击穿电压MISFET形成区1B或较高击穿电压MISFET形成区1C中。因此，存储区1A中的绝缘膜MZ被光致抗蚀剂图案PR2覆盖，而较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的绝缘膜MZ没有被光致抗蚀剂图案PR2覆盖，而是被暴露。

然后，使用光致抗蚀剂图案PR2作为蚀刻掩模，蚀刻绝缘膜MZ3，以将其从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除。优选地，使用湿蚀刻作为此时执行的蚀刻。可酌情使用允许以比氮化硅膜(MZ2)的选择性高的选择性蚀刻二氧化硅膜(MZ3)的蚀刻剂，例如氢氟酸作为蚀刻剂。也就是说，使用用于有可能蚀刻绝缘膜MZ3和与绝缘膜MZ3相比不太可能蚀刻绝缘膜MZ2的蚀刻剂，选择性蚀刻绝缘膜MZ3，以将其去除。蚀刻位于较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的绝缘膜MZ3，以将绝缘膜MZ3从其中去除。然而，位于被光致抗蚀剂图案PR2覆盖的存储区1A中的绝缘膜MZ(包括绝缘膜MZ3、MZ2和MZ1)没有被去除，并且保留下来。

然后，使用光致抗蚀剂图案PR2作为蚀刻掩模，蚀刻绝缘膜MZ2，以将其从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除。优选地，使用湿蚀刻作为此时执行的蚀刻。可酌情使用允许以比二氧化硅膜(绝缘膜GF1、MZ1和MZ3)的选择性高的选择性蚀刻氮化硅膜(绝缘膜MZ2)的蚀刻剂，例如热磷酸作为蚀刻剂。也就是说，使用用于有可能蚀刻绝缘膜MZ2和与绝缘膜MZ2相比不太可能蚀刻绝缘膜GF1和MZ3的蚀刻剂，选择性蚀刻绝缘膜MZ2，以将其去除。蚀刻位于较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的绝缘膜MZ2，以将绝缘膜MZ2从其中去除。然而，位于被光致抗蚀剂图案PR2覆盖的存储区1A中的绝缘膜MZ(包括绝缘膜MZ3、MZ2和MZ1)没有被去除，并且保留下来。随后，去除光致抗蚀剂图案PR2。图8对应于该处理阶段。

在另一个形式中，在使用光致抗蚀剂图案PR2作为蚀刻掩模通过湿蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ3之后，还可以去除光致抗蚀剂图案PR2，然后通过湿蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ2。图8对应于该处理阶段。在这种情况下，当在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中湿蚀刻绝缘膜MZ2时，在存储区1A中暴露绝缘膜MZ3。然而，由于使用用于与绝缘膜MZ2相比不太能蚀刻绝缘膜GF1和MZ3的蚀刻剂，例如热磷酸，因此可以抑制或防止存储区1A中的绝缘膜MZ3被蚀刻。这允许通过湿蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ2，并且还允许在存储区1A中留下层形式的绝缘膜MZ3。

因此，执行通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个去除绝缘膜MZ而在存储区1A中留下绝缘膜MZ的步骤。因此，如图8中所示，在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，作为从中去除了绝缘膜MZ的结果，绝缘膜GF1被暴露。另一方面，在存储区1A中，得到留下由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ的结构。

以上光致抗蚀剂图案PR2的端部部分(侧表面)位于隔离区ST上方。在另一个形式中，还可存在光致抗蚀剂图案PR2的端部部分(侧表面)不位于隔离区ST上方的情况。在该情况下，光致抗蚀剂图案PR2的端部部分(侧表面)位于存储区1A的有源区上方。然而，另外，在该情况下，光致抗蚀剂图案PR2需要被形成为，使绝缘膜MZ留在将要形成随后描述的栅电极MG(用于存储元件MC的栅电极)的区域中。因此，光致抗蚀剂图案PR2覆盖将要形成随后描述的栅电极MG的区域。

接下来，如图9中所示，在半导体衬底SB上方，使用光刻技术形成光致抗蚀剂图案PR3作为掩模层。光致抗蚀剂图案PR3形成在存储区1A和较高击穿电压MISFET形成区1C中的每一个中，而不形成在较低击穿电压MISFET形成区1B中。结果，在存储区1A中，绝缘膜MZ被光致抗蚀剂图案PR3覆盖，并且在较高击穿电压MISFET形成区1C中，绝缘膜GF1被光致抗蚀剂图案PR3覆盖。然而，在较低击穿电压MISFET形成区1B中，绝缘膜GF1没有被光致抗蚀剂图案PR3覆盖，而是被暴露。

接下来，使用光致抗蚀剂图案PR3作为蚀刻掩模，蚀刻绝缘膜GF1以将其从较低击穿电压MISFET形成区1B中去除，而绝缘膜MZ留在存储区1A中并且绝缘膜GF1留在较高击穿电压MISFET形成区1C中。可酌情使用湿蚀刻作为此时执行的蚀刻。优选地，使用用于有可能蚀刻绝缘膜GF1和与绝缘膜GF1相比不太可能蚀刻半导体衬底SB的蚀刻剂作为蚀刻剂。例如，可酌情使用氢氟酸。在较低击穿电压MISFET形成区1B中，作为从中去除了绝缘膜GF1的结果，半导体衬底SB(p型阱PW2)的顶表面(硅表面)被暴露。随后，去除光致抗蚀剂图案PR3。图10示出该处理阶段。

接下来，如图11中所示，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)的顶表面上方，形成绝缘膜GF2。

绝缘膜GF2是用于形成在较低击穿电压MISFET形成区1B中的MISFET 2的栅绝缘膜的绝缘膜。绝缘膜GF2优选地由二氧化硅膜制成并且可通过热氧化处理(热氧化方法)来形成。绝缘膜GF2的所形成的膜厚度小于在上述图3中示出的步骤中的绝缘膜GF1的所形成的膜厚度，并且被控制成是例如大约1至4nm。当在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)的顶表面(硅表面)上方执行形成绝缘膜GF2(用于形成绝缘膜GF2的热氧化处理)的步骤时，形成绝缘膜GF2。在执行形成绝缘膜GF2的步骤之前的处理阶段中，存储区1A中的最靠外表面对应于绝缘膜MZ3并且较高击穿电压MISFET形成区1C中的最靠外表面对应于绝缘膜GF1。因此，当在存储区1A中执行形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)时，绝缘膜MZ3的厚度增大，而没有形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，绝缘膜GF1的厚度增大，而没有形成绝缘膜GF2。注意的是，在包括在绝缘膜MZ中的绝缘膜MZ1、MZ2和MZ3之中，绝缘膜MZ3受形成绝缘膜GF2的步骤影响(其厚度增大)。因为绝缘膜MZ1被绝缘膜MZ2覆盖，因此没有向其供应氧。因此，绝缘膜MZ1不太可能受氧化步骤影响并且绝缘膜MZ1的厚度几乎不增大。

以这种方式，得到图11中示出的结构。在图11中示出的结构中，在存储区1A中，在半导体衬底SB(p型阱PW1)上方形成由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)上方形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，在半导体衬底SB(p型阱PW3)上方形成绝缘膜GF1。

接下来，如图12中所示，在半导体衬底SB的主表面(整个主表面)上方，形成硅膜PS作为用于形成栅电极的膜(导电膜)。在存储区1A中，在绝缘膜MZ上方形成硅膜PS。在较低击穿电压MISFET形成区1B中，在绝缘膜GF2上方形成硅膜PS。在较高击穿电压MISFET形成区1C中，在绝缘膜GF1上方形成硅膜PS。硅膜PS用作形成用于存储元件MC的栅电极MG的膜、形成用于MISFET 2的栅电极GE1的膜和形成用于MISFET 3的栅电极GE2的膜中的每一个。

硅膜PS由多晶硅膜制成并且可使用CVD方法等来形成。硅膜PS的厚度优选地被控制成是30至200nm，例如，大约100nm。还可以在非晶硅膜沉积期间将非晶硅膜形成为硅膜PS，然后通过后续热处理将非晶硅膜变成多晶硅膜。硅膜PS可以是其中引入n型杂质的掺杂多晶硅膜。在另一个形式中，硅膜PS还可以是其中引入p型杂质的掺杂多晶硅膜，或者其中无意地引入杂质的非掺杂多晶硅膜。在将n型或p型杂质引入硅膜PS中的情况下，可在沉积n型或p型杂质期间或之后将n型或p型杂质引入硅膜PS中。

接下来，如图13中所示，使用光刻技术或蚀刻技术对硅膜PS进行图案化，以形成栅电极MG、GE1和GE2。例如，可如下地执行该图案化步骤。

也就是说，首先，在硅膜PS上方，使用光刻技术来形成光致抗蚀剂图案(未示出)。在存储区1A中的将要形成栅电极MG的区域中、在较低击穿电压MISFET形成区1B中的将要形成栅电极GE1的区域中以及在较高击穿电压MISFET形成区1C中的将要形成栅电极GE2的区域中，形成光致抗蚀剂图案。然后，使用光致抗蚀剂图案作为蚀刻掩模，蚀刻(优选地，通过干蚀刻)硅膜PS，以进行图案化。然后，去除光致抗蚀剂图案。图13示出该处理阶段。

因此，对硅膜PS进行图案化，并且如图13中所示，形成均由图案化的硅膜PS制成的栅电极MG、GE1和GE2。在存储区1A中的绝缘膜MZ上方形成栅电极MG。在较低击穿电压MISFET形成区1B中的绝缘膜GF2上方形成栅电极GE1。在较高击穿电压MISFET形成区1C中的绝缘膜GF1上方形成栅电极GE2。也就是说，在存储区1A中，经由绝缘膜MZ在半导体衬底SB(p型阱PW1)上方形成栅电极MG。在较低击穿电压MISFET形成区1B中，经由绝缘膜GF2在半导体衬底SB(p型阱PW2)上方形成栅电极GE1。在较高击穿电压MISFET形成区1C中，经由绝缘膜GF1在半导体衬底SB(p型阱PW3)上方形成栅电极GE2。

在另一个形式中，还可通过形成硅膜PS，然后在硅膜PS上方形成用于覆层绝缘膜的绝缘膜，并且对包括绝缘膜和硅膜的多层膜进行图案化来形成栅电极MG、GE1和GE2。在这种情况下，在相应的栅电极MG、GE1和GE2上方，形成覆层绝缘膜。

接下来，在半导体衬底SB的整个主表面上方，使用CVD方法等来形成用于形成偏移分隔件OS的绝缘膜(诸如，例如，二氧化硅膜或包括氮化硅膜和二氧化硅膜的多层膜)。然后，使用各向异性蚀刻技术，对用于形成偏移分隔件OS的绝缘膜进行回蚀。结果，如图14中所示，在栅电极MG、GE1和GE2的相应侧壁上方，形成偏移分隔件(侧壁绝缘膜)OS。在另一个形式中，还可忽略形成偏移分隔件OS。

接下来，如图15中所示，在半导体衬底SB上方，使用光刻技术来形成光致抗蚀剂图案PR4作为掩模层。光致抗蚀剂图案PR4覆盖较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个并且暴露存储区1A。

接下来，如图15中所示，在存储区1A中，通过蚀刻来去除绝缘膜MZ3和MZ2中不被栅电极MG覆盖的部分。可使用各向异性干蚀刻作为此时执行的蚀刻。具体地，首先，在使得绝缘膜MZ2与绝缘膜MZ3相比不太可能被蚀刻的条件下，蚀刻绝缘膜MZ3中不被栅电极MG覆盖的部分以将其去除。然后，在使得绝缘膜MZ1与绝缘膜MZ2相比不太可能被蚀刻的条件下，蚀刻绝缘膜MZ2中的没有被栅电极MG覆盖的部分以将其去除。优选地，致使绝缘膜MZ1用作蚀刻停止膜并且以层的形式留下。注意的是，绝缘膜MZ(绝缘膜MZ3、MZ2和MZ1)的被栅电极MG覆盖的部分没有被蚀刻，并且保留。被光致抗蚀剂图案PR4覆盖的较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个没有被蚀刻。

接下来，如图16中所示，在位于存储区1A中的半导体衬底SB(p型阱PW1)中，通过离子注入方法等来形成n^-型半导体区EX1。

也就是说，在位于栅电极MG两侧的存储区1A中的p型阱PW1的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，以形成n^-型半导体区EX1。在用于形成n^-型半导体区EX1的离子注入期间，栅电极MG和偏移分隔件OS可用作掩模。因此，通过在栅电极MG的侧壁上方与偏移分隔件OS自对准来形成n^-型半导体区EX1。在离子注入期间，较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个被光致抗蚀剂图案PR4覆盖，使得n型杂质既没有被注入到较低击穿电压MISFET形成区1B中，也没有被注入到较高击穿电压MISFET形成区1C中。随后，去除光致抗蚀剂图案PR4。

接下来，如图17中所示，在半导体衬底SB上方，使用光刻技术来形成光致抗蚀剂图案PR5作为掩模层。光致抗蚀剂图案PR5覆盖存储区1A和较低击穿电压MISFET形成区1B，并且暴露较高击穿电压MISFET形成区1C。

接下来，如图17中所示，通过离子注入方法等，在位于较高击穿电压MISFET形成区1C中的半导体衬底SB(p型阱PW3)中形成n^-型半导体区EX3。

也就是说，在位于栅电极GE2两侧的较高击穿电压MISFET形成区1C中的p型阱PW3的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，以形成n^-型半导体区EX3。在用于形成n^-型半导体区EX3的离子注入期间，栅电极GE2和偏移分隔件OS可用作掩模。因此，通过在栅电极GE2的侧壁上方与偏移分隔件OS自对准来形成n^-型半导体区EX3。随后，去除光致抗蚀剂图案PR5。

接下来，如图18中所示，在半导体衬底SB上方，使用光刻技术来形成光致抗蚀剂图案PR6作为掩模层。光致抗蚀剂图案PR6覆盖存储区1A和较高击穿电压MISFET形成区1C中的每一个并且暴露较低击穿电压MISFET形成区1B。

接下来，如图18中所示，通过离子注入方法等，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)中形成n^-型半导体区EX2。

也就是说，在位于栅电极GE1两侧的较低击穿电压MISFET形成区1B中的p型阱PW2的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，以形成n^-型半导体区EX2。在用于形成n^-型半导体区EX2的离子注入期间，栅电极GE1和偏移分隔件OS可用作掩模。因此，通过在栅电极GE1的侧壁上方与偏移分隔件OS自对准来形成n^-型半导体区EX2。随后，去除光致抗蚀剂图案PR6。

还可以在同一离子注入步骤中，形成存储区1A中的n^-型半导体区EX1、较低击穿电压MISFET形成区1B中的n^-型半导体区EX2和较高击穿电压MISFET形成区1C中的n^-型半导体区EX3中的任一个的组合。

接下来，如图19中所示，在栅电极MG、GE1和GE2的相应侧壁上方，形成由绝缘膜制成的侧壁分隔件SW作为侧壁绝缘膜。

例如，可如下地执行形成侧壁分隔件SW的步骤。也就是说，在半导体衬底SB的整个主表面上方，使用CVD等来形成用于形成侧壁分隔件SW的绝缘膜，使其覆盖栅电极MG、GE1和GE2。然后，使用各向异性蚀刻技术，对绝缘膜进行回蚀。结果，如图19中所示，用于形成侧壁分隔件SW的绝缘膜选择性地留在栅电极MG、GE1和GE2的相应侧壁上方，以形成侧壁分隔件SW。

当形成侧壁分隔件SW时，可通过回蚀步骤来去除较低击穿电压MISFET形成区1B中的绝缘膜GF1的没有被栅电极GE1和侧壁分隔件SW覆盖的部分和较高击穿电压MISFET形成区1C中的绝缘膜GF2的没有被栅电极GE2和侧壁分隔件SW覆盖的部分。另外，当形成侧壁分隔件SW时，还可通过回蚀步骤来去除存储区1A中的绝缘膜MZ1的没有被栅电极MG和侧壁分隔件SW覆盖的部分。

接下来，如图20中所示，通过离子注入方法等，在位于存储区1A中的半导体衬底SB(p型阱PW1)中形成n⁺型半导体区SD1，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)中形成n⁺型半导体区SD2，并且在位于较高击穿电压MISFET形成区1C中的半导体衬底SB(p型阱PW3)中形成n⁺型半导体区SD3。

也就是说，在存储区1A中的位于栅电极MG和侧壁分隔件SW两侧的p型阱PW1的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，以形成n⁺型半导体区SD1。在用于形成n⁺型半导体区SD1的离子注入期间，栅电极MG和其侧壁上方的侧壁分隔件SW可用作掩模。因此，通过与栅电极MG的侧壁上方的侧壁分隔件SW的侧表面自对准来形成n⁺型半导体区SD1。结果，在位于存储区1A中的半导体衬底SB(p型阱PW1)中，在包括栅电极MG和其侧壁上方的侧壁分隔件SW的结构的两侧(在栅长度方向上的两侧)，形成n⁺型半导体区SD1。n⁺型半导体区SD1的杂质浓度比n^-型半导体区EX1的杂质浓度高并且结深比n^-型半导体区EX1的结深深。

另外，在较低击穿电压MISFET形成区1B中的位于栅电极GE1和侧壁分隔件SW两侧的p型阱PW2的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，以形成n⁺型半导体区SD2。在用于形成n⁺型半导体区SD2的离子注入期间，栅电极GE1和其侧壁上方的侧壁分隔件SW可用作掩模。因此，通过与栅电极MG的侧壁上方的侧壁分隔件SW的侧表面自对准来形成n⁺型半导体区SD2。结果，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)中，在包括栅电极GE1和其侧壁上方的侧壁分隔件SW的结构的两侧(在栅长度方向上的两侧)，形成n⁺型半导体区SD2。n⁺型半导体区SD2的杂质浓度比n^-型半导体区EX2的杂质浓度高并且结深比n^-型半导体区EX2的结深深。

另外，在较高击穿电压MISFET形成区1C中的位于栅电极GE2和侧壁分隔件SW两侧的p型阱PW2的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，以形成n⁺型半导体区SD3。在用于形成n⁺型半导体区SD3的离子注入期间，栅电极GE2和其侧壁上方的侧壁分隔件SW可用作掩模。因此，通过与栅电极GE2的侧壁上方的侧壁分隔件SW的侧表面自对准来形成n⁺型半导体区SD3。结果，在位于较高击穿电压MISFET形成区1C中的半导体衬底SB(p型阱PW3)中，在包括栅电极GE2和其侧壁上方的侧壁分隔件SW的结构的两侧(在栅长度方向上的两侧)，形成n⁺型半导体区SD3。n⁺型半导体区SD3的杂质浓度比n^-型半导体区EX3的杂质浓度高并且结深比n^-型半导体区EX3的结深深。

存储区1A中的n⁺型半导体区SD1、较低击穿电压MISFET形成区1B中的n⁺型半导体区SD2和较高击穿电压MISFET形成区1C中的n⁺型半导体区SD3可通过同一离子注入步骤来形成，但是也可通过不同离子注入步骤来形成。

在另一个形式中，n⁺型半导体区SD1还可形成为比n^-型半导体区EX1浅。在该情况下，n⁺型半导体区SD1被形成为被包围在n^-型半导体区EX1中。另外，n⁺型半导体区SD3还可形成为比n^-型半导体区EX3浅。在该情况下，n⁺型半导体区SD3被形成为被包围在n^-型半导体区EX3中。

接下来，执行激活退火作为用于激活之前引入的杂质的热处理。

因此，在存储区1A中形成存储元件MC，在较低击穿电压MISFET形成区1B中形成较低击穿电压MISFET 2，并且在较高击穿电压MISFET形成区1C中形成较高击穿电压MISFET3。栅电极MG用作存储元件MC的栅电极，并且栅电极MG下方的绝缘膜MZ用作存储元件MC的栅绝缘膜。另外，栅电极GE1用作MISFET 2的栅电极，并且栅电极GE1下方的绝缘膜GF2用作MISFET 2的栅绝缘膜。另外，栅电极GE2用作MISFET 3的栅电极，并且栅电极GE2下方的绝缘膜GF1用作MISFET 3的栅绝缘膜。

在位于存储区1A中的半导体衬底SB(p型阱PW1)中，n^-型半导体区EX1和杂质浓度比n^-型半导体区EX1的杂质浓度高的n⁺型半导体区SD1形成均用作存储元件MC的源或漏半导体区(源/漏区)的n型半导体区。在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)中，n^-型半导体区EX2和杂质浓度比n^-型半导体区EX2的杂质浓度高的n⁺型半导体区SD2形成均用作MISFET 2的源或漏半导体区(源/漏区)的n型半导体区。在位于较高击穿电压MISFET形成区1C中的半导体衬底SB(p型阱PW3)中，n^-型半导体区EX3和杂质浓度比n^-型半导体区EX3的杂质浓度高的n⁺型半导体区SD3形成均用作MISFET 3的源或漏半导体区(源/漏区)的n型半导体区。

接下来，如图21中所示，通过自对准多晶硅化物(Salicide)(自对准硅化物)处理，形成金属硅化物层SL。可如下地形成金属硅化物层SL。

首先，在必要时执行蚀刻，以清洁(暴露)n⁺型半导体区SD1、SD2和SD3相应的上表面和栅电极MG、GE1和GE2相应的上表面。然后，在半导体衬底SB的主表面上方，形成用于形成金属硅化物层SL的金属膜，使其覆盖栅电极MG、GE1和GE2和侧壁分隔件SW。金属膜由例如钴膜、镍膜或镍-铂合金膜等制成。然后，对半导体衬底SB执行热处理，以致使n⁺型半导体区SD1、SD2和SD3相应的上部部分和栅电极MG、GE1和GE2相应的上部部分与前述的金属膜反应。结果，如图21中所示，金属硅化物层SL形成在n⁺型半导体区SD1、SD2和SD3和栅电极MG、GE1和GE2相应的上部部分中。然后，去除没有反应的金属膜。图21示出该处理阶段中的剖视图。通过形成金属硅化物层SL，可减小栅电极MG、GE1和GE2和n⁺型半导体区SD1、SD2和SD3的接触电阻、扩散电阻等。当不必要有金属硅化物层SL时，还可省略其形成。

接下来，如图22中所示，在半导体衬底SB的整个主表面上方，形成绝缘膜IL1作为层间绝缘膜，使其覆盖栅电极MG、GE1和GE2和侧壁分隔件SW。可使用单层二氧化硅膜、包括氮化硅膜和氮化硅膜上方的较厚二氧化硅膜的多层膜等作为绝缘膜IL1。在形成绝缘膜IL1之后，在必要时，还可通过CMP(化学机械抛光)对绝缘膜IL1的上表面进行抛光，以进行平面化。

接下来，使用利用光刻方法在绝缘膜IL1上方形成的光致抗蚀剂图案(未示出)作为蚀刻掩模，干蚀刻绝缘膜IL1，以使其形成有接触孔。然后，在接触孔中，形成由钨(W)等制成的导电塞PG。例如，通过在包括接触孔内部的绝缘膜IL1上方接连地形成屏障导体膜和钨膜，并且随后通过CMP方法、回蚀方法等去除位于接触孔外部的不需要的主导体膜和不需要的屏障导体膜，可形成塞PG。塞PG电耦合到n⁺型半导体区SD1、SD2和SD3上方的金属硅化物层SL、栅电极MG、GE1和GE2上方的金属硅化物层SL等。

接下来，如图23中所示，在导电塞PG内嵌于其中的绝缘膜IL1上方，形成绝缘膜IL2并且在绝缘膜IL2的预定区域中形成布线沟槽。然后，在布线沟槽中，使用单镶嵌技术来内嵌布线M1。例如，布线M1是包含铜作为主要成分的铜布线(内嵌铜布线)。布线M1借助塞PG电耦合到n⁺型半导体区SD1、SD2和SD3、栅电极MG、GE1和GE2等。

然后，使用双镶嵌方法等，形成第二层和后续层中的电线，但是在本文中省略了对其的图示和描述。注意的是，布线M1和位于其上方的层中的布线不限于镶嵌布线并且还可通过对用于电线的导体膜进行图案化来形成。布线M1和位于其上方的层中的布线还可以是钨布线、铝布线等。

以这种方式，制造实施例1中的半导体器件。

<关于半导体器件的结构>

实施例1中的半导体器件包括非易失性存储元件MC。存储元件MC是单栅存储元件并且形成在半导体衬底SB的存储区1A中。

具体地，如图20等中，存储元件MC包括形成在位于存储区1A中的半导体衬底SB上方(p型阱PW1上方)的绝缘膜MZ和形成在绝缘膜MZ上方的栅电极(存储器栅电极)MG。也就是说，经由绝缘膜MZ在位于存储区1A中的半导体衬底SB(p型阱PW1)的顶表面上方形成栅电极MG，绝缘膜MZ用作具有电荷储存部分的栅绝缘膜。存储元件MC还包括：侧壁分隔件SW，其形成在栅电极MG的侧壁上方；以及源或漏n型半导体区(n^-型半导体区EX1和n⁺型半导体区SD1)，其形成在半导体衬底SB的p型阱PW1中。

***半导体衬底SB(p型阱PW1)和栅电极MG之间的绝缘膜MZ用作栅绝缘膜并且具有内部电荷储存部分。绝缘膜MZ由包括绝缘膜MZ1、形成在绝缘膜MZ1上方的绝缘膜MZ2和形成在绝缘膜MZ2上方的绝缘膜MZ3的多层膜(多层绝缘膜)制成。

在绝缘膜MZ中，绝缘膜MZ2具有电荷储存功能。也就是说，在绝缘膜MZ中，绝缘膜MZ2旨在将电荷存储在其中并且用作电荷储存层(电荷储存部分)。也就是说，绝缘膜MZ2是形成在绝缘膜MZ中的捕获绝缘膜。本文中提到的捕获绝缘膜是指能够将电荷储存在其中的绝缘膜。因此，绝缘膜MZ可被视为具有内部电荷储存部分的绝缘膜(即本文中的绝缘膜MZ2)。

在绝缘膜MZ中，位于作为捕获绝缘膜的绝缘膜MZ2上方和下方的绝缘膜MZ3和MZ1中的每一个可用作电荷阻挡层，用于将电荷约束于捕获绝缘膜。通过使用作为捕获绝缘膜的绝缘膜MZ2***均用作电荷阻挡层的绝缘膜MZ1和MZ3之间的结构，电荷可被储存在绝缘膜MZ2中。

在绝缘膜MZ中，绝缘膜MZ2上方的绝缘膜MZ3和绝缘膜MZ2下方的绝缘膜MZ1中相应的带隙需要大于绝缘膜MZ3和MZ1之间的电荷储存层(即本文中的绝缘膜MZ2)中的带隙。也就是说，绝缘膜MZ1和MZ3中相应的带隙大于作为捕获绝缘膜的绝缘膜MZ2中的带隙。通过满足该需要，允许具有绝缘膜MZ2作为电荷储存层***其间的绝缘膜MZ3和MZ1中的每一个被用作电荷阻挡层。由于二氧化硅膜的带隙大于氮化硅膜中的带隙，因此可以使用氮化硅膜作为绝缘膜MZ2并且使用二氧化硅膜作为绝缘膜MZ1和MZ3中的每一个。然而，还可使用氮氧化硅膜作为绝缘膜MZ1。

存储元件MC是场效应晶体管，包括具有内部电荷储存部分的栅绝缘膜(即本文中的绝缘膜MZ)。通过致使电荷被储存或保持在绝缘膜MZ中的绝缘膜MZ2中，信息可被存储在存储元件MC中。

例如，在对存储元件MC进行写操作期间，电子被注入绝缘膜MZ中的绝缘膜MZ2中，使存储元件MC成为写状态。通过将电子从半导体衬底SB(p型阱PW1)注入本文中的绝缘膜MZ中的绝缘膜MZ2中，可使存储元件MC成为写状态。在对存储元件MC进行擦除操作期间，空穴(正空穴)被注入本文中的绝缘膜MZ中的绝缘膜MZ2中，使存储元件MC成为擦除状态。通过将空穴从栅电极MG注入其中的绝缘膜MZ中的绝缘膜MZ2中，可使存储元件MC成为擦除状态。可使用电场协助隧穿(Fowler Nordheim tunneling)在擦除操作期间执行电荷(本文中，空穴)从栅电极MG注入绝缘膜MZ中。在对存储元件MC进行读操作期间，通过使用与写状态和擦除状态下不同的存储元件MC的阈值电压，可以确定存储元件MC是处于写状态还是擦除状态。

实施例1中的半导体器件还包括形成在半导体衬底SB的较低击穿电压MISFET形成区1B中形成的较低击穿电压MISFET 2和形成在半导体衬底SB的较高击穿电压MISFET形成区1C中的较高击穿电压MISFET 3。

具体地，如图20等中所示，较低击穿电压MISFET 2包括形成在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)上方的绝缘膜GF2和形成在绝缘膜GF2上方的栅电极GE1。也就是说，经由用作栅绝缘膜的绝缘膜GF2，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)的顶表面上方形成栅电极GE1。较低击穿电压MISFET 2还包括形成在栅电极GE1的侧壁上方的侧壁分隔件SW和形成在半导体衬底SB的p型阱PW2中的源或漏n型半导体区(n^-型半导体区EX2和n⁺型半导体区SD2)。

同样如图20等中所示，较高击穿电压MISFET 3包括形成在位于较高击穿电压MISFET形成区1C中的半导体衬底SB(p型阱PW3)上方的绝缘膜GF1和形成在绝缘膜GF1上方的栅电极GE2。也就是说，经由用作栅绝缘膜的绝缘膜GF1，在位于较高击穿电压MISFET形成区1C中的半导体衬底SB(p型阱PW3)的顶表面上方形成栅电极GE2。较高击穿电压MISFET 3还包括形成在栅电极GE2的侧壁上方的侧壁分隔件SW和形成在半导体衬底SB的p型阱PW3中的源或漏n型半导体区(n^-型半导体区EX3和n⁺型半导体区SD3)。

较高击穿电压MISFET形成区1C中的***栅电极GE2和半导体衬底SB(p型阱PW3)之间的绝缘膜GF1的厚度大于较低击穿电压MISFET形成区1B中的***栅电极GE1和半导体衬底SB(p型阱PW2)之间的绝缘膜GF2的厚度。因此，MISFET 3的击穿电压高于MISFET2的击穿电压。

<关于研究例>

将描述本发明的发明人所研究的研究例。

图24至图28是本发明的发明人所研究的研究例中的半导体器件在其制造过程期间的主要部分剖视图。参照图24至图28，将描述第一研究例中的制造过程。

在得到上述图2中示出的结构之后，在第一研究例的情况下，如图24中所示，在位于存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的半导体衬底SB上方，形成绝缘膜MZ。绝缘膜MZ由包括绝缘膜MZ1(二氧化硅膜)、形成在绝缘膜MZ1上方的绝缘膜MZ2(氮化硅膜)和形成在绝缘膜MZ2上方的绝缘膜MZ3(二氧化硅膜)的多层膜制成。

然后，如图25中所示，通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中去除绝缘膜MZ，而在存储区1A中留下绝缘膜MZ。此时，可使用覆盖存储器1A而暴露较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个的光致抗蚀剂图案(未示出)作为蚀刻掩模。

然后，如图26中所示，在位于较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的半导体衬底SB(p型阱PW2和PW3)的顶表面上方，形成绝缘膜GF1(二氧化硅膜)。

当执行形成绝缘膜GF1的步骤(用于形成绝缘膜GF1的热氧化处理)时，在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，在半导体衬底SB(p型阱PW2和PW3)的顶表面(硅表面)上方形成绝缘膜GF1。在存储区1A中，绝缘膜MZ3的厚度增大，而不形成绝缘膜GF1。

然后，如图27中所示，通过蚀刻从较低击穿电压MISFET形成区1B去除绝缘膜GF1，而在存储区1A中留下绝缘膜MZ并且在较高击穿电压MISFET形成区1C中留下绝缘膜MZ。此时，可使用覆盖存储区1A和较高击穿电压MISFET形成区1C中的每个并且暴露较低击穿电压MISFET形成区1B的光致抗蚀剂图案(未示出)作为蚀刻掩模。

然后，如图28中所示，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)的顶表面上方，形成绝缘膜GF2(二氧化硅膜)。

当执行形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)时，在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)的顶表面(硅表面)上方形成绝缘膜GF2。在存储区1A中，绝缘膜MZ3的厚度增大，而没有形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，绝缘膜GF1的厚度增大，而不形成绝缘膜GF2。

因此，得到图28中示出的结构。在图28中，在存储区1A中，在半导体衬底SB(p型阱PW1)上方，形成由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)上方形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，在半导体衬底SB(p型阱PW3)上方形成绝缘膜GF1。以与上述图11中所示的情况相同的方式，同样在图28中示出的情况下，较高击穿电压MISFET形成区1C中形成的绝缘膜GF1的厚度大于较低击穿电压MISFET形成区1B中形成的绝缘膜GF2的厚度。

然后，同样在第一研究例的情况下，执行上述图12至图23中示出的处理步骤，但在本文中省略了对其的图示和描述。

图29至图34是本发明的发明人所研究的第二研究例中的半导体器件的主要部分剖视图。参照图29至图34，将描述第二研究例中的制造过程。

在得到上述图2中示出的结构之后，在第二研究例的情况下，如图29中所示，在位于存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的半导体衬底SB上方，形成绝缘膜GF1(二氧化硅膜)。

然后，如图30中所示，通过蚀刻从较低击穿电压MISFET形成区1B中去除绝缘膜GF1，而在存储区1A和较高击穿电压MISFET形成区1C中的每一个中留下绝缘膜GF1。此时，可使用覆盖存储器1A和较高击穿电压MISFET形成区1C中的每一个而暴露较低击穿电压MISFET形成区1B的光致抗蚀剂图案(未示出)作为蚀刻掩模。

然后，如图31中所示，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)的顶表面上方，形成绝缘膜GF2(二氧化硅膜)。

当执行形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)时，在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)的顶表面(硅表面)上方形成绝缘膜GF2。在存储区1A和较高击穿电压MISFET形成区1C中的每一个中，绝缘膜GF1的厚度增大，而不形成绝缘膜GF2。

然后，如图32中所示，通过蚀刻从存储区1A中去除绝缘膜GF1，而在较低击穿电压MISFET形成区1B中留下绝缘膜GF2并且在较高击穿电压MISFET形成区1C中留下绝缘膜GF1。此时，可使用覆盖较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个并且暴露存储区1A的光致抗蚀剂图案(未示出)作为蚀刻掩模。

然后，如图33中所示，在半导体衬底SB的主表面上方，形成绝缘膜MZ。此时，在存储区1A中，在半导体衬底SB(p型阱PW1)的顶表面(硅表面)上方，形成绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)上方的绝缘膜GF1上方形成绝缘膜MZ。在较高击穿电压MISFET形成区1C中，在半导体衬底SB(p型阱PW3)上方的绝缘膜GF1上方形成绝缘膜MZ。在存储区1A中，绝缘膜MZ由包括绝缘膜MZ1(二氧化硅膜)、绝缘膜MZ1上方的绝缘膜MZ2(氮化硅膜)和绝缘膜MZ2上方的绝缘膜MZ3(二氧化硅膜)的多层膜制成。在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，绝缘膜MZ由包括绝缘膜MZ2(氮化硅膜)和绝缘膜MZ2上方的绝缘膜MZ3(二氧化硅膜)的多层膜制成。

然后，如图34中所示，通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ，而在存储区1A中留下绝缘膜MZ。此时，可使用覆盖存储区1A并且暴露较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个的光致抗蚀剂图案(未示出)作为蚀刻掩模。

因此，得到图34中示出的结构。在图34中，在存储区1A中，在半导体衬底SB(p型阱PW1)上方，形成由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体衬底(p型阱PW2)上方形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，在半导体衬底SB(p型阱PW3)上方形成绝缘膜GF1。以与上述图11中所示的情况相同的方式，同样在图34中示出的情况下，较高击穿电压MISFET形成区1C中形成的绝缘膜GF1的厚度大于较低击穿电压MISFET形成区1B中形成的绝缘膜GF2的厚度。

然后，同样在第二研究例的情况下，执行上述图12至图23中示出的处理步骤，但在本文中省略了对其的图示和描述。

<关于研究的背景>

本发明的发明人已经研究了用于在同一半导体衬底SB中形成具有不同厚度的栅绝缘膜的非易失性存储元件MC和MISFET 2和3的技术。在这种情况下，还可考虑独立地提供用于形成非易失性存储元件MC的栅电极(MG)的硅膜和用于形成MISFET 2和3的栅电极(GE1和GE2)的硅膜。然而，这样使半导体器件的制造过程复杂并且增加了半导体器件的制造成本。

因此，本发明的发明人已经研究了以下技术：当在同一半导体衬底SB中形成具有不同厚度的栅绝缘膜的非易失性存储元件MC和MISFET 2和3时，可使用公共膜(对应于以上的硅膜PS)来形成非易失性存储元件MC的栅电极(MG)、MISFET 2的栅电极(GE1)和MISFET 3的栅电极(GE2)。为了实现该技术，在得到在存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中形成用于栅绝缘膜的相应的绝缘膜的结构之后，必须形成用于形成栅电极MG、GE1和GE2的膜(对应于以上的硅膜PS)。

也就是说，如上述图11、图28和图34中所示，必须得到以下结构：在存储区1A中形成用于存储元件MC的栅绝缘膜的绝缘膜MZ，在较低击穿电压MISFET形成区1B中形成用于MISFET 2的栅绝缘膜的绝缘膜GF2并且在较高击穿电压MISFET形成区1C中形成用于MISFET3的栅绝缘膜的绝缘膜GF1。在得到该结构之后，形成用于形成栅电极MG、GE1和GE2的膜(对应于以上的硅膜PS)并且对该膜进行图案化，以能够形成存储元件MC的栅电极MG、MISFET 2的栅电极GE1和MISFET 3的栅电极GE2。

为了得到在存储区1A中形成绝缘膜MZ、在较低击穿电压MISFET形成区1B中形成绝缘膜GF2并且在较高击穿电压MISFET形成区1C中形成绝缘膜GF1的结构，可考虑使用各种处理步骤。然而，研究结果是，本发明已经发现，取决于形成单独的膜MZ、GF1和GF2的次序，会引起各种问题。

例如，在上述图24至图28中示出的第一研究例的情况下，在形成绝缘膜MZ的步骤之后，执行形成绝缘膜GF1的步骤，然后执行形成绝缘膜GF2的步骤。因此，在第一研究例的情况下，依次执行形成绝缘膜MZ的步骤(图24)、去除绝缘膜MZ的步骤(图25)、形成绝缘膜GF1的步骤(图26)、去除绝缘膜GF1的步骤(图27)和形成绝缘膜GF2的步骤(图28)。在按该处理步骤次序形成绝缘膜膜MZ、GF1和GF2的第一研究例的情况下，会引起以下问题。

也就是说，在形成绝缘膜GF1的步骤中形成的绝缘膜(二氧化硅膜)的厚度大于形成绝缘膜GF2的步骤中形成的绝缘膜的厚度。因此，在形成绝缘膜GF1的步骤中的氧化效果更好。结果，当如第一研究例中在形成绝缘膜MZ之后执行形成绝缘膜GF1的步骤时，存储区1A中的绝缘膜MZ受形成绝缘膜GF1的步骤影响，就将形成在存储区1A中的存储元件MC的特性而言，这样是不利的。例如，在形成绝缘膜GF1的步骤中，氧化存储区1A中的绝缘膜MZ的绝缘膜MZ3，使其具有增大厚度。然而，当绝缘膜MZ3的厚度过度地增大时，它会使要形成在存储区1A中的存储元件MC的特性劣化。例如，当绝缘膜MZ3的厚度增大时，在存储元件MC中，电荷不太可能从栅电极MG注入绝缘膜MZ的绝缘膜MZ2中。另外，在形成绝缘膜GF1的步骤中存储区1A中的绝缘膜MZ3得到厚度增大时，难以控制其厚度的增量。因此，如第一研究例在形成绝缘膜MZ之后执行形成绝缘膜GF1的步骤导致绝缘膜MZ的厚度(尤其是绝缘膜MZ3的厚度)变化，因此导致存储元件MC的特性变化。这样造成半导体器件的可靠性劣化。

在上述图29至图34中示出的第二研究例的情况下，在形成绝缘膜GF1的步骤之后，执行形成绝缘膜GF2的步骤，然后执行形成绝缘膜MZ的步骤。因此，在第二研究例的情况下，执行形成绝缘膜GF1的步骤，然后执行形成绝缘膜GF2的步骤。因此，在第一研究例的情况下，依次执行形成绝缘膜GF1的步骤(图29)、去除绝缘膜GF1的步骤(图30)、形成绝缘膜GF2的步骤(图31)、去除绝缘膜GF1的步骤(图32)、形成绝缘膜MZ的步骤(图33)和去除绝缘膜MZ的步骤(图34)。在按该处理步骤次序形成绝缘膜膜MZ、GF1和GF2的第二研究例的情况下，会引起以下问题。

也就是说，当在形成绝缘膜GF1和GF2之后最后形成绝缘膜MZ时，在形成绝缘膜MZ的步骤(图33)之后，必须从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ，如图34中所示。然而，在该情况下，当旨在通过蚀刻从较低击穿电压MISFET形成区1B中去除绝缘膜GF2上方的绝缘膜MZ时，绝缘膜GF2还会或多或少被蚀刻。也就是说，当旨在通过蚀刻从较低击穿电压MISFET形成区1B中去除绝缘膜GF2上方的绝缘膜MZ时，将绝缘膜GF2暴露于蚀刻剂，以便去除绝缘膜MZ。因此，难以完全防止绝缘膜GF2被蚀刻，绝缘膜GF2会或多或少被蚀刻。由于较低击穿电压MISFET形成区1B中的绝缘膜GF2薄，因此当从较低击穿电压MISFET形成区1B中去除绝缘膜MZ时，绝缘膜GF2显著受蚀刻影响。另外，当在从较低击穿电压MISFET形成区1B中去除绝缘膜MZ时通过蚀刻来蚀刻绝缘膜GF2时，难以控制其蚀刻量。结果，如第二研究例中执行的，在形成绝缘膜GF2之后执行形成绝缘膜MZ的步骤导致图34中示出的处理阶段中的绝缘膜GF2的厚度变化(即，MISFET 2的栅绝缘膜的厚度变化)，因此导致MISFET 2的特性变化。这样造成半导体器件的可靠性劣化。

<关于主要特性特征和效果>

实施例1的主要特性特征中的一个是，在半导体衬底SB中形成具有不同厚度的栅绝缘膜的非易失性存储元件MC和MISFET 2和3，并且使用公共膜(对应于以上的硅膜PS)来形成存储元件MC的栅电极MG、MISFET 2的栅电极GE1和MISFET 3的栅电极GE2。因此，在得到在存储区1A中形成用于存储元件MC的栅绝缘膜的绝缘膜MZ，在较低击穿电压MISFET形成区1B中形成用于MISFET 2的栅绝缘膜的绝缘膜GF2并且在较高击穿电压MISFET形成区1C中形成用于MISFET 3的栅绝缘膜的绝缘膜GF1的结构(图11)之后，形成用于形成栅电极MG、GE1和GE2的膜(硅膜PS)。

实施例1的主要特性特征中的另一个是，在绝缘膜MZ、GF1和GF2之中，依次地，首先形成绝缘膜GF1，然后形成绝缘膜MZ和GF2。也就是说，在形成绝缘膜GF1的步骤之后，执行形成绝缘膜MZ的步骤，然后执行形成绝缘膜GF2的步骤。因此，在实施例1的情况下，在该步骤中执行形成绝缘膜GF1的步骤(图3)、去除绝缘膜GF1的步骤(图5)、形成绝缘膜MZ的步骤(图6)、去除绝缘膜MZ的步骤(图8)、去除绝缘膜GF1的步骤(图10)和形成绝缘膜GF2的步骤(图11)。这样可减轻诸如与以上的第一研究例和第二研究例相关联地描述的问题。

也就是说，由于在形成绝缘膜GF1的步骤中形成的绝缘膜(二氧化硅膜)的厚度大于形成绝缘膜GF2的步骤中形成的绝缘膜的厚度，因此在形成绝缘膜GF1的步骤中的氧化效果更好。因此，当如以上第一研究例中一样在形成绝缘膜MZ的步骤之后执行形成绝缘膜GF1的步骤时，存储区1A中的绝缘膜MZ受形成绝缘膜GF1的步骤影响。这样会不利地影响存储元件MC的特性并且变化存储元件MC的特性。

相比之下，在实施例1中，在形成绝缘膜MZ的步骤之前执行形成绝缘膜GF1的步骤。这样可防止存储区1A中的绝缘膜受形成绝缘膜GF1的步骤影响。因此，这样可防止由于形成绝缘膜GF1的步骤对存储区1A中的绝缘膜MZ施加的影响而导致出现问题。

在实施例1中，在形成绝缘膜MZ的步骤之后执行形成绝缘膜GF2的步骤。结果，存储区1A中的绝缘膜MZ会受形成绝缘膜GF2的步骤影响。然而，由于在形成绝缘膜GF2的步骤中形成的绝缘膜(二氧化硅膜)的厚度小于形成绝缘膜GF1的步骤中形成的绝缘膜的厚度，因此在形成绝缘膜GF2的步骤中的氧化效果更差。因此，在实施例1中，在形成绝缘膜MZ的步骤之后执行形成绝缘膜GF1的步骤。然而，由于所形成的绝缘膜GF2具有更小的厚度，因此即使当存储区1A中的绝缘膜MZ受形成绝缘膜GF2的步骤影响时，施加到存储区1A中的绝缘膜MZ的影响不显著，并且是有限的。

当如以上的第二研究例地在形成绝缘膜GF1和GF2之后最后形成绝缘膜MZ时，在形成绝缘膜MZ的步骤(图33)之后，需要通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ，如图34中所示。通过在此时执行的蚀刻，较低击穿电压MISFET形成区1B中的绝缘膜GF2也会被蚀刻。这导致图34中示出的处理阶段中的绝缘膜GF2的厚度变化，即，MISFET 2的栅绝缘膜的厚度变化，因此导致MISFET 2的特性变化。

相比之下，在实施例1中，在形成绝缘膜MZ的步骤之后执行形成绝缘膜GF2的步骤。也就是说，在实施例1中，在形成绝缘膜MZ和GF1之后，最后形成绝缘膜GF2。因此，在形成绝缘膜MZ的步骤(图6)之后，需要从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ，如图8中所示。然而，在该处理阶段中，还未形成绝缘膜GF2。因此，当从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ时，绝缘膜GF2不受蚀刻影响。这样允许精确地控制较低击穿电压MISFET形成区1B中的绝缘膜GF2的厚度，使其是预期值。因此，可以精确地控制MISFET 2的栅绝缘膜(绝缘膜GF2)的厚度，使其是预期值，并且抑制或防止MISFET 2的特性变化。

在实施例1中，在形成绝缘膜GF1的步骤之后，执行形成绝缘膜MZ的步骤。结果，在形成绝缘膜MZ的步骤(图6)之后，需要通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ，如图8中所示。通过此时执行的蚀刻，较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的绝缘膜GF1也会或多或少被蚀刻。然而，较低击穿电压MISFET形成区1B中的绝缘膜GF1此后被去除。因此，即使当在通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ时较低击穿电压MISFET形成区1B中的绝缘膜GF1或多或少被蚀刻时，也没有引起问题。另外，由于将随后用作MISFET 3的栅绝缘膜的较高击穿电压MISFET形成区1C中的绝缘膜GF1具有大厚度，因此即使当在通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ时较高击穿电压MISFET形成区1C中的绝缘膜GF1或多或少被蚀刻时，也不太可能出现问题。也就是说，当形成绝缘膜GF1时，其厚度相对大。因此，即使当在通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ时绝缘膜GF1受蚀刻影响时，对绝缘膜GF1施加的影响也不显著，并且是有限的，使得不太可能引起问题。也就是说，当在去除绝缘膜MZ期间较厚绝缘膜GF1和较薄绝缘膜GF2受蚀刻影响时，对较薄绝缘膜GF2施加的影响相对大。因此，在实施例1中，在形成绝缘膜GF2的步骤之前执行形成绝缘膜MZ的步骤，以防止在去除绝缘膜MZ期间更薄的绝缘膜GF2受蚀刻影响。

因此，在实施例1中，在形成绝缘膜MZ的步骤之前形成比绝缘膜GF2厚的绝缘膜GF1，并且在形成绝缘膜MZ的步骤之后形成较薄的绝缘膜GF2。这样可防止形成绝缘膜GF1的步骤影响绝缘膜MZ并且可靠地控制存储元件MC的栅绝缘膜的结构，使其是预期配置。结果，可以可靠地为存储元件MC提供预期特性并且可靠地防止存储元件MC的特性变化。另外，由于可以防止去除绝缘膜MZ的步骤影响更薄的绝缘膜GF2，因此可以使用更薄的绝缘膜GF2作为栅绝缘膜来向MISFET 2可靠地提供预期特性并且可靠地防止MISFET 2的特性变化。这样可提高包括具有不同厚度的栅绝缘膜的MISFET 2和3和非易失性存储元件MC的半导体器件的性能，并且还提高该半导体器件的可靠性。

在以上第二研究例的情况下，在通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ之后，形成硅膜PS。然而，当在去除绝缘膜MZ期间通过蚀刻在较低击穿电压MISFET形成区1B中的绝缘膜GF2中形成小孔时，在MMISFET 2的栅电极GE1和沟道区之间会有漏电流流动。

相比之下，在实施例1的情况下，在形成绝缘膜GF2的步骤之后，形成硅膜PS。因此，即使当在去除绝缘膜MZ期间通过蚀刻在绝缘膜GF1中形成小孔时，可通过形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)来消除绝缘膜GF1中的小孔。这样可以可靠地防止在MISFET 2和3中的每一个的栅绝缘膜中形成小孔，因此抑制或防止在MISFET 2和3中的每一个中的栅电极和沟道区之间有漏电流流动。结果，可进一步提高半导体器件的可靠性。

(实施例2)

将参照图35至图58来描述实施例2中的半导体器件的制造方法。图35至图58是实施例2中的半导体器件在其制造过程期间的主要部分剖视图。图35至图58示出存储区1A、较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D的主要部分剖视图。

存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C与上述实施例1中相同，而中间击穿电压MISFET形成区1D是将形成用于***电路的中间击穿电压MISFET 4的区域。注意的是，较高击穿电压MISFET 3的操作电压高于中间击穿电压MISFET4的操作电压，并且中间击穿电压MISFET 4的操作电压高于较低击穿电压MISFET 2的操作电压。如随后将描述的，较高击穿电压MISFET 3的栅绝缘膜的厚度比中间击穿电压MISFET4的栅绝缘膜的厚度厚，并且中间击穿电压MISFET 4的栅绝缘膜的厚度比较低击穿电压MISFET 2的栅绝缘膜的厚度厚。

在同一半导体衬底SB中，存在存储区1A、较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D。也就是说，存储区1A、较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D对应于同一半导体衬底SB的主表面的不同二维区域。

为了制造半导体器件，提供半导体衬底(半导体晶片)SB，然后，如图35和图36中所示，形成限定半导体衬底SB的主表面中的有源区的隔离区ST。然后，使用离子注入方法，在半导体衬底SB的存储区1A中形成p型阱PW1，在较低击穿电压MISFET形成区1B中形成p型阱PW2，在较高击穿电压MISFET形成区1C中形成p型阱PW3，并且在中间击穿电压MISFET形成区1D中形成p型阱PW4。结果，得到与上述图2对应的图35和图36中的每一个中示出的结构。

接下来，清洁半导体衬底SB的顶表面，然后，在半导体衬底SB的顶表面(还包括p型阱PW1、PW2、PW3和PW4相应的顶表面)上方形成绝缘膜GF1。结果，得到与上述图3对应的图37和图38中的每一个中示出的结构。在位于存储区1A(p型阱PW1)中的半导体衬底SB上方、位于较低击穿电压MISFET形成区1B(p型阱PW2)中的半导体衬底SB上方、位于较高击穿电压MISFET形成区1C(p型阱PW3)中的半导体衬底SB上方和位于中间击穿电压MISFET形成区1D(p型阱PW4)中的半导体衬底SB上方形成绝缘膜GF1。以与上述实施例1中相同的方式，绝缘膜GF1是用于形成在较高击穿电压MISFET形成区1C中的MISFET 3的栅绝缘膜的绝缘膜。形成绝缘膜GF1的方法和绝缘膜GF1的材料与上述实施例1中的相同。可控制作为栅绝缘膜GF1的二氧化硅膜的厚度(所形成的膜厚度)，使其是例如大约9mm至13mm。

接下来，形成覆盖存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个而暴露中间击穿电压MISFET形成区1D的光致抗蚀剂图案(未示出)。然后，使用光致抗蚀剂图案作为蚀刻掩模，蚀刻绝缘膜GF1。通过蚀刻，从中间击穿电压MISFET形成区1D中去除绝缘膜GF1，而在存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中留下绝缘膜GF1。在中间击穿电压MISFET形成区1D中，作为从中去除了绝缘膜GF1的结果，导致半导体衬底SB(p型阱PW4)的顶表面(硅表面)被暴露。可酌情使用湿蚀刻作为此时执行的蚀刻。可酌情使用例如氢氟酸作为蚀刻剂。随后，去除光致抗蚀剂图案。图39和图40示出该处理阶段。

接下来，如图41和图42中所示，在位于中间击穿电压MISFET形成区1D(p型阱PW4)中的的半导体衬底SB的顶表面上方，形成绝缘膜GF3。

绝缘膜GF3是用于形成在中间击穿电压MISFET形成区1D中的MISFET 4的栅绝缘膜的绝缘膜。绝缘膜GF3优选地由二氧化硅膜制成并且可通过热氧化处理(热氧化方法)来形成。绝缘膜GF3的所形成的膜厚度小于上述图37和图38中示出的处理步骤中的绝缘膜GF1的所形成的膜厚度并且可被控制，使其是例如大约7至8nm。当在位于中间击穿电压MISFET形成区1D中的半导体衬底SB(p型阱PW4)的顶表面(硅表面)上方执行形成绝缘膜GF3的步骤(用于形成绝缘膜GF3的热氧化处理)时，形成绝缘膜GF3。另外，当在存储区1A、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中执行形成绝缘膜GF3的步骤(用于形成绝缘膜GF3的热氧化处理)时，绝缘膜GF1的厚度增大，而不形成绝缘膜GF3。

接下来，形成覆盖较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个并暴露存储区1A的光致抗蚀剂图案(未示出)。然后，使用光致抗蚀剂图案作为蚀刻掩模，蚀刻绝缘膜GF1。通过蚀刻，从存储区1A中去除绝缘膜GF1，而在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中留下绝缘膜GF1并且在中间击穿电压MISFET形成区1D中留下绝缘膜GF3。在存储区1A中，作为从中去除了绝缘膜GF1的结果，导致半导体衬底SB(p型阱PW1)的顶表面(硅表面)被暴露。可酌情使用湿蚀刻作为此时执行的蚀刻。可酌情使用例如氢氟酸作为蚀刻剂。随后，去除光致抗蚀剂图案。图43和图44示出该处理阶段。

接下来，如图45和图46中所示，在半导体衬底SB的主表面上方，形成绝缘膜(多层绝缘膜)MZ。此时，在存储区1A中，在半导体衬底SB(p型阱PW1)的顶表面(硅表面)上方形成绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)上方的绝缘膜GF1上方形成绝缘膜MZ。在较高击穿电压MISFET形成区1C中，在半导体衬底SB(p型阱PW3)上方的绝缘膜GF1上方形成绝缘膜MZ。在中间低击穿电压MISFET形成区1D中，在半导体衬底SB(p型阱PW4)上方的绝缘膜GF3上方形成绝缘膜MZ。绝缘膜MZ的构造和形成绝缘膜MZ的方法与上述实施例1中相同。因此，在存储区1A中，绝缘膜MZ由包括绝缘膜MZ1、绝缘膜MZ1上方的绝缘膜MZ2和绝缘膜MZ2上方的绝缘膜MZ3的多层膜制成。在中间击穿电压MISFET形成区1D中，绝缘膜MZ由包括绝缘膜MZ2和绝缘膜MZ2上方的绝缘膜MZ3的多层膜制成，类似于较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的绝缘膜MZ。以与上述实施例1中相同的方式，绝缘膜MZ1和MZ3中的每一个中的带隙大于绝缘膜MZ2中的带隙。

接下来，如图47和图48中所示，执行通过蚀刻从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除绝缘膜MZ而在存储区1A中留下绝缘膜MZ的步骤。可按与上述实施例1中相同的方式(上述图7和图8中示出的处理步骤)执行该处理步骤。

具体地，可如下地执行该处理步骤。

首先，形成覆盖存储区1A而暴露较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个的光致抗蚀剂图案(未示出)。然后，使用光致抗蚀剂图案作为蚀刻掩模，蚀刻绝缘膜MZ3，以从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除。优选地，使用湿蚀刻作为此时执行的蚀刻。可使用与上述实施例1中所使用相同的蚀刻剂(例如，氢氟酸)。然后，使用以上光致抗蚀剂图案作为蚀刻掩模，蚀刻绝缘膜MZ2，以从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除。优选地，使用湿蚀刻作为此时执行的蚀刻。可使用与上述实施例1中所使用相同的蚀刻剂(例如，氢氟酸)。随后，去除以上的光致抗蚀剂图案。

在另一个实施例中，还可以使用以上光致抗蚀剂图案从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除绝缘膜MZ3，随后去除以上的光致抗蚀剂图案，然后从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除绝缘膜MZ2。在这种情况下，通过湿蚀刻从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除绝缘膜MZ2。此时，由于使用与绝缘膜MZ2相比不太能蚀刻绝缘膜GF1和MZ3的蚀刻剂(例如，热磷酸)，因此可以抑制或防止存储区1A中的绝缘膜MZ3被蚀刻。

因此，如图47中所示，得到以下结构：在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，作为从中去除了绝缘膜MZ的结果，导致绝缘膜GF1被暴露，并且在中间击穿电压MISFET形成区1D中，作为从中去除了绝缘膜MZ的结果，导致绝缘膜GF3被暴露，而在存储区1A中，由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ被保留。

接下来，形成覆盖存储区1A、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个并暴露较低击穿电压MISFET形成区1B的光致抗蚀剂图案(未示出)。然后，使用光致抗蚀剂图案作为蚀刻掩模，通过蚀刻从较低击穿电压MISFET形成区1B中去除绝缘膜GF1。通过蚀刻，从较低击穿电压MISFET形成区1B中去除绝缘膜GF1，而绝缘膜MZ留在存储区1A中，绝缘膜GF1留在较高击穿电压MISFET形成区1C中并且绝缘膜GF3留在中间击穿电压MISFET形成区1D中。在较低击穿电压MISFET形成区1B中，作为从中去除了绝缘膜GF1的结果，导致半导体衬底SB(p型阱PW1)的顶表面(硅表面)被暴露。可酌情使用湿蚀刻作为此时执行的蚀刻。可酌情使用例如氢氟酸作为蚀刻剂。随后，去除光致抗蚀剂图案。图49和图50示出该处理阶段。

接下来，如图51和图52中所示，在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)的顶表面上方，形成绝缘膜GF2。

以与上述实施例1中相同的方式，绝缘膜GF2是用于较低击穿电压MISFET形成区1B中形成的MISFET 2的栅绝缘膜的绝缘膜。形成绝缘膜GF2的方法和绝缘膜GF2的材料与上述实施例1中相同。绝缘膜GF2的所形成的膜厚度小于上述图41和图42中示出的处理步骤中的绝缘膜GF3的所形成的膜厚度并且可被控制，使其是例如大约1至4nm。当在位于较低击穿电压MISFET形成区1B中的半导体衬底SB(p型阱PW2)的顶表面(硅表面)上方执行形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)时，形成绝缘膜GF2。另外，当在存储区1A中执行形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)时，绝缘膜MZ3的厚度增大，而不形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，绝缘膜GF1的厚度增大，而不形成绝缘膜GF2。在中间击穿电压MISFET形成区1D中，绝缘膜GF3的厚度增大，而不形成绝缘膜GF2。

因此，得到图51和图52中示出的结构。在图51和图52中示出的结构中，在存储区1A中，在半导体衬底SB(p型阱PW1)上方形成由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体衬底SB(p型阱PW2)上方形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，在半导体衬底SB(p型阱PW3)上方形成绝缘膜GF1。在中间击穿电压MISFET形成区1D中，在半导体衬底SB(p型阱PW4)上方形成绝缘膜GF3。在这个处理阶段中，较高击穿电压MISFET形成区1C中的绝缘膜GF1的厚度大于中间击穿电压MISFET形成区1D中的绝缘膜GF3的厚度，并且中间击穿电压MISFET形成区1D中的绝缘膜GF3的厚度大于较低击穿电压MISFET形成区1B中的绝缘膜GF2的厚度。

接下来，如图53和图54中所示，在半导体衬底SB的主表面(整个主表面)上方，形成硅膜PS作为用于形成栅电极MG、GE1、GE2和GE3的膜(导电膜)。形成硅膜PS的方法和硅膜PS的材料与上述实施例1中相同。在存储区1A中，在绝缘膜MZ上方形成硅膜PS。在较低击穿电压MISFET形成区1B中，在绝缘膜GF2上方形成硅膜PS。在较高击穿电压MISFET形成区1C中，在绝缘膜GF1上方形成硅膜PS。在中间击穿电压MISFET形成区1D中，在绝缘膜GF3上方形成硅膜PS。

接下来，如图55和图56中所示，使用光刻技术和蚀刻技术对硅膜PS进行图案化，以形成栅电极MG、GE1、GE2和GE3。可按与上述实施例中相同的方式来执行图案化步骤。栅电极MG、GE1、GE2和GE3由经图案化的硅膜PS制成。

栅电极MG形成在存储区1A中的绝缘膜MZ上方。栅电极GE1形成在较低击穿电压MISFET形成区1B中的绝缘膜GF2上方。栅电极GE2形成在较高击穿电压MISFET形成区1C中的绝缘膜GF1上方。栅电极GE3形成在中间击穿电压MISFET形成区1D中的绝缘膜GF3上方。也就是说，在存储区1A中，经由绝缘膜MZ在半导体衬底SB(p型阱PW1)上方形成栅电极MG。在较低击穿电压MISFET形成区1B中，经由绝缘膜GF2在半导体衬底SB(p型阱PW2)上方形成栅电极GE1。在较高击穿电压MISFET形成区1C中，经由绝缘膜GF1在半导体衬底SB(p型阱PW3)上方形成栅电极GE2。在中间击穿电压MISFET形成区1D中，经由绝缘膜GF3在半导体衬底SB(p型阱PW4)上方形成栅电极GE3。

在另一个形式中，还可以在硅膜PS上方形成用于覆盖绝缘膜的绝缘膜，然后对包括绝缘膜和硅膜的多层膜进行图案化，因此在栅电极MG、GE1、GE2和GE3上方形成相应的覆盖绝缘膜。

以下的处理步骤与上述实施例1中的上述图14至图23中示出的处理步骤基本上相同。

也就是说，以与上述实施例1中的上述图14中示出的处理步骤中相同的方式，在必要时，在栅电极MG、GE1、GE2和GE3的相应侧壁上方形成偏离分隔件OS。然而后，以与上述实施例1中的上述图15中示出的处理步骤相同的方式，在存储区1A中，通过蚀刻来去除绝缘膜MZ3和MZ2的没有被栅电极MG覆盖的部分。然后，以与上述图16至图18中示出的处理步骤相同的方式，使用离子注入方法，形成n^-型半导体区EX1、EX2、EX3和EX4。由于n^-型半导体区EX1、EX2和EX3与上述实施例1中的相同，因此本文中省略对其的重复描述。当形成n^-型半导体区EX4时，栅电极GE3和偏离分隔件OS用作掩模。结果，n^-型半导体区EX4形成在中间击穿电压MISFET形成区1D中的半导体衬底SB(p型阱PW4)中的栅电极GE3的两侧(在栅长度方向上的两侧)。

然后，以与上述图19中示出的处理步骤相同的方式，在栅电极MG、GE1、GE2和GE3的相应侧壁上方，形成侧壁分隔件SW。然后，以与上述图20中示出的处理步骤相同的方式，使用离子注入方法，形成n⁺型半导体区SD1、SD2、SD3和SD4。由于n⁺型半导体区SD1、SD2和SD3与上述实施例1中的相同，因此本文中省略对其的重复描述。当形成n⁺型半导体区SD4时，栅电极GE3和其相应侧壁上方的侧壁分隔件SW用作掩模。结果，n⁺型半导体区SD4形成在中间击穿电压MISFET形成区1D中的半导体衬底SB(p型阱PW4)中的包括栅电极MG和其相应侧壁上方的侧壁分隔件SW的结构的两侧(在栅长度方向上的两侧)。然后，执行激活退火。以这种方式，得到图57和图58中示出的结构。

因此，在存储区1A中形成存储元件MC，在较低击穿电压MISFET形成区1B中形成较低击穿电压MISFET 2，在较高击穿电压MISFET形成区1C中形成较高击穿电压MISFET 3并且在中间击穿电压MISFET形成区1D中形成中间击穿电压MISFET 4。存储元件MC、较低击穿电压MISFET 2和较高击穿电压MISFET 3的相应构造基本上与如实施例1中描述的相同。栅电极GE3用作中间击穿电压MISFET 4的栅电极，并且栅电极GE3下方的绝缘膜GF3用作MISFET4的栅绝缘膜。n^-型半导体区EX4和杂质浓度比n^-型半导体区EX4的杂质浓度高的n⁺型半导体区SD4形成均用作MISFET 4的源或漏半导体区(源/漏区)的n型半导体区。***栅电极GE2和半导体衬底SB之间的绝缘膜GF1的厚度大于***栅电极GE3和半导体衬底SB之间的绝缘膜GF3的厚度。***栅电极GE3和半导体衬底SB之间的绝缘膜GF3的厚度大于***栅电极GE2和半导体衬底SB之间的绝缘膜GF2的厚度。

然后，以与上述实施例中相同的方式，形成以上的金属硅化物层SL、以上的绝缘膜IL1、以上的塞PG、以上的绝缘膜IL2和以上的布线M1，但本文中省略对其的图示和重复描述。

在实施例2中，同样，通过向其应用与应用于上述实施例1相同的技术思路从而创造性地改进其制造过程，可得到如以上在实施例1中描述的那些效果。

也就是说，在实施例2中，在同一半导体衬底SB中，形成具有不同厚度的栅绝缘膜的非易失性存储元件MC和MISFET 2、3和4，并且使用公共膜(对应于以上的硅膜PS)来形成其相应的栅电极MG、GE1、GE2和GE3。因此，在得到在存储区1A中形成绝缘膜MZ、在较低击穿电压MISFET形成区1B中形成绝缘膜GF2、在较高击穿电压MISFET形成区1C中形成绝缘膜GF1并且在中间击穿电压MISFET形成区1D中形成绝缘膜GF3(图51和图52)的结构之后，形成用于形成栅电极MG、GE1、GE2和GE3的膜(硅膜PS)。

另外，在实施例2中，在绝缘膜MZ、GF1、GF2和GF3之中，首先形成绝缘膜GF1，然后依次形成绝缘膜GF3、MZ和GF2。这样可减轻与以上的第一研究例和第二研究例关联描述的问题。

也就是说，在绝缘膜GF1、GF2和GF3之中，绝缘膜GF1最厚，绝缘膜GF3第二厚而绝缘膜GF2最薄。因此，在形成绝缘膜GF1的步骤、形成绝缘膜GF2的步骤和形成绝缘膜GF3的步骤之中，形成绝缘膜GF1的步骤具有最好的氧化效果，形成绝缘膜GF3的步骤具有第二好的氧化效果而形成绝缘膜GF2的步骤具有最差的氧化效果。因此，在实施例2中，在依次执行形成绝缘膜GF1的步骤和形成绝缘膜GF3的步骤之后，执行绝缘膜MZ的步骤。这样可防止存储区1A中的绝缘膜MZ受形成绝缘膜GF1的步骤和形成绝缘膜GF3的步骤影响。结果，可以防止因形成绝缘膜GF1的步骤和形成绝缘膜GF3的步骤对存储区1A中的绝缘膜MZ施加的影响而导致的问题(如与以上的第一研究例关联描述的问题)。

另外，在实施例2中，在形成绝缘膜MZ的步骤之后，执行形成绝缘膜GF2的步骤。因此，存储区1A中的绝缘膜MZ有可能可受形成绝缘膜GF2的步骤影响。然而，在形成绝缘膜GF2的步骤中形成的绝缘膜GF2薄。因此，即使当存储区1A中的绝缘膜MZ受形成绝缘膜MZ2的步骤影响时，对存储区1A中的绝缘膜MZ施加的影响也不显著，并且是有限的。因此，不太可能引起问题。

假定以下情况：不同于实施例2中，在形成绝缘膜GF1、GF2和GF3之后，最后形成绝缘膜MZ。在这种情况下，在形成绝缘膜MZ的步骤之后，需要通过蚀刻从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除绝缘膜MZ。通过此时执行的蚀刻，较低击穿电压MISFET形成区1B中的绝缘膜GF2也会被蚀刻。这导致绝缘膜GF2的厚度变化，即，MISFET 2的栅绝缘膜的厚度变化，因此导致MISFET 2的特性变化，如与以上的第二研究例相关联地描述的。

相比之下，在实施例2中，在执行形成绝缘膜MZ的步骤之后，执行形成绝缘膜GF2的步骤。这样可防止当从较低击穿电压MISFET形成区1B、较高击穿电压MISFET形成区1C和中间击穿电压MISFET形成区1D中的每一个中去除绝缘膜MZ时绝缘膜GF2受蚀刻影响。这允许精确地控制较低击穿电压MISFET形成区1B中的绝缘膜GF2的厚度，使其是预期值。因此，可以控制MISFET 2的栅绝缘膜(绝缘膜GF2)的厚度，使其是预期值，并且抑制或防止MISFET 2的特性变化。

因此，在实施例2中，在形成绝缘膜MZ的步骤之后，形成在绝缘膜GF1、GF2和GF3之中的具有最小厚度的绝缘膜GF2，而在形成绝缘膜MZ的步骤之前，形成其他的绝缘膜GF1和GF3。这样可防止形成绝缘膜GF1的步骤和形成绝缘膜GF3的步骤影响绝缘膜MZ，因此可靠地控制存储元件MC的栅绝缘膜的结构，使其是预期构造。因此，可以可靠地为存储元件NC提供预期特性并且可靠地防止存储元件MC的特性变化。另外，由于可以防止去除绝缘膜MZ的步骤影响薄绝缘膜GF2，因此可以使用薄绝缘膜GF2作为栅绝缘膜来为MISFET 2可靠地提供预期特性并且可靠地防止MISFET 2的特性变化。结果，可以提高包括具有不同厚度的栅绝缘膜的MISFET 2、3、4和非易失性存储元件MC的半导体器件的性能并且提高半导体器件的可靠性。

在实施例2的情况下，在形成绝缘膜GF2的步骤之后，形成硅膜PS。因此，即使当在去除绝缘膜MZ时的蚀刻中在绝缘膜GF1和GF3中形成小孔时，可在形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)中，消除绝缘膜GF1和GF3中的小孔。这样可以可靠地防止在MISFET 2、3和4中的每一个的栅绝缘膜中形成小孔。结果，可提高半导体器件的可靠性。

以下是上述实施例1和实施例2的总结。

也就是说，在同一半导体衬底(SB)中，形成具有不同厚度的相应栅绝缘膜的非易失性存储元件(MC)和多种类型的MISFET。在这种情况下，使用公共膜(对应于以上的硅膜PS)来形成存储元件(MC)和以上多种类型的MISFET。因此，必须得到以下结构(上述图11中示出的结构或上述图51和图52中示出的结构)：在要形成存储元件和以上多种类型的MISFET的相应区域中，形成适宜的栅绝缘膜。在以上多种类型的MISFET之中，具有最薄栅绝缘膜的MISFET在本文中被称为较低击穿电压晶体管。在形成用于存储元件(MC)的栅绝缘膜的绝缘膜(对应于以上的绝缘膜MZ)之后，形成用于较低击穿电压晶体管的栅绝缘膜的绝缘膜(对应于以上的绝缘膜GF2)。在形成用于存储元件(MC)的栅绝缘膜的绝缘膜(对应于以上的绝缘膜MZ)之前，形成用于多种类型的MISFET中除了较低击穿电压晶体管外的那些晶体管的栅绝缘膜的绝缘膜(对应于以上的绝缘膜GF1和GF3)。这样可精确地控制较低击穿电压晶体管的栅绝缘膜的厚度，使其是预期值，并且可以可靠地控制存储元件(MC)的栅绝缘膜的结构，使其是预期构造。结果，可以提高半导体器件的性能及其稳定性。

(实施例3)

将参照图59至图80来描述实施例3中的半导体器件的制造方法。图59至图80是实施例3中的半导体器件在其制造过程期间的主要部分剖视图。图59至图80示出存储区1A1、存储区1A2、较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C的主要部分剖视图。

实施例3对应于使用SOI衬底10替代上述实施例1中的以上半导体衬底SB的情况。

首先，如图59至图60中所示，提供(制备)SOI(绝缘体上硅)衬底10。

SOI衬底10具有作为支撑衬底半导体衬底(支撑衬底)11、形成在半导体衬底11的主表面上方的绝缘层(内嵌的绝缘膜)12和形成在绝缘层12的上表面上方的半导体层13。

半导体衬底11是支撑绝缘层12和绝缘层12上方的结构的支撑衬底。半导体衬底11优选地是单晶硅衬底并且由例如p型单晶硅制成。绝缘层12优选地是二氧化硅膜并且还可被视为内嵌氧化物膜，即，BOX(埋入氧化物)层。半导体层13由单晶硅等制成。

接下来，在SOI衬底10中，形成隔离区(未示出)。通过以下步骤来形成隔离区：形成贯穿半导体层13和绝缘层12并且具有到达半导体衬底11的底部部分的沟槽，然后将绝缘膜(例如，二氧化硅膜)内嵌于沟槽中的每一个中。然后，使用光刻技术和蚀刻技术，从存储区1A1和较高击穿电压MISFET形成区1C中的每一个中去除半导体层13和绝缘层12。此时，存储区1A2和较低击穿电压MISFET形成区1B中的每一个中的半导体层13和绝缘层12没有被从中去除，并且被保留。因此，得到图61和图62中示出的结构。

这个处理阶段中的SOI衬底10被称为衬底10A。衬底10A具有要形成存储元件MC的存储区1A1和1A2、要形成较低击穿电压MISFET 2的较低击穿电压MISFET形成区1B和要形成较高击穿电压MISFET 3的较高击穿电压MISFET形成区1C。存储区1A1和1A2中的每一个对应于上述实施例1中的存储区1A。

衬底10A的存储区1A1和较高击穿电压MISFET形成区1C中的每一个在从中去除了半导体层13和绝缘层12之后形成在半导体衬底11的内部中。衬底10A的存储区1A2和较低击穿电压MISFET形成区1B中的每一个保持SOI结构(包括半导体衬底11、绝缘层12和半导体层13的多层结构)。也就是说，衬底10A的存储区1A2和较低击穿电压MISFET形成区1B中的每一个是具有绝缘层12上方的半导体层13、半导体衬底11上方的绝缘层12和半导体衬底11堆叠而成的多层结构(SOI结构)的区域。衬底10A的存储区1A1和较高击穿电压MISFET形成区1C中的每一个是由半导体衬底11在其整个厚度上方形成的区域。当以下提到衬底10A的主表面(或顶表面)时，衬底10A的主表面(或顶表面)与存储区1A2和较低击穿电压MISFET形成区1B中的每一个中的半导体层13的主表面(或顶表面)以及存储区1A1和较高击穿电压MISFET形成区1C中的每一个中的半导体衬底11的主表面(或顶表面)同义。

接下来，使用离子注入方法，分别在位于存储区1A1中的半导体衬底11和位于较高击穿电压MISFET形成区1C中的半导体衬底11中，形成p型阱PW11和PW12。在必要时，还可以使用离子注入方法，分别在位于存储区1A2中的半导体衬底11和位于较低击穿电压MISFET形成区1B中的半导体衬底11中，形成相应的p型阱PW(未示出)。

接下来，在清洁衬底10A的顶表面以进行净化之后，在衬底10A的顶表面上方形成绝缘膜GF1。因此，得到与上述图3对应的图63和图64中示出的结构。绝缘膜GF1形成在位于存储区1A1中的半导体衬底11(p型阱PW11)上方、位于存储区1A2中的半导体层13上方、位于较低击穿电压MISFET形成区1B中的半导体层13上方和位于较高击穿电压MISFET形成区1C中的半导体衬底11(p型阱PW12)上方。以与上述实施例中相同的方式，绝缘膜GF1是用于形成在较高击穿电压MISFET形成区1C中的MISFET 3的栅绝缘膜的绝缘膜。形成绝缘膜GF1的方法和绝缘膜GF1的厚度与上述实施例1中的相同。

接下来，形成覆盖较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个而暴露存储区1A1和1A2中的每一个的光致抗蚀剂图案(未示出)。然后，使用光致抗蚀剂图案作为蚀刻掩模，蚀刻绝缘膜GF1。通过蚀刻，从存储区1A1和1A2中的每一个中去除绝缘膜GF1，而在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中留下绝缘膜GF1。在存储区1A1中，暴露半导体衬底11(p型阱PW11)的顶表面(硅表面)，而在存储区1A2中，暴露半导体衬底13的顶表面(硅表面)。可酌情使用湿蚀刻作为此时执行的蚀刻。可酌情使用例如氢氟酸作为蚀刻剂。随后，去除光致抗蚀剂图案。图65和图66示出该处理阶段。

接下来，如图67和图68中所示，在衬底10A的主表面上方，形成绝缘膜(多层绝缘膜)MZ。此时，在存储区1A1中，在半导体衬底11(p型阱PW11)的顶表面(硅表面)上方形成绝缘膜MZ，而在存储区1A2中，在半导体衬底13的顶表面(硅表面)上方形成绝缘膜MZ。在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，在绝缘膜GF1上方形成绝缘膜MZ。绝缘膜MZ的构造和形成绝缘膜MZ的方法与上述实施例1中的相同。因此，存储区1A1和1A2中的每一个中的绝缘膜MZ由包括绝缘膜MZ1、绝缘膜MZ1上方的绝缘膜MZ2和绝缘膜MZ2上方的绝缘膜MZ3的多层膜制成。另一方面，较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中的绝缘膜MZ由包括绝缘膜MZ2和绝缘膜MZ2上方的绝缘膜MZ3的多层膜制成。

接下来，如图69和图70中所示，执行通过蚀刻从较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中去除绝缘膜MZ而在存储区1A1和1A2中的每一个中留下绝缘膜MZ的步骤。由于该步骤可按与上述实施例1中相同的方式(上述图7和图8中示出的步骤)执行，因此本文中省略对其的重复描述。在较低击穿电压MISFET形成区1B和较高击穿电压MISFET形成区1C中的每一个中，由于从中去除了绝缘膜MZ，导致绝缘膜GF1被暴露。

接下来，形成覆盖存储区1A1和1A2和较高击穿电压MISFET形成区1C中的每一个而暴露较低击穿电压MISFET形成区1B的光致抗蚀剂图案(未示出)。然后，使用光致抗蚀剂图案作为蚀刻掩模，通过蚀刻从较低击穿电压MISFET形成区1B中去除绝缘膜GF1。通过蚀刻，从较低击穿电压MISFET形成区1B中去除绝缘膜GF1，而在存储区1A1和1A2中的每一个中留下绝缘膜MZ并且在较高击穿电压MISFET形成区1C中留下绝缘膜GF1。在较低击穿电压MISFET形成区1B中，暴露半导体层13的顶表面(硅表面)。可酌情使用湿蚀刻作为此时执行的蚀刻。可酌情使用例如氢氟酸作为蚀刻剂。随后，去除光致抗蚀剂图案。图71和图72示出该处理阶段。

接下来，如图73和图74中所示，在位于较低击穿电压MISFET形成区1B中的半导体层13的顶表面上方，形成绝缘膜GF2。

以与上述实施例1相同的方式，绝缘膜GF2是用于形成在较低击穿电压MISFET形成区1B中的MISFET 2的栅绝缘膜的绝缘膜。形成绝缘膜GF2的方法以及绝缘膜GF2的材料和厚度与上述实施例1中的相同。当执行形成绝缘膜GF2的步骤(用于形成绝缘膜GF2的热氧化处理)时，在存储区1A1和1A2中的每一个中，绝缘膜MZ3的厚度增大，而不形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，绝缘膜GF1的厚度增大，而不形成绝缘膜GF2。

因此，得到图73和图74中示出的结构。在图73和图74中示出的结构中，在存储区1A1中，在半导体衬底11(p型阱PW11)上方形成由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ。在存储区1A2中，在半导体层13上方形成由包括绝缘膜MZ1、MZ2和MZ3的多层膜制成的绝缘膜MZ。在较低击穿电压MISFET形成区1B中，在半导体层13上方形成绝缘膜GF2。在较高击穿电压MISFET形成区1C中，在半导体衬底11(p型阱PW12)上方形成绝缘膜GF1。在该处理阶段中，较高击穿电压MISFET形成区1C中的绝缘膜GF1的厚度大于较低击穿电压MISFET形成区1B中的绝缘膜GF2的厚度。

接下来，如图75和图76中所示，在半导体衬底SB的主表面(整个主表面)上方，形成与上述实施例1中所形成相同的硅膜PS。硅膜PS是用于形成栅电极MG1、MG2、GE1和GE2的膜(导电膜)。在存储区1A1和1A2中的每一个中，在绝缘膜MZ上方形成硅膜PS。在较低击穿电压MISFET形成区1B中，在绝缘膜GF2上方形成硅膜PS。在较高击穿电压MISFET形成区1C中，在绝缘膜GF1上方形成硅膜PS。

接下来，如图77和图78中所示，以与上述实施例1中相同的方式，对硅膜PS进行图案化，以形成栅电极MG1、MG2、GE1和GE2。栅电极MG1和MG2对应于上述实施例1中的栅电极MG。存储区1A1中形成的栅电极MG是栅电极MG1，而存储区1A2中形成的栅电极MG是栅电极MG2。

栅电极MG1形成在存储区1A1中的绝缘膜MZ上方。栅电极MG2形成在存储区1A2中的绝缘膜MZ上方。栅电极GE1形成在较低击穿电压MISFET形成区1B中的绝缘膜GF2上方。栅电极GE2形成在较高击穿电压MISFET形成区1C中的绝缘膜GF1上方。也就是说，在存储区1A1中，经由绝缘膜MZ在半导体衬底11(p型阱PW11)上方形成栅电极MG1。在存储区1A2中，经由绝缘膜MZ在半导体层13上方形成栅电极MG2。在较低击穿电压MISFET形成区1B中，经由绝缘膜GF2在半导体层13上方形成栅电极MG1。在较高击穿电压MISFET形成区1C中，经由绝缘膜GF1在半导体衬底11(p型阱PW12)上方形成栅电极GE2。在另一个形式中，还可在栅电极MG1、MG2、GE1和GE2上方形成相应的覆盖绝缘膜。

后续的处理步骤与上述实施例中的上述图14至图23中示出的处理步骤基本上相同。通过执行与上述图14至图23中示出的处理步骤相同的处理步骤，可得到图79至图80中示出的结构。也就是说，在必要时，在栅电极MG1、MG2、GE1和GE2的相应侧壁上方形成偏移分隔件OS，然后使用离子注入方法，形成n^-型半导体区EX1a和EX1b和n^-型半导体区EX2和EX3。然后，在栅电极MG1、MG2、GE1和GE2的相应侧壁上方，形成侧壁分隔件SW。然后，使用离子注入方法，形成n⁺型半导体区SD1a和SD1b和n⁺型半导体区SD2和SD3。

注意的是，n^-型半导体区EX1a和EX1b对应于上述实施例1中的n^-型半导体区EX1。存储区1A1中形成的n^-型半导体区EX1是n^-型半导体区EX1a。存储区1A2中形成的n^-型半导体区EX1是n^-型半导体区EX1b。注意的是，n⁺型半导体区SD1a和SD1b对应于上述实施例1中的n⁺型半导体区SD1。存储区1A1中形成的n⁺型半导体区SD1是n⁺型半导体区SD1a。存储区1A2中形成的n⁺型半导体区SD1是n⁺型半导体区SD1b。

n^-型半导体区EX1a和n⁺型半导体区SD1a形成在位于存储区1A1中的半导体衬底11(p型阱PW11)中。n^-型半导体区EX1b和n⁺型半导体区SD1b形成在位于存储区1A2中的半导体衬底13中。n^-型半导体区EX2和n⁺型半导体区SD2形成在位于较低击穿电压MISFET形成区1B中的半导体层13中。n^-型半导体区EX3和n⁺型半导体区SD3形成在位于较高击穿电压MISFET形成区1C中的半导体衬底11(p型阱PW12)中。然后，执行激活退火。因此，得到图79和图80中示出的结构。

以这种方式，在存储区1A1和1A2中，形成相应的存储元件MC。在较低击穿电压MISFET形成区1B中，形成较低击穿电压MISFET 2。在较高击穿电压MISFET形成区1C中，形成较高击穿电压MISFET 3。

然后，以与上述实施例1中相同的方式，形成以上的金属硅化物层SL、以上的绝缘膜IL1、以上的塞PG、以上的绝缘膜IL2和以上的布线M1。然而，本文中省略对其的图示和重复描述。

在实施例3中，同样，以与上述实施例1中相同的方式，在形成绝缘膜MZ的步骤(图67和图68)之前，执行形成绝缘膜GF1的步骤(图63和图64)，并且在形成绝缘膜MZ的步骤(图67和图68)之后，执行形成绝缘膜GF2的步骤(图73和图74)。这样允许得到如以上实施例1中描述的效果。简言之，由于可以防止形成绝缘膜GF1的步骤影响绝缘膜MZ，因此可以可靠地控制存储元件MC中的每一个的栅绝缘膜的结构，使其是预期构造，并且可靠地防止存储元件MC的特性变化。另外，由于可以防止去除绝缘膜MZ的步骤影响薄绝缘膜GF2，因此可以可靠地防止MISFET 2的特性变化。这样可提高半导体器件的性能及其稳定性。

在实施例3中，还可得到以下效果。

也就是说，在较低击穿电压MISFET形成区1B中，在半导体层13上方形成绝缘膜GF1之后，形成绝缘膜MZ。这样可防止位于较低击穿电压MISFET形成区1B中的半导体层13在形成绝缘膜MZ的步骤中被消耗。结果，在图73和图74中示出的处理阶段中，容易确保位于较低击穿电压MISFET形成区1B中的半导体层13的厚度。

另外，在实施例3中，在图73和图74中示出的处理阶段中，允许位于存储区1A2和较低击穿电压MISFET形成区1B中的相应半导体层13具有大体相等的厚度。这样允许更容易地执行用于在存储区1A2中形成n^-型半导体区EX1b的离子注入步骤和用于在较低击穿电压MISFET形成区1B中形成n^-型半导体区EX2的离子注入步骤作为公共离子注入步骤。这样还允许更容易地执行用于在存储区1A2中形成n⁺型半导体区SD1b的离子注入步骤和用于在较低击穿电压MISFET形成区1B中形成n⁺型半导体区SD2的离子注入步骤作为公共离子注入步骤。

虽然目前已经基于本发明发明人所实现的本发明的实施例具体描述了本发明，但本发明不限于以上的实施例。应该理解，可在不脱离本发明主旨的范围内，在本发明中进行各种改变和修改。

Claims

1.一种制造半导体器件的方法，包括以下步骤：

(a)提供半导体衬底，所述半导体衬底包括要形成非易失性存储元件的第一区、要形成第一晶体管的第二区和要形成第二晶体管的第三区；

(b)在位于所述第一区、所述第二区和所述第三区中的所述半导体衬底上方，形成用于所述第一晶体管的栅绝缘膜的第一绝缘膜；

(c)在步骤(b)之后，从所述第一区去除所述第一绝缘膜，而在所述第二区和所述第三区中的每一个中留下所述第一绝缘膜；

(d)在步骤(c)之后，在位于所述第一区中的所述半导体衬底上方和在位于所述第二区和所述第三区中的每一个中的所述第一绝缘膜上方，形成用于所述存储元件的栅绝缘膜的第二绝缘膜；

(e)在步骤(d)之后，从所述第二区和所述第三区中的每一个去除所述第二绝缘膜，而在所述第一区中留下所述第二绝缘膜；

(f)在步骤(e)之后，从所述第三区去除所述第一绝缘膜，而在所述第一区中留下所述第二绝缘膜，并且在所述第二区中留下所述第一绝缘膜；

(g)在步骤(f)之后，在位于所述第三区中的所述半导体衬底上方，形成用于所述第二晶体管的栅绝缘膜的第三绝缘膜；

(h)在步骤(g)之后，在位于所述第一区中的所述第二绝缘膜上方、在位于所述第二区中的所述第一绝缘膜上方和在位于所述第三区中的所述第三绝缘膜上方，形成第一膜；以及

(i)在步骤(h)之后，对所述第一膜进行图案化，以形成用于所述存储元件的第一栅电极、用于所述第一晶体管的第二栅电极和用于所述第二晶体管的第三栅电极，

其中，经由所述第二绝缘膜，在位于所述第一区中的所述半导体衬底上方形成所述第一栅电极，

其中，经由所述第一绝缘膜，在位于所述第二区中的所述半导体衬底上方形成所述第二栅电极，

其中，经由所述第三绝缘膜，在位于所述第三区中的所述半导体衬底上方形成所述第三栅电极，

其中，***在所述第二栅电极和所述半导体衬底之间的所述第一绝缘膜的厚度大于***在所述第三栅电极和所述半导体衬底之间的所述第三绝缘膜的厚度，

其中，***在所述第一栅电极和所述半导体衬底之间的所述第二绝缘膜由包括第四绝缘膜、在所述第四绝缘膜上方的第五绝缘膜和在所述第五绝缘膜上方的第六绝缘膜的多层膜制成，以及

其中，所述第五绝缘膜具有电荷储存功能。

2.根据权利要求1所述的制造半导体器件的方法，

其中，所述第一绝缘膜由二氧化硅膜制成，以及

其中，所述第三绝缘膜由二氧化硅膜制成。

3.根据权利要求2所述的制造半导体器件的方法，

其中，通过热氧化方法来形成所述第一绝缘膜和所述第三绝缘膜中的每一个。

4.根据权利要求2所述的制造半导体器件的方法，

其中，所述第四绝缘膜由二氧化硅膜或氮氧化硅膜制成，

其中，所述第五绝缘膜由氮化硅膜制成，以及

其中，所述第六绝缘膜由二氧化硅膜制成。

5.根据权利要求1所述的制造半导体器件的方法，

其中，所述第四绝缘膜和所述第六绝缘膜中的每一个中的带隙大于所述第五绝缘膜中的带隙。

6.根据权利要求1所述的制造半导体器件的方法，

其中，所述第一膜由硅膜制成。

7.根据权利要求1所述的制造半导体器件的方法，

其中，在步骤(e)中，通过湿蚀刻从所述第二区和所述第三区中的每一个去除所述第二绝缘膜。

8.根据权利要求1所述的制造半导体器件的方法，在步骤(i)之后，进一步包括以下步骤：

(j)在位于所述第一区中的所述半导体衬底中，形成用于所述存储元件的源区或漏区的第一半导体区，在位于所述第二区中的所述半导体衬底中，形成用于所述第一晶体管的源区或漏区的第二半导体区，并且在位于所述第三区中的所述半导体衬底中，形成用于所述第二晶体管的源区或漏区的第三半导体区。

9.根据权利要求1所述的制造半导体器件的方法，

其中，在步骤(a)中提供的并且位于所述第一区和所述第三区中的每一个中的所述半导体衬底具有SOI结构，所述SOI结构具有支撑衬底、在所述支撑衬底上方的绝缘层和在所述绝缘层上方的半导体层，而在步骤(a)中提供的并且位于所述第二区中的所述半导体衬底既没有所述绝缘层也没有所述半导体层，并且由所述支撑衬底制成，

其中，在步骤(b)中，在位于所述第一区和所述第三区中的每一个中的所述半导体层上方和在位于所述第二区中的所述支撑衬底上方，形成所述第一绝缘膜，

其中，在步骤(d)中，在位于所述第一区中的所述半导体层上方和在位于所述第二区和所述第三区中的每一个中的所述第一绝缘膜上方，形成所述第二绝缘膜，

其中，在步骤(g)中，在位于所述第三区中的所述半导体层上方形成所述第三绝缘膜，

其中，经由所述第二绝缘膜，在位于所述第一区中的所述半导体层上方形成所述第一栅电极，

其中，经由所述第一绝缘膜，在位于所述第二区中的所述支撑衬底上方形成所述第二栅电极，以及

其中，经由所述第三绝缘膜，在位于所述第三区中的所述半导体层上方形成所述第三栅电极。

10.根据权利要求1所述的制造半导体器件的方法，

其中，在步骤(a)中提供的并且位于所述第三区中的所述半导体衬底具有SOI结构，所述SOI结构具有支撑衬底、在所述支撑衬底上方的绝缘层和在所述绝缘层上方的半导体层，而在步骤(a)中提供的并且位于所述第一区和所述第二区中的每一个中的所述半导体衬底既没有所述绝缘层也没有所述半导体层，并且由所述支撑衬底制成，

其中，在步骤(b)中，在位于所述第三区中的所述半导体层上方和在位于所述第一区和所述第二区中的每一个中的所述支撑衬底上方，形成所述第一绝缘膜，

其中，在步骤(d)中，在位于所述第一区中的所述支撑衬底上方和在位于所述第二区和所述第三区中的每一个中的所述第一绝缘膜上方，形成所述第二绝缘膜，

其中，经由所述第二绝缘膜，在位于所述第一区中的所述支撑衬底上方形成所述第一栅电极，

11.一种制造半导体器件的方法，包括以下步骤：

(a)提供半导体衬底，所述半导体衬底包括要形成非易失性存储元件的第一区、要形成第一晶体管的第二区、要形成第二晶体管的第三区和要形成第三晶体管的第四区；

(b)在位于所述第一区、所述第二区、所述第三区和所述第四区中的每一个中的所述半导体衬底上方，形成用于所述第一晶体管的栅绝缘膜的第一绝缘膜；

(c)在步骤(b)之后，从所述第三区去除所述第一绝缘膜，而在所述第一区、所述第二区和所述第四区中的每一个中留下所述第一绝缘膜；

(d)在步骤(c)之后，在位于所述第三区中的所述半导体衬底上方，形成用于所述第二晶体管的栅绝缘膜的第二绝缘膜；

(e)在步骤(d)之后，从所述第一区去除所述第一绝缘膜，而在所述第二区和所述第四区中的每一个中留下所述第一绝缘膜并且在所述第三区中留下所述第二绝缘膜；

(f)在步骤(e)之后，在位于所述第一区中的所述半导体衬底上方、在位于所述第二区和所述第四区中的每一个中的所述第一绝缘膜上方和在位于所述第三区中的所述第二绝缘膜上方，形成用于所述存储元件的栅绝缘膜的第三绝缘膜；

(g)在步骤(f)之后，从所述第二区、所述第三区和所述第四区中的每一个去除所述第三绝缘膜，而在所述第一区中留下所述第三绝缘膜；

(h)在步骤(g)之后，从所述第四区去除所述第一绝缘膜，而在所述第一区中留下所述第三绝缘膜，在所述第二绝缘膜中的留下所述第一绝缘膜，并且在所述第三区中留下所述第二绝缘膜；

(i)在步骤(h)之后，在位于所述第四区中的所述半导体衬底上方，形成用于所述第三晶体管的栅绝缘膜的第四绝缘膜；

(j)在步骤(i)之后，在位于所述第一区中的所述第三绝缘膜上方、在位于所述第二区中的所述第一绝缘膜上方、在位于所述第三区中的所述第二绝缘膜上方和在位于所述第四区中的所述第四绝缘膜上方，形成第一膜；以及

(k)在步骤(j)之后，对所述第一膜进行图案化，以形成用于所述存储元件的第一栅电极、用于所述第一晶体管的第二栅电极、用于所述第二晶体管的第三栅电极和用于所述第三晶体管的第四栅电极，

其中，经由所述第三绝缘膜，在位于所述第一区中的所述半导体衬底上方形成所述第一栅电极，

其中，经由所述第二绝缘膜，在位于所述第三区中的所述半导体衬底上方形成所述第三栅电极，

其中，经由所述第四绝缘膜，在位于所述第四区中的所述半导体衬底上方形成所述第四栅电极，

其中，***在所述第二栅电极和所述半导体衬底之间的所述第一绝缘膜的厚度大于***在所述第三栅电极和所述半导体衬底之间的所述第二绝缘膜的厚度，

其中，***在所述第三栅电极和所述半导体衬底之间的所述第二绝缘膜的厚度大于***在所述第四栅电极和所述半导体衬底之间的所述第四绝缘膜的厚度，

其中，***在所述第一栅电极和所述半导体衬底之间的所述第三绝缘膜由包括第五绝缘膜、在所述第五绝缘膜上方的第六绝缘膜和在所述第六绝缘膜上方的第七绝缘膜的多层膜制成，以及

其中，所述第六绝缘膜具有电荷储存功能。

12.根据权利要求11所述的制造半导体器件的方法，

其中，所述第一绝缘膜由二氧化硅膜制成，

其中，所述第二绝缘膜由二氧化硅膜制成，以及

其中，所述第四绝缘膜由二氧化硅膜制成。

13.根据权利要求12所述的制造半导体器件的方法，

其中，通过热氧化方法来形成所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜中的每一个。

14.根据权利要求12所述的制造半导体器件的方法，

其中，所述第五绝缘膜由二氧化硅膜或氮氧化硅膜制成，

其中，所述第六绝缘膜由氮化硅膜制成，以及

其中，所述第七绝缘膜由二氧化硅膜制成。

15.根据权利要求11所述的制造半导体器件的方法，

其中，所述第五绝缘膜和所述第七绝缘膜中的每一个中的带隙大于所述第六绝缘膜中的带隙。

16.根据权利要求11所述的制造半导体器件的方法，

其中，所述第一膜由硅膜制成。

17.根据权利要求11所述的制造半导体器件的方法，

其中，在步骤(g)中，通过湿蚀刻从所述第二区、所述第三区和所述第四区中的每一个去除所述第三绝缘膜。

18.根据权利要求11所述的制造半导体器件的方法，在步骤(k)之后，进一步包括以下步骤：

(l)在位于所述第一区中的所述半导体衬底中，形成用于所述存储元件的源区或漏区的第一半导体区，在位于所述第二区中的所述半导体衬底中，形成用于所述第一晶体管的源区或漏区的第二半导体区，在位于所述第三区中的所述半导体衬底中，形成用于所述第二晶体管的源区或漏区的第三半导体区，并且在位于所述第四区中的所述半导体衬底中，形成用于所述第三晶体管的源区或漏区的第四半导体区。