CN107706158A - 半导体封装结构及制造方法 - Google Patents
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Abstract
本申请涉及半导体封装领域,公开了一种半导体封装结构及其制造方法,结构包括:基板,具有第一表面、第二表面以及位于中央区域的一窗口,并包括设置在第二表面且位于窗口两侧的第一焊盘、以及设置在第二表面且位于第一焊盘外侧的端子焊盘;在窗口两侧的内侧面的至少一部分为相对倾斜于第二表面的垂直方向的倾斜面;设置在第一表面上的芯片,包括设置在有源面的中间区域的第二焊盘,有源面的两侧区域粘合到第一表面,窗口暴露第二焊盘;键合引线,透过窗口将第一焊盘和第二焊盘键合以将第一焊盘与第二焊盘电连接;形成于第一表面上的塑封料,密封至少芯片的侧边,还填充于窗口以密封键合引线;以及植接于端子焊盘的焊球。
Description
技术领域
本申请涉及半导体封装领域,具体地,涉及一种半导体封装结构以及用于制造半导体封装结构的方法。
背景技术
Windows-球栅阵列(Windows-Ball Grid Array,wBGA)通常包括开有窗口的基板,芯片粘结到基板的背面,基板的正面具有焊盘以及端子焊盘阵列,键合引线穿过窗口分别与芯片的焊盘和基板正面上的焊盘键合以实现芯片焊盘与基板焊盘的电连接。wBGA还包括密封窗口、芯片以及基板的焊盘的塑封料。在注塑过程中,将基板夹在两个模具之间,塑封料从下模具的进料口注入,塑封料流入下模具并通过窗口流入到上模具。由于上模具的空腔通常比下模具的空腔小,塑封料在上模具空腔中的流速比在下模具空腔中的流速要快,这样会导致在上模具中受到的压力更大,容易导致塑封料从上模具的空腔中溢出而污染基板正面上的端子焊盘,从而影响端子焊盘上的后续的植球过程。
发明内容
本申请的目的是提供一种半导体封装结构及其制造方法,该半导体封装结构能够缓解在注塑过程中空穴形成和塑封料溢出的问题。
为了实现上述目的,在本申请的第一方面中,提供一种半导体封装结构,包括:基板,具有第一表面、第二表面以及位于中央区域的一窗口,所述基板包括设置在所述第二表面且位于所述窗口两侧的第一焊盘、以及设置在所述第二表面且位于所述第一焊盘外侧的端子焊盘;其中,在所述窗口两侧的内侧面的至少一部分为相对倾斜于所述第二表面的垂直方向的倾斜面;芯片,设置在所述第一表面上,所述芯片包括设置在有源面的中间区域的第二焊盘,所述有源面的两侧区域粘合到所述第一表面,所述窗口暴露所述第二焊盘;键合引线,透过所述窗口将所述第一焊盘和所述第二焊盘键合,以将所述第一焊盘与所述第二焊盘电连接;塑封料,形成于所述第一表面上,以密封至少所述芯片的侧边,其中所述塑封料还填充于所述窗口,以密封所述键合引线;以及焊球,植接于所述端子焊盘。
可选地,所述倾斜面为往所述第二表面的内斜面,使得所述窗口在所述第二表面的开口尺寸小于在所述第一表面的开口尺寸。
可选地,所述倾斜面与所述第二表面之间的夹角角度的范围为40°至80°。
可选地,所述倾斜面包括曲面。
可选地,所述曲面在橫切所述窗口的剖切方向的外形包括圆弧形、椭圆形区段和抛物线形的任一形状。
可选地,所述倾斜面还延伸至所述窗口的一个端部区域的内侧面。
可选地,所述倾斜面还延伸至所述窗口的另一个端部区域的内侧面,使得所述倾斜面为对称配置。
可选地,所述芯片的位置相对于所述窗口的一出胶端更加偏向于所述窗口的一入胶端,由此所述窗口的出胶端且显露于所述芯片的模流后端部区域的开口尺寸大于所述窗口的入胶端且显露于所述芯片的模流前端部区域的开口尺寸。
在本申请的第二方面中,提供一种用于制造半导体封装结构的方法,其特征在于,包括:提供一基板,所述基板具有第一表面、第二表面以及位于中央区域的一窗口,所述基板包括设置在所述第二表面且位于所述窗口两侧的第一焊盘、以及设置在所述第二表面且位于所述第一焊盘外侧的端子焊盘;在所述窗口两侧的内侧面的至少一部分为相对倾斜于所述第二表面的垂直方向的倾斜面;将芯片的有源面的两侧区域粘合到所述第一表面,所述芯片包括设置在所述有源面的中间区域的第二焊盘,所述窗口暴露所述第二焊盘;经由键合引线透过所述窗口将所述第一焊盘和所述第二焊盘键合,以将所述第一焊盘与所述第二焊盘电连接;将塑封料形成于所述第一表面上以密封至少所述芯片的侧边,并还将所述塑封料填充于所述窗口以密封所述键合引线;以及将焊球植接于所述端子焊盘。
可选地,所述倾斜面为往所述第二表面的内斜面,使得所述窗口在所述第二表面的开口尺寸小于在所述第一表面的开口尺寸。
可选地,所述倾斜面与所述第二表面之间的夹角角度的范围为40°至80°。
可选地,所述倾斜面包括曲面。
可选地,所述曲面在橫切所述窗口的剖切方向的外形包括圆弧形、椭圆形区段和抛物线形的任一形状。
可选地,所述倾斜面还延伸至所述窗口的一个端部区域的内侧面。
可选地,所述倾斜面还延伸至所述窗口的另一个端部区域的内侧面,使得所述倾斜面为对称配置。
可选地,所述芯片的位置相对于所述窗口的一出胶端更加偏向于所述窗口的一入胶端,由此所述窗口的出胶端且显露于所述芯片的模流后端部区域的开口尺寸大于所述窗口的入胶端且显露于所述芯片的模流前端部区域的开口尺寸。
通过上述技术方案,基板上的窗口的内侧面具有倾斜面以使得塑封料从第二表面至第一表面的出胶口逐渐变大,由此能够缓解在注塑过程中塑封料对上模具的压力,以改善在注塑过程中的上下模流的平衡,从而缓解空穴和塑封料溢出的问题。
本申请的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本申请的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本申请,但并不构成对本申请的限制。在附图中:
图1A是根据本申请的实施方式的半导体封装结构的俯视图;
图1B是根据本申请的实施方式的半导体封装结构沿图1A中的A-A’线(x轴)的剖视图;
图1C是根据本申请的实施方式的半导体封装结构沿图1A中的B-B’线(y轴)的剖视图;
图2A是根据本申请的可替换实施方式的半导体封装结构的俯视图;
图2B是根据本申请的可替换实施方式的半导体封装结构沿图2A中的A-A’线(x轴)的剖视图;
图2C是根据本申请的可替换实施方式的半导体封装结构沿图2A中的B-B’线(y轴)的剖视图;
图3A是根据本申请的可替换实施方式的半导体封装结构的俯视图;
图3B是根据本申请的可替换实施方式的半导体封装结构沿图3A中的A-A’线(x轴)的剖视图;
图3C是根据本申请的可替换实施方式的半导体封装结构沿图3A中的B-B’线(y轴)的剖视图;
图4A至图4E示出了根据本申请的实施方式的用于制造半导体封装结构的方法在执行每个步骤之后得到的结构的示意图;以及
图5示出了根据本申请的实施方式的用于制造半导体封装结构的方法中的注塑过程。
附图标记说明
100半导体封装结构 110基板
111第一表面 112第二表面
113窗口 114第一焊盘
115端子焊盘 116倾斜面
120芯片 121第二焊盘
130粘合剂 140键合引线
150塑封料 160焊球
200半导体封装结构 210出胶端
300半导体封装结构 310入胶端
320第二倾斜面 510第一模具
511第一空腔 512进料口
520第二模具 521第二空腔
530入胶口 540出胶口
具体实施方式
以下结合附图对本申请的具体实施方式进行详细说明。应当理解的是,此处所描述的具体实施方式仅用于说明和解释本申请,并不用于限制本申请。
在本申请中,在未作相反说明的情况下,使用的方位词如“上面/之上、下面/之下、左边/左侧、右边/右侧”通常是指参照附图所示的上、下、左、右。“内、外”是指相对于各部件本身轮廓的内、外。
在本申请中使用的术语“芯片的正面”、“芯片的有源面”、“芯片的第一表面”可以指具有集成电路的表面;在本申请中使用的术语“芯片的背面”、“芯片的第二表面”可以指与“芯片的正面”、“芯片的有源面”、“芯片的第一表面”相反的表面。
在附图中,示出的形状根据制造工艺和/或容差可以有变形。因此,本申请的示例性实施方式不限于附图中示出的特定形状,且可以包括在制造过程中造成的形状改变。此外,附图中的不同元件和区域只是示意性示出,因此本申请不限于附图中示出的相对尺寸或距离。
图1A是根据本申请的实施方式的半导体封装结构100的俯视图。图1B是根据本申请的实施方式的半导体封装结构100沿图1A中的A-A’线(x轴方向)的剖视图。图1C是根据本申请的实施方式的半导体封装结构100沿图1A中的B-B’线(y轴方向)的剖视图(为便于显示各个部件,假定塑封料150是透明的)。参考图1A至图1C,根据本申请的实施方式的半导体封装结构100可以包括基板110。基板110的材料可以包括但不限于硅、玻璃、陶瓷、塑料等。基板110可以具有第一表面111、第二表面112以及位于中央区域的一窗口113。窗口113可以具有狭长的形状。在一个示例中,窗口113的形状可以是长方形。在另一个示例中,窗口113的形状可以是长圆形。在再一个示例中,窗口113的形状可以是椭圆形。在又一个示例中,窗口113的形状可以是两端是椭圆边的长方形。本领域技术人员可以理解,窗口113可以根据设计需要具有不同的形状。基板110还可以包括设置在第二表面112且位于窗口113两侧(如图1A所示,两条长的侧边)的第一焊盘114、以及设置在第二表面112且位于第一焊盘114外侧的端子焊盘115。基板110的第二表面112上还可以形成有电路(图中未示出)以电连接第一焊盘114和端子焊盘115。第一焊盘114和端子焊盘115的材料可以包括例如铜,但是本领域技术人员可以理解,其他导电材料也是适用的,例如金、银、铝等。如图1A所示,端子焊盘115可以被布置成阵列的形式。
半导体封装结构100还可以包括芯片120,设置在基板110的第一表面111上。芯片120可以包括设置在其有源面的中间区域的第二焊盘121,有源面的两侧区域粘合到第一表面111,窗口113暴露第二焊盘121。例如,可以使用粘合剂130将芯片120粘合到第一表面111。粘合剂130的材料可以包括但不限于环氧树脂、聚酰胺。第二焊盘121的材料可以包括例如铜,但是本领域技术人员可以理解,其他导电材料也是适用的,例如金、银、铝等。芯片120可以包括例如逻辑处理芯片、电源管理集成电路(Power Management IntegratedCircuit,PMIC)或存储芯片等。存储芯片的类型可以包括但不限于只读存储器(ROM)和随机存取存储器(RAM)。ROM可以包括但不限于可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)。RAM可以包括但不限于动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)。
半导体封装结构100还可以包括键合引线140,透过窗口113将第一焊盘114和第二焊盘121键合,以将第一焊盘114与第二焊盘121电连接。键合可以包括但不限于热压键合、超声键合、热超声球键合。键合引线140的材料可以包括但不限于金、银、铂、铜、铝等。在优选实施方式中,键合引线140的材料可以包括铜或铝。
半导体封装结构100还可以包括塑封料150,形成于第一表面111上,以密封至少芯片120的侧边。塑封料150还填充于窗口113以密封键合引线140。塑封料150还可以密封基板110的第二表面112上的第一焊盘114。塑封料150可以例如是环氧树脂模塑料(EpoxyMolding Compound,EMC),但是本领域技术人员可以理解,其他材料也是适用的。
半导体封装结构100还可以包括焊球160,植接于端子焊盘115。例如,可以使用植球工艺将焊球160植接于端子焊盘115。
如图1B和图1C所示,在窗口113两侧的内侧面(即,沿基板110厚度方向的内侧表面)的至少一部分可以为相对倾向于第二表面112的垂直方向的倾斜面116。这种设计可以利用窗口113的内侧面倾斜角改变以改善在注塑过程中的上下模流(mold flow)的平衡。
在本申请的一个实施方式中,倾斜面116可以为往第二表面112的内斜面,也就是从第二表面112至第一表面111向基板110的外侧倾斜(在本申请中可以称为第一倾斜面116),使得窗口113在第二表面112的开口尺寸小于在第一表面111的开口尺寸。这种结构可以在注塑过程中的模流灌胶时,第二表面112更加紧贴模具压合部,以减少塑封料150在第二表面112的溢胶污染。除此之外,还可以使得粘合剂130更加远离芯片120的第二焊盘121,避免粘合剂130溢胶污染芯片120的第二焊盘121。
倾斜面116可以具有多种形状。在本申请的一个实施方式中,倾斜面116可以为平面。倾斜面116与第二表面112之间的夹角角度的范围可以为40°(度)至80°。在本申请的可替换实施方式中,倾斜面116可以包括曲面。曲面可以包括内凹的曲面或外凸的曲面。曲面在横切窗口130的剖切方向的外形可以包括但不限于圆弧形、椭圆形区段和抛物线形的任一形状。在本申请的一个实施方式中,曲面的两个端点之间的直线与第二表面112之间的角度的范围可以为40°至80°。在本申请的可替换实施方式中,倾斜面116可以为平面和曲面的结合。
如图1B和图1C所示,在该实施方式中,倾斜面116还可以延伸至窗口113的一个端部区域的内侧面,以及还延伸至窗口113的另一个端部区域的内侧面,使得倾斜面116为对称配置。也就是说,窗口113的整个内侧面可以是该倾斜面116,由此窗口113的开口的尺寸从第二表面112至第一表面111逐渐变大。由于窗口113在第一表面111的开口比在第二表面112的开口大,因此在注塑过程中,塑封料150从上模具流往下模具的速度变慢,减少塑封料150流对上模具的压力,从而缓解在基板110的第二表面112出现塑封料150溢出到端子焊盘115的问题。另外,塑封料150在上模具中的流速比在下模具中的流速高还会导致在下模具中形成空穴(Void),采用本申请实施方式中的倾斜面116来降低塑封料150从上模具流往下模具的速度还能够有效避免空穴的形成。
如上所述,降低塑封料150从上模具流往下模具的速度能够消除或缓解塑封料150溢出问题以及避免空穴的形成,因此窗口113的内侧面可以不用全部都是倾斜面116。在本申请的可替换实施方式中,窗口113的内侧面的一部分可以具有倾斜面116。图2A是根据本申请的可替换实施方式的半导体封装结构200的俯视图。图2B是根据本申请的可替换实施方式的半导体封装结构200沿图2A中的A-A’线(x轴方向)的剖视图。图2C是根据本申请的可替换实施方式的半导体封装结构200沿图2A中的B-B’线(y轴方向)的剖视图(为便于显示各个部件,假定塑封料150是透明的)。在图2A至图2C中,与图1A至图1C中相同或相似的组件使用与图1A至图1C中相同的附图标记。如图2A至图2C所示,窗口113的长度比芯片120的长度或宽度(取决于芯片120被设置时的朝向)要长,芯片120被粘合到基板110的第一表面111之后,窗口113的两个端部区域从第一表面111到第二表面112是贯通的。在之后的注塑过程中,塑封料150(例如EMC)通常是先被注入下模具然后从下模具通过其中一个端部区域进入上模具,上模具中的塑封料150从另一个端部区域(出胶端210)进入下模具。该出胶端210可以称为出胶口(例如图5中示出的出胶口540)。降低塑封料150从上模具流往下模具的速度能够消除或缓解溢出问题以及避免空穴的形成,因此,只需该端部区域的内侧面为倾斜面116就可以起到这种效果。
在本申请的可替换实施方式中,在窗口113两侧的内侧面可以是倾斜面116,且该倾斜面116还可以延伸至窗口113的一个端部区域的内侧面。
在本申请的附加或可替换实施方式中,可以在塑封料150从下模具进入上模具的窗口113的端部区域设置使得从基板110的第一表面111至第二表面112开口逐渐变大的倾斜面来降低塑封料150进入上模具的流速,这在一定程度上也能够平衡塑封料150在上模具中与在下模具中的流速,由此减轻上模具受到塑封料150施加的压力。
图3A是根据本申请的附加或可替换实施方式的半导体封装结构300的俯视图。图3B是根据本申请的可替换实施方式的半导体封装结构300沿图3A中的A-A’线(x轴方向)的剖视图。图3C是根据本申请的可替换实施方式的半导体封装结构300沿图3A中的B-B’线(y轴方向)的剖视图(为便于显示各个部件,假定塑封料150是透明的)。在图3A至图3C中,与图2A至图2C中相同或相似的组件使用与图2A至图2C中相同的附图标记。如图3A至3C所示,窗口113的一个端部区域(出胶端210)的内侧面可以为从第二表面112至第一表面111向基板110的外侧倾斜的倾斜面116,另一个端部区域(入胶端310)的内侧面可以为从第一表面111至第二表面112向基板110的外侧倾斜的第二倾斜面320(即,往第一表面111的内斜面)。
第二倾斜面320可以具有多种形状。在本申请的一个实施方式中,第二倾斜面320可以为平面。第二倾斜面320与第一表面111之间的夹角角度的范围可以为40°至80°。在本申请的可替换实施方式中,第二倾斜面320可以包括曲面。曲面可以包括内凹的曲面或外凸的曲面。曲面在横切窗口113的剖切方向的外形可以包括但不限于圆弧形、椭圆形区段和抛物线形的任一形状。在本申请的一个实施方式中,曲面的两个端点之间的直线与第一表面111之间的夹角角度的范围可以为40°至80°。在本申请的可替换实施方式中,第二倾斜面320可以为平面和曲面的结合。
在本申请的一个实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以与第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面320的两个端点的直线与第一表面111之间的夹角角度)可以相同。在本申请的可替换实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以大于第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面116的两个端点的直线与第一表面111之间的夹角角度)。在本申请的可替换实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以小于第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面320的两个端点的直线与第一表面111之间的夹角角度)。在本申请的优选实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以小于第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面320的两个端点的直线与第一表面111之间的夹角角度)。通过设置这两个夹角角度,可以根据需要调节塑封料150流入上模具的流速和塑封料150从上模具流入下模具的流速。
第一倾斜面116和/或第二倾斜面320可以通过本领域技术人员所知的技术来形成,例如研磨、切割等。
在本申请的可替换实施方式中,在窗口113两侧的内侧面可以是倾斜面116且该倾斜面116还可以延伸至窗口113的一个端部区域的内侧面,而窗口113的另一个端部区域的内侧面可以是第二倾斜面320。
可以在粘合芯片的过程中调整芯片120的位置来在注塑过程中降低塑封料150从上模具流往下模具的速度(即在出胶口的速度)。在半导体封装结构可以是wBGA封装结构的实施方式中,与传统的wBGA封装结构相比,芯片120的位置可以在窗口113长度方向上向窗口113的一端偏移。也就是说,作为窗口113的内侧面的至少一部分可以为从第二表面112至第一表面111向基板110的外侧倾斜的倾斜面116的附加或替换,在本申请的附加或可替换实施方式中,芯片120的位置相对于窗口113的一端(出胶端210)更加偏向于窗口113的另一端(入胶端310),且可选地,由此窗口113的出胶端210且显露于芯片120的模流后端部区域的开口尺寸大于窗口113的入胶端310且显露于芯片120的模流前端部区域的开口尺寸。由此,作为出胶口540的出胶端210的开口相对增大,一定程度上能够降低塑封料150从上模具流往下模具的速度。
以上实施方式中的半导体封装结构可以例如是wBGA封装结构,但是本领域技术人员可以理解,上述实施方式中的半导体封装结构不限于特定的wBGA封装结构,实施方式可适用于具有上述示例结构的其他类型的半导体封装结构。
在本申请的实施方式中,上述实施方式中的半导体封装结构可以包括多个窗口,多个窗口中的至少一个窗口或一些窗口具有上述实施方式的任意实施方式中的窗口结构。
本申请的实施方式还提供一种用于制造半导体封装结构的方法。半导体封装结构可以包括但不限于wBGA封装结构。图4A至图4E示出了根据本申请的实施方式的用于制造半导体封装结构的方法在执行每个步骤之后得到的结构的示意图。参考图4A至图4E,根据本申请的实施方式的方法可以包括以下步骤。
参考图4A,在步骤S110中,提供一基板110,基板110具有第一表面111、第二表面112以及位于中央区域的一窗口113,基板110包括设置在第二表面112且位于窗口113两侧的第一焊盘114、以及设置在第二表面112且位于第一焊盘114外侧的端子焊盘115;窗口113的内侧面的至少一部分为相对倾斜于第二表面112的垂直方向的倾斜面116。
在本申请的一个实施方式中,倾斜面116可以为往第二表面112的内斜面,也就是从第二表面112至第一表面111向基板110的外侧倾斜(在本申请中可以称为第一倾斜面116),使得窗口113在第二表面112的开口尺寸小于在第一表面111的开口尺寸。
倾斜面116可以具有多种形状。在本申请的一个实施方式中,倾斜面116可以为平面。倾斜面116与第二表面112之间的夹角角度的范围可以为40度(°)至80°。在本申请的可替换实施方式中,倾斜面116可以包括曲面。曲面可以包括内凹的曲面或外凸的曲面。曲面在横切窗口130的剖切方向的外形可以包括但不限于圆弧形、椭圆形区段和抛物线形的任一形状。在本申请的一个实施方式中,曲面的两个端点之间的直线与第二表面112之间的角度的范围可以为40°至80°。在本申请的可替换实施方式中,倾斜面116可以为平面和曲面的结合。
如图1B和图1C所示,在该实施方式中,倾斜面116还可以延伸至窗口113的一个端部区域的内侧面,以及还延伸至窗口113的另一个端部区域的内侧面,使得倾斜面116为对称配置。也就是说,窗口113的整个内侧面可以是该倾斜面116,由此窗口113的开口的尺寸从第二表面112至第一表面111逐渐变大。
在本申请的可替换实施方式中,窗口113的内侧面的一部分可以具有倾斜面116。例如窗口113的一个端部区域的内存面可以为倾斜面116。在本申请的可替换实施方式中,窗口113两侧的内侧面是倾斜面116,且该倾斜面116还可以延伸至窗口113的一个端部区域的内侧面。
如图3A至3C所示,窗口113的一个端部区域(出胶端210)的内侧面可以为从第二表面112至第一表面111向基板110的外侧倾斜的倾斜面116,另一个端部区域(入胶端310)的内侧面可以为从第一表面111至第二表面112向基板110的外侧倾斜的第二倾斜面320(即,往第一表面111的内斜面)。
第二倾斜面320可以具有多种形状。在本申请的一个实施方式中,第二倾斜面320可以为平面。第二倾斜面320与第一表面111之间的夹角角度的范围可以为40°至80°。在本申请的可替换实施方式中,第二倾斜面320可以包括曲面。曲面可以包括内凹的曲面或外凸的曲面。曲面在横切窗口113的剖切方向的外形可以包括但不限于圆弧形、椭圆形区段和抛物线形的任一形状。在本申请的一个实施方式中,曲面的两个端点之间的直线与第一表面111之间的夹角角度的范围可以为40°至80°。在本申请的可替换实施方式中,第二倾斜面320可以为平面和曲面的结合。
在本申请的一个实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以与第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面320的两个端点的直线与第一表面111之间的夹角角度)可以相同。在本申请的可替换实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以大于第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面116的两个端点的直线与第一表面111之间的夹角角度)。在本申请的可替换实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以小于第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面320的两个端点的直线与第一表面111之间的夹角角度)。在本申请的优选实施方式中,第一倾斜面116与第二表面112之间的夹角角度(在第一倾斜面116可以是曲面的情况中,夹角角度是连接第一倾斜面116的两个端点的直线与第二表面112之间的夹角角度)可以小于第二倾斜面320与第一表面111之间的夹角角度(在第二倾斜面320可以是曲面的情况中,夹角角度是连接第二倾斜面320的两个端点的直线与第一表面111之间的夹角角度)。
在本申请的可替换实施方式中,在窗口113两侧的内侧面可以是倾斜面116且该倾斜面116还可以延伸至窗口113的一个端部区域的内侧面,而窗口113的另一个端部区域的内侧面可以是第二倾斜面320。
基板110的材料可以包括但不限于硅、玻璃、陶瓷、塑料等。窗口113可以具有狭长的形状。在一个示例中,窗口113的形状可以是长方形。在另一个示例中,窗口113的形状可以是长圆形。在再一个示例中,窗口113的形状可以是椭圆形。在又一个示例中,窗口113的形状可以是两端是椭圆边的长方形。本领域技术人员可以理解,窗口113可以根据设计需要可以具有不同的形状。基板110还可以包括设置在第二表面112且位于窗口113两侧(如图1A所示,两条长的侧边)的第一焊盘114、以及设置在第二表面112且位于第一焊盘114外侧的端子焊盘115。基板110的第二表面112上还可以形成有电路以电连接第一焊盘114和端子焊盘115。第一焊盘114和端子焊盘115的材料可以包括例如铜,但是本领域技术人员可以理解,其他导电材料也是适用的,例如金、银、铝等。如图1A所示,端子焊盘115可以被布置成阵列的形式。
参考图4B,在步骤S120中,将芯片120的有源面的两侧区域粘合到第一表面111,芯片120可以包括设置在其有源面的中间区域的第二焊盘121,窗口113暴露第二焊盘121。
例如,可以使用粘合剂130将芯片120粘合到第一表面111。粘合剂130的材料可以包括但不限于环氧树脂、聚酰胺。第二焊盘121的材料可以包括例如铜,但是本领域技术人员可以理解,其他导电材料也是适用的,例如金、银、铝等。芯片120可以包括例如逻辑处理芯片、电源管理集成电路(Power Management Integrated Circuit,PMIC)或存储芯片等。存储芯片的类型可以包括但不限于只读存储器(ROM)和随机存取存储器(RAM)。ROM可以包括但不限于可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)。RAM可以包括但不限于动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)。
参考图4C,在步骤S130中,经由键合引线140透过窗口113将第一焊盘114和第二焊盘121键合,以将第一焊盘114与第二焊盘121电连接。键合可以包括但不限于热压键合、超声键合、热超声球键合。键合引线140的材料可以包括但不限于金、银、铂、铜、铝等。在优选实施方式中,键合引线140的材料可以包括铜或铝。
参考图4D,在步骤S140中,将塑封料150形成于第一表面111上以密封至少芯片120的侧边,并还将塑封料150填充于窗口113以密封键合引线140。塑封料150可以例如是环氧树脂模塑料(Epoxy Molding Compound,EMC),但是本领域技术人员可以理解,其他材料也是适用的。
参考图4E,在步骤S150中,将焊球160植接于端子焊盘115。例如,可以使用植球工艺将焊球160植接与端子焊盘115。
在本申请的可选实施方式中,步骤S120可以包括将芯片120的有源面的两侧区域粘合到第一表面111由此芯片120的位置相对于窗口113的出胶端210更加偏向于窗口113的入胶端310,且可选地,由此窗口113的出胶端210且显露于芯片120的模流后端部区域的开口尺寸大于窗口113的入胶端310且显露于芯片120的模流前端部区域的开口尺寸。这样相对于传统的半导体封装结构制造过程,窗口113的出胶端210的开口较大,在后续注塑过程中将该开口作为上模具的出胶口540能够相对降低塑封料150从上模具流到下模具的速度,由此降低对上模具的压力。
图5示出了根据本申请的实施方式的用于制造半导体封装结构的方法中的注塑过程。图5中的箭头示出了在注塑过程中塑封料150的流动方向。塑封料150(例如EMC)从第一模具510的进料口512被注入第一空腔511,通过窗口113的一端(图3A中示出的入胶端310)的开口(称为入胶口530)从第一空腔511进入第二模具520的第二空腔521。第二空腔521中的塑封料150通过窗口113的另一端(图3A中示出的出胶端210)的开口(称为出胶口540)进入到第一空腔511。如图5所示,步骤S140可以包括:
将基板110夹持在第一模具510与第二模具520之间,第一模具510具有封闭至少窗口113和芯片120的第一空腔511和与第一空腔511连通的进料口512,进料口512沿窗口113的长度方向(y轴方向)设置并位于窗口113的另一端之侧,第二模具520具有封闭至少窗口113和第一焊盘114的第二空腔521;
向进料口512注入塑封料150,直至塑封料150填充满第一空腔511和第二空腔521。
本申请的另一实施方式还提供用于制造半导体封装结构的方法,该方法可以包括以下步骤。
在步骤S210中,提供一基板110,基板110具有第一表面111、第二表面112以及位于中央区域的一窗口113,基板110包括设置在第二表面112且位于窗口113两侧的第一焊盘114、以及设置在第二表面112且位于第一焊盘114外侧的端子焊盘115。
基板110的材料可以包括但不限于硅、玻璃、陶瓷、塑料等。窗口113可以具有狭长的形状。在一个示例中,窗口113的形状可以是长方形。在另一个示例中,窗口113的形状可以是长圆形。在再一个示例中,窗口113的形状可以是椭圆形。在又一个示例中,窗口113的形状可以是两端是椭圆边的长方形。本领域技术人员可以理解,窗口113可以根据设计需要可以具有不同的形状。基板110还可以包括设置在第二表面112且位于窗口113两侧(如图1A所示,两条长的侧边)的第一焊盘114、以及设置在第二表面112且位于第一焊盘114外侧的端子焊盘115。基板110的第二表面112上还可以形成有电路以电连接第一焊盘114和端子焊盘115。第一焊盘114和端子焊盘115的材料可以包括例如铜,但是本领域技术人员可以理解,其他导电材料也是适用的,例如金、银、铝等。如图1A所示,端子焊盘115可以被布置成阵列的形式。
在步骤S220中,将芯片120的有源面的两侧区域粘合到第一表面111由此芯片120的位置相对于窗口113的出胶端210更加偏向于窗口113的入胶端310,且可选地,由此窗口113的出胶端210且显露于芯片120的模流后端部区域的开口尺寸大于窗口113的入胶端310且显露于芯片120的模流前端部区域的开口尺寸;芯片120包括设置在其有源面的中间区域的第二焊盘121,窗口113暴露第二焊盘121。
例如,可以使用粘合剂130将芯片120粘合到第一表面111。粘合剂130的材料可以包括但不限于环氧树脂、聚酰胺。第二焊盘121的材料可以包括例如铜,但是本领域技术人员可以理解,其他导电材料也是适用的,例如金、银、铝等。芯片120可以包括例如逻辑处理芯片、电源管理集成电路(Power Management Integrated Circuit,PMIC)或存储芯片等。存储芯片的类型可以包括但不限于只读存储器(ROM)和随机存取存储器(RAM)。ROM可以包括但不限于可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)。RAM可以包括但不限于动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)。
在步骤S230中,经由键合引线140透过窗口113将第一焊盘114和第二焊盘121键合,以将第一焊盘114与第二焊盘121电连接。键合可以包括但不限于热压键合、超声键合、热超声球键合。键合引线140的材料可以包括但不限于金、银、铂、铜、铝等。在优选实施方式中,键合引线140的材料可以包括铜或铝。
参考图5,在步骤S240中,将基板110夹持在第一模具510与第二模具520之间,第一模具510具有封闭至少窗口113和芯片120的第一空腔511和与第一空腔511连通的进料口512,进料口512沿窗口113的长度方向(y轴方向)设置并位于窗口113的另一端之侧,第二模具520具有封闭至少窗口113和第一焊盘114的第二空腔521;向进料口512注入塑封料150,直至塑封料150填充满第一空腔511和第二空腔521。塑封料150可以例如是环氧树脂模塑料(Epoxy Molding Compound,EMC),但是本领域技术人员可以理解,其他材料也是适用的。
在步骤S250中,将焊球160植接于端子焊盘115。
上述关于用于制造半导体封装结构的方法的实施方式的任意实施方式可以用于制造具有上述关于半导体封装结构的实施方式的任意实施方式中的至少一部分特征的半导体封装结构。半导体封装结构的类型可以包括但不限于wBGA封装结构,wBGA封装结构可以包括多窗口wBGA封装结构。
本申请的实施方式提供的方案,基板上的窗口的内侧面具有倾斜面以使得出胶口逐渐变大和/或芯片向着入胶口的方向产生位移而导致出胶口区域变得更宽,由此能够缓解塑封料对上模具的压力,从而缓解空穴和塑封料溢出的问题。
另外,以上实施方式描述的用于制造半导体封装结构的方法的步骤只是描述了制造半导体封装结构的一些主要步骤,本领域技术人员可以理解在整个半导体封装工艺中还可以包括一些已知的其他步骤,为使本申请的说明书简明扼要,这一些常规的已知步骤在本申请中没有详细描述,但也应当视为本申请的范围。
以上结合附图详细描述了本申请的优选实施方式,但是,本申请并不限于上述实施方式中的具体细节,在本申请的技术构思范围内,可以对本申请的技术方案进行多种简单变型,这些简单变型均属于本申请的保护范围。
另外需要说明的是,在上述具体实施方式中所描述的各个具体技术特征,在不矛盾的情况下,可以通过任何合适的方式进行组合。为了避免不必要的重复,本申请对各种可能的组合方式不再另行说明。
此外,本申请的各种不同的实施方式之间也可以进行任意组合,只要其不违背本申请的思想,其同样应当视为本申请所公开的内容。
Claims (16)
1.一种半导体封装结构,其特征在于,包括:
基板,具有第一表面、第二表面以及位于中央区域的一窗口,所述基板包括设置在所述第二表面且位于所述窗口两侧的第一焊盘、以及设置在所述第二表面且位于所述第一焊盘外侧的端子焊盘;其中,在所述窗口两侧的内侧面的至少一部分为相对倾斜于所述第二表面的垂直方向的倾斜面;
芯片,设置在所述第一表面上,所述芯片包括设置在有源面的中间区域的第二焊盘,所述有源面的两侧区域粘合到所述第一表面,所述窗口暴露所述第二焊盘;
键合引线,透过所述窗口将所述第一焊盘和所述第二焊盘键合,以将所述第一焊盘与所述第二焊盘电连接;
塑封料,形成于所述第一表面上,以密封至少所述芯片的侧边,其中所述塑封料还填充于所述窗口,以密封所述键合引线;以及
焊球,植接于所述端子焊盘。
2.根据权利要求1所述的半导体封装结构,其特征在于,所述倾斜面为往所述第二表面的内斜面,使得所述窗口在所述第二表面的开口尺寸小于在所述第一表面的开口尺寸。
3.根据权利要求2所述的半导体封装结构,其特征在于,所述倾斜面与所述第二表面之间的夹角角度的范围为40°至80°。
4.根据权利要求1所述的半导体封装结构,其特征在于,所述倾斜面包括曲面。
5.根据权利要求4所述的半导体封装结构,其特征在于,所述曲面在橫切所述窗口的剖切方向的外形包括圆弧形、椭圆形区段和抛物线形的任一形状。
6.根据权利要求1所述的半导体封装结构,其特征在于,所述倾斜面还延伸至所述窗口的一个端部区域的内侧面。
7.根据权利要求6所述的半导体封装结构,其特征在于,所述倾斜面还延伸至所述窗口的另一个端部区域的内侧面,使得所述倾斜面为对称配置。
8.根据权利要求1所述的半导体封装结构,其特征在于,所述芯片的位置相对于所述窗口的一出胶端更加偏向于所述窗口的一入胶端,由此所述窗口的出胶端且显露于所述芯片的模流后端部区域的开口尺寸大于所述窗口的入胶端且显露于所述芯片的模流前端部区域的开口尺寸。
9.一种用于制造半导体封装结构的方法,其特征在于,包括:
提供一基板,所述基板具有第一表面、第二表面以及位于中央区域的一窗口,所述基板包括设置在所述第二表面且位于所述窗口两侧的第一焊盘、以及设置在所述第二表面且位于所述第一焊盘外侧的端子焊盘;在所述窗口两侧的内侧面的至少一部分为相对倾斜于所述第二表面的垂直方向的倾斜面;
将芯片的有源面的两侧区域粘合到所述第一表面,所述芯片包括设置在所述有源面的中间区域的第二焊盘,所述窗口暴露所述第二焊盘;
经由键合引线透过所述窗口将所述第一焊盘和所述第二焊盘键合,以将所述第一焊盘与所述第二焊盘电连接;
将塑封料形成于所述第一表面上以密封至少所述芯片的侧边,并还将所述塑封料填充于所述窗口以密封所述键合引线;以及
将焊球植接于所述端子焊盘。
10.根据权利要求9所述的方法,其特征在于,所述倾斜面为往所述第二表面的内斜面,使得所述窗口在所述第二表面的开口尺寸小于在所述第一表面的开口尺寸。
11.根据权利要求10所述的方法,其特征在于,所述倾斜面与所述第二表面之间的夹角角度的范围为40°至80°。
12.根据权利要求9所述的方法,其特征在于,所述倾斜面包括曲面。
13.根据权利要求12所述的方法,其特征在于,所述曲面在橫切所述窗口的剖切方向的外形包括圆弧形、椭圆形区段和抛物线形的任一形状。
14.根据权利要求9所述的方法,其特征在于,所述倾斜面还延伸至所述窗口的一个端部区域的内侧面。
15.根据权利要求14所述的方法,其特征在于,所述倾斜面还延伸至所述窗口的另一个端部区域的内侧面,使得所述倾斜面为对称配置。
16.根据权利要求9所述的方法,其特征在于,所述芯片的位置相对于所述窗口的一出胶端更加偏向于所述窗口的一入胶端,由此所述窗口的出胶端且显露于所述芯片的模流后端部区域的开口尺寸大于所述窗口的入胶端且显露于所述芯片的模流前端部区域的开口尺寸。
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---|---|---|---|---|
TWI787054B (zh) * | 2021-10-01 | 2022-12-11 | 南亞科技股份有限公司 | 半導體封裝 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040080031A1 (en) * | 2002-10-25 | 2004-04-29 | Siliconware Precision Industries, Ltd., Taiwan | Window-type ball grid array semiconductor package with lead frame as chip carrier and method for fabricating the same |
CN1549319A (zh) * | 2003-05-23 | 2004-11-24 | ��Ʒ���ܹ�ҵ�ɷ�����˾ | 开窗型球栅列阵半导体封装件及其制法与所用的芯片承载件 |
US20060180929A1 (en) * | 2005-01-24 | 2006-08-17 | Steffen Kroehnert | Substrate for an FBGA semiconductor component |
CN101442031A (zh) * | 2007-11-19 | 2009-05-27 | 华东科技股份有限公司 | 窗口上下模流平衡的封装构造与封装方法 |
CN207320091U (zh) * | 2017-11-14 | 2018-05-04 | 睿力集成电路有限公司 | 半导体封装结构 |
-
2017
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040080031A1 (en) * | 2002-10-25 | 2004-04-29 | Siliconware Precision Industries, Ltd., Taiwan | Window-type ball grid array semiconductor package with lead frame as chip carrier and method for fabricating the same |
CN1549319A (zh) * | 2003-05-23 | 2004-11-24 | ��Ʒ���ܹ�ҵ�ɷ�����˾ | 开窗型球栅列阵半导体封装件及其制法与所用的芯片承载件 |
US20060180929A1 (en) * | 2005-01-24 | 2006-08-17 | Steffen Kroehnert | Substrate for an FBGA semiconductor component |
CN101442031A (zh) * | 2007-11-19 | 2009-05-27 | 华东科技股份有限公司 | 窗口上下模流平衡的封装构造与封装方法 |
CN207320091U (zh) * | 2017-11-14 | 2018-05-04 | 睿力集成电路有限公司 | 半导体封装结构 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI787054B (zh) * | 2021-10-01 | 2022-12-11 | 南亞科技股份有限公司 | 半導體封裝 |
US12021017B2 (en) | 2021-10-01 | 2024-06-25 | Nanya Technology Corporation | Semiconductor package and manufacturing method thereof |
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