CN107632957A - 一种基于大规模fpga芯片的计算加速***及其加速方法 - Google Patents

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Abstract

本发明公开了一种基于大规模FPGA芯片的计算加速***及其加速方法，所述计算加速***包含服务器及与所述服务器连接的FPGA计算加速卡；所述服务器，用于发送待计算数据至所述FPGA计算加速卡，以及用于读取所述FPGA计算加速卡加速计算后得到的结果数据；所述FPGA计算加速卡，用于利用服务器发送的待计算数据进行相应的加速计算，得到所述结果数据，通过硬件描述语言的加速设计，转化为ip软核，最后通过大规模FPGA芯片实现高并发的硬件逻辑电路，实现计算加速。其优点在于提供了一种比较通用的低能耗、高性能的新型计算加速方法。

Description

一种基于大规模FPGA芯片的计算加速***及其加速方法
技术领域
本发明属于计算加速技术领域，尤其涉及一种基于大规模FPGA芯片的计算加速***及其加速方法。
背景技术
当前在基因工程、天气预报、石油勘探、地震研究等领域的运算量日益增大。可以预见，未来这些领域的计算需求将会越来越大，这就对计算加速提出了更高的要求。目前的计算加速方法主要分为三种：集群计算加速、基于GPU的并行计算加速和基于FPGA的可重构计算加速。
集群计算（Cluster Computing）
集群是由一些互相连接在一起的计算机构成的一个并行或分布式***。服务器集群***通俗地讲就是把多台服务器通过快速通信链路连接起来，从外部看来，这些服务器就像一台服务器在工作，而对内来说，外面来的负载通过一定的机制动态地分配到这些节点机中去，从而达到超级服务器才有的高性能、高可用。集群技术是一种相对较新的技术，通过集群技术，可以在付出较低成本的情况下获得在性能、可靠性、灵活性方面的相对较高的收益。目前，在世界各地正在运行的超级计算机中，有许多都是采用集群技术来实现的。
GPU（Graphics Processing Unit），即图形处理器，是一种专门进行图像运算工作的微处理器。如今GPU 作为协处理器的一种已成为当代计算加速***的重要组成部分之一，是目前计算加速的主要方法。自 1999 年NVIDIA 将世界上第一个 GPU 推向市场以来，GPU 得到迅速发展，短短十年内其功能已从单一的图形显示发展到高速并行计算（GPGPU，General Purpose GPU，即通用计算GPU）。由 CPU+GPU 组成的异构计算模式，由于其优异的性能功耗比，已被广泛部署于物理学仿真、分子动力学、地震模拟等工程领域。
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是由通过可编程互连连接的可配置逻辑块 (CLB) 矩阵构成的半导体器件。可重构计算（Reconfigurable Computing）技术是指在软件的控制下，利用***中的可重用资源，根据应用的需要重新构造一个新的计算平台，达到接近专用硬件设计的高性能。
基于FPGA 的可重构计算***加速是目前在工程计算中得到运用的一种新型方法，适用于大部分的计算密集型和数据密集型的应用，如金融计算、密码学、生命科学、石油勘探、大数据处理等等。它通过硬件优化来实现对特定应用的更好的运行效率，即持续性能能达到更接近峰值运算性能的值，同时与GPU和CPU相比FPGA的能效比更高，是一种新兴的有前景的计算加速方法。
发明内容
本发明所要解决的技术问题是针对背景技术的不足提供了一种新型的FPGA可重构、高密度的基于大规模FPGA芯片的计算加速***及其加速方法。
本发明为解决上述技术问题采用以下技术方案
一种基于大规模FPGA芯片的计算加速***，包含服务器及与所述服务器连接的FPGA计算加速卡；
所述服务器，用于发送待计算数据至所述FPGA计算加速卡，以及用于读取所述FPGA计算加速卡加速计算后得到的结果数据；
所述FPGA计算加速卡，用于利用服务器发送的待计算数据进行相应的加速计算，得到所述结果数据。
作为本发明一种基于大规模FPGA芯片的计算加速***的进一步优选方案，所述服务器包含电源模块、数据分发及回收模块、接口模块、加速模块以及相应的业务分发模块；
其中，电源模块，用于提供服务器所需电能；
数据分发及回收模块，用于分发和回收数据计算结果；
接口模块，用于与FPGA计算加速卡进行数据传输：用于发送待计算数据至所述FPGA计算加速卡，以及将FPGA计算加速卡加速计算后的结果数据传输至服务器；
加速模块以及相应的业务分发模块，用于加速处理数据的分发及回收。
作为本发明一种基于大规模FPGA芯片的计算加速***的进一步优选方案，所述FPGA计算加速卡包含数据通讯接口、12颗FPGA芯片以及与所述FPGA芯片分别一一对应连接的存储器；
所述数据通讯接口，用于与服务器进行数据传输：用于接收服务器发送的待计算数据，以及将FPGA计算加速卡加速计算后的结果数据传输至服务器；
所述FPGA芯片，用于加速计算服务器发送的待计算数据；
所述存储器，用于存储服务器发送的待计算数据，以及FPGA计算加速卡加速计算后的结果数据。
作为本发明一种基于大规模FPGA芯片的计算加速***的进一步优选方案，所述接口模块和数据通讯接口均采用PCIe接口。
作为本发明一种基于大规模FPGA芯片的计算加速***的进一步优选方案，所述FPGA芯片采用Xilinx Spartan-6芯片。
作为本发明一种基于大规模FPGA芯片的计算加速***的进一步优选方案，所述存储器采用DDR3。
一种基于大规模FPGA芯片的计算加速方法，具体包含如下步骤；
步骤1，对需要加速计算的数据进行分析；
步骤2，提取待处理数据的加速部分，并设计加速ip软核；
步骤3，设计通信方式和数据格式；
步骤4，与步骤3涉及的通讯方式几数据格式将待处理数据传输至FPGA计算加速卡FPGA加速卡，进而完成数据的加速计算。
作为本发明一种基于FPGA芯片的计算加速方法的进一步优选方案，在步骤2中，设计加速ip软核具体通过以下两种方法完成：一是设计多级流水加速算法，二是设计多核增加FPGA芯片的利用率。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
1.高性能：本发明涉及的FPGA硬件加速电路逻辑容量大、速度快、并行度高，运算能力强，加速效果显著，以DES秘钥遍历速度为例，每千瓦速度达到6579亿/秒；
2.低功耗，高性价比：在FPGA、CPU、GPU三者中，FPGA的每千瓦功耗运算性能最高，所以相同的性能其功耗最低，相比于传统计算，FPGA的低能耗高性能计算优势明显；
3.相对于通用的服务器集群（或者云计算）、GPU阵列，同样性能的FPGA解决方案的成本一般要低的多，因此本发明具有很高的性价比。
附图说明
图1是DES解码算法流程图；
图2是本发明工作方式示意图；
图3是本发明的***结构图；
图4是FPGA计算加速卡的硬件结构图；
图5a是服务器机框实物图；
图5b是服务器板卡实物图；
图6显示为本发明工作方式的服务器连接示意图。
具体实施方式
下面结合附图对本发明的技术方案做进一步的详细说明：
一种基于大规模FPGA芯片的计算加速***，包含服务器及与所述服务器连接的FPGA计算加速卡；
所述服务器，用于发送待计算数据至所述FPGA计算加速卡，以及用于读取所述FPGA计算加速卡加速计算后得到的结果数据；
所述FPGA计算加速卡，用于利用服务器发送的待计算数据进行相应的加速计算，得到所述结果数据。
所述服务器包含电源模块、数据分发及回收模块、接口模块、加速模块以及相应的业务分发模块；
其中，电源模块，用于提供服务器所需电能；
数据分发及回收模块，用于分发和回收数据计算结果；
接口模块，用于与FPGA计算加速卡进行数据传输：用于发送待计算数据至所述FPGA计算加速卡，以及将FPGA计算加速卡加速计算后的结果数据传输至服务器；
加速模块以及相应的业务分发模块，用于加速处理数据的分发及回收；
所述FPGA计算加速卡包含数据通讯接口、多颗FPGA芯片以及与所述FPGA芯片分别一一对应连接的存储器；所述接口模块和数据通讯接口均可采用Pcle接口，所述FPGA芯片可采用Xilinx Spartan-6芯片，所述存储器可采用DDR3芯片。多颗FPGA芯片为最少两个。
所述数据通讯接口，用于与服务器进行数据传输：用于接收服务器发送的待计算数据，以及将FPGA计算加速卡加速计算后的结果数据传输至服务器；
所述FPGA芯片，用于加速计算服务器发送的待计算数据；
所述存储器，用于存储服务器发送的待计算数据，以及FPGA计算加速卡加速计算后的结果数据。
具体实施例如下：
本发明涉及的高性能可重构服务器包含10块FPGA计算卡，每块含12颗XilinxSpartan-6芯片，共120颗，10块板卡可以灵活配置；每颗FPGA芯片都配备512MB DRAM 内存；单块计算卡功率达到120瓦，整机功率为1475瓦；数据通信接口采用USB3.0借口，也可选PCIe接口；机器物理尺寸为标准6U机箱；支持集群工作方式，一套设备10块计算卡，可以多套设备并行工作，性能线性增强。
在使用中，本***主要负责专用计算，它必须由其它主机进行控制。一台host可以控制多台服务器。主机与服务器之间通过USB(或PCIe)接口进行通信。主机侧提供java、c++语言API接口与基石服务器进行交互，以加载IP软核、控制、状态检测和数据传输等等。
将服务器通过USB连接到Linux Host上，即可使用本***。主要有两种使用方式，一种是已经有开发完毕的大数据应用（电力大数据计算应用），直接在Host上运行即可，Host会自动将计算任务交给高性能计算平台计算。对于第一种使用方式，在预先配置后环境后，直接在Host上运行专门开发的电力大数据的软件即可。
还有一种使用方式是直接使用底层的API，进行各种应用开发。这种使用方式使用SDK，直接操纵计算加速***。更适合于有专门研发人员的单位。
下面结合附图介绍一种利用本发明实现DES解密加速方法：
DES（Data Encryption Standard）是发明最早的最广泛使用的分组对称加密算法。DES算法的入口参数有三个：Key、Data、Mode。其中Key为8个字节共64位，是DES算法的工作密钥；Data也为8个字节64位，是要被加密或被解密的数据；Mode为DES的工作方式，有两种：加密或解密。
DES 使用一个 56 位的密钥以及附加的 8 位奇偶校验位，产生最大 64 位的分组大小。这是一个迭代的分组密码，使用称为 Feistel 的技术，其中将加密的文本块分成两半。使用子密钥对其中一半应用循环功能，然后将输出与另一半进行“异或”运算；接着交换这两半，这一过程会继续下去，但最后一个循环不交换。DES 使用 16 个循环，使用异或，置换，代换，移位操作四种基本运算。
图1为DES解密流程图。
下面使用本发明对DES解密算法进行加速设计：
1、对需要加速DES解密算法进行分析。
2、提取加速部分，设计加速ip软核。主要通过两种方法实现加速，一是设计多级流水加速算法；二是设计多核增加FPGA的利用率。
3、根据硬件接口设计通信方式和数据格式。
4、整合FPGA加速计算结果，完成算法加速的设计。
本发明使用FPGA硬件加速，可通过SDK直接操纵设计完成的加速算法，此工作方式原理如附图2所示。***整体结构图如附图3所示。
一般来说，解密性能与设备所含的FPGA计算卡数量线性成正比，计算卡越多时间越短。本发明涉及的高性能服务器包含10块FPGA计算卡，每块含12颗Xilinx Spartan-6芯片，共120颗，10块板卡可以灵活配置；单芯片FPGA（Spartan 6）破解速度达到80.6亿次/秒。硬件结构如附图4所示。其中用到的可重构服务器机框和可重构服务器板卡实物分别如附图5a，5b所示。
此外，本发明还支持集群工作方式，一套设备10块计算卡，可以多套设备并行工作，性能线性增强；采用多设备自主协同解密，成倍减少解密时间，支持分钟级解密性能。集群工作方式如附图6所示。经过实测，通过本***加速的DES解密速度为0.9672×1012次/秒。

Claims (8)

1.一种基于大规模FPGA芯片的计算加速***，其特征在于：包含服务器及与所述服务器连接的FPGA计算加速卡；
所述服务器，用于发送待计算数据至所述FPGA计算加速卡，以及用于读取所述FPGA计算加速卡加速计算后得到的结果数据；
所述FPGA计算加速卡，用于利用服务器发送的待计算数据进行相应的加速计算，得到所述结果数据。
2.根据权利要求1所述的一种基于FPGA芯片的计算加速***，其特征在于：所述服务器包含电源模块、数据分发及回收模块、接口模块、加速模块以及相应的业务分发模块；
其中，电源模块，用于提供服务器所需电能；
数据分发及回收模块，用于分发和回收数据计算结果；
接口模块，用于与FPGA计算加速卡进行数据传输：用于发送待计算数据至所述FPGA计算加速卡，以及将FPGA计算加速卡加速计算后的结果数据传输至服务器；
加速模块以及相应的业务分发模块，用于加速处理数据的分发及回收。
3.根据权利要求1所述的一种基于大规模FPGA芯片的计算加速***，其特征在于：所述FPGA计算加速卡包含数据通讯接口、12颗FPGA芯片以及与所述FPGA芯片分别一一对应连接的存储器；
所述数据通讯接口，用于与服务器进行数据传输，以及将FPGA计算加速卡加速计算后的结果数据传输至服务器；
所述FPGA芯片，用于加速计算服务器发送的待计算数据；
所述存储器，用于存储服务器发送的待计算数据，以及FPGA计算加速卡加速计算后的结果数据。
4.根据权利要求2或3所述的一种基于大规模FPGA芯片的计算加速***，其特征在于：所述接口模块和数据通讯接口均采用PCIe接口。
5.根据权利要求3所述的一种基于大规模FPGA芯片的计算加速***，其特征在于：所述FPGA芯片采用Xilinx Spartan-6芯片。
6.根据权利要求3所述的一种基于大规模FPGA芯片的计算加速***，其特征在于：所述存储器采用DDR3芯片。
7.一种基于大规模FPGA芯片的计算加速方法，其特征在于：具体包含如下步骤；
步骤1，对需要加速计算的数据进行分析；
步骤2，提取待处理数据的加速部分，并设计加速ip软核；
步骤3，设计通信方式和数据格式；
步骤4，与步骤3涉及的通讯方式几数据格式将待处理数据传输至FPGA计算加速卡FPGA加速卡，进而完成数据的加速计算。
8.根据权利要求7所述的一种基于FPGA芯片的计算加速方法，其特征在于：在步骤2中，设计加速ip软核具体通过以下两种方法完成：一是设计多级流水加速算法，二是设计多核增加FPGA芯片的利用率。
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