CN102073481B - 多核dsp可重构专用集成电路*** - Google Patents

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Abstract

一种数字信号处理技术领域的多核DSP可重构专用集成电路***，包括：内部总线以及与之相连接的控制处理器内核、增强型直接内存存取、输入输出缓存、DSP多核阵列、配置信息缓存、可重构逻辑单元和内部缓存，DSP多核阵列通过可重构的片上互联方式与配置信息缓存、可重构逻辑单元相连接并传输配置和可重构信息。本发明与SoC的IP复用技术可以很好地结合，多核DSP可重构ASIC是以DSP多核阵列为核心，同时集成了控制逻辑、嵌入式内存和数据接口等IP模块，从而能够灵活、高效地实现大规模计算。

Description

多核DSP可重构专用集成电路***
技术领域
本发明涉及的是一种数字信号处理技术领域的装置，具体是一种多核DSP可重构专用集成电路***。
背景技术
在大规模计算领域中，可重构***是目前体系结构的一个研究热点，它将通用处理器的灵活性和ASIC(专用芯片)的高效性很好地结合起来，是面向大规模计算中比较理想的解决方案。
传统DSP具有运算速度低、硬件结构不可重构、开发升级周期长和不可移植等缺点，在面向大规模计算时，这种缺点就更加明显。ASIC在性能、面积和功耗等方面具有较大优势，但多变的应用需求和快速增长的复杂度使得ASIC的设计和验证难度大，开发周期长，很难满足产品快速应用的要求。在可编程逻辑器件中，虽然Xilinx公司的Virtex-6系列FPGA(现场可编程门阵列)利用600MHz的DSP48E1 slice实现了超过1000 GMACS(1×1012次乘累加运算/秒)的性能，但在面向大规模计算时，需要配置的电路规模过大，综合和配置时间过长，且实际工作频率不高，难以保持高性能的同时，追求灵活性和低功耗的目标。
在已有的关于DSP的可重构研究中，有美国华盛顿大学和西北大学的图腾(TOTEM)计划，西北工业大学的龙腾DR可重构DSP处理器研究。他们均已研究可重构的DSP为主要目标，强调其高性能和灵活性，却牺牲了其作为通用处理器的逻辑控制性。由于DSP的串行结构，进行复杂运算时可能来回循环几百次，因此速度反而不是很快，单个DSP处理器很难满足10 GMACS以上的性能需求，在大规模计算时，往往需要高级别并行处理的情况，单DSP的劣势就更加明显。在大众市场上，TI(Texas Instruments)公司的“达芬奇(Da Vinci)”系列产品将DSP和CPU相结合，但该技术并未涉及可重构技术。
经对现有技术文献的检索发现，中国专利申请号为：200410013670.3，名称为：一种基于CORDIC单元的阵列式可重构DSP引擎芯片结构，该专利公开了一种以CORDIC算法为核心的粗颗粒度基本单元组成的可重构(硬件可编程)阵列式芯片内部结构。以及，中国专利申请号为：200610086398.0，名称为：可重构数字信号处理器，该发明公开了一种可重构数字信号处理器(DSP)，器件内部的硬件资源可根据不同的应用需求进行结构重组，能够实现多种形式的滤波运算。但是，两者没有充分利用CPU的逻辑控制能力，在面向大规模运算时，其计算效率难以达到最高效。
另经检索发现：美国专利文献号2002/0056030A1，名称为：Shared Program Memory Foruse in Multicore DSP DEVICES(用于多核DSP设备的共享内存)，提出包含共享式程序存储器的多核DSP，能够减少功耗开销。但也并未涉及到可重构的思想。以及美国专利文献号2008/0189514 A1，名称为：Reconfigurable Logic in Processors(处理器中的可配置重构逻辑单元)指出，处理器内部处理单元可根据实际应用来配置重构逻辑单元。但是，每个处理单元在一个线程选择时，由控制程序配置，这种基于SIMD的处理器在能效上开销很大。
发明内容
本发明针对现有技术存在的上述不足，提供一种多核DSP可重构专用集成电路***，在保持ASIC的高性能和低功耗的基础上，又拥有了可编程逻辑器件的设计可修改性和灵活性等特点。这种技术与SoC的IP复用技术可以很好地结合，多核DSP可重构ASIC是以DSP多核阵列为核心，同时集成了控制逻辑、嵌入式内存和数据接口等IP模块，从而能够灵活、高效地实现大规模计算。
本发明是通过以下技术方案实现的，本发明包括：内部总线以及与之相连接的控制处理器内核、增强型直接内存存取、输入输出缓存、DSP多核阵列、配置信息缓存、可重构逻辑单元和内部缓存，其中：控制处理器内核通过内部总线进行数据、地址及控制信息的传输，增强型直接内存存取通过内部总线与内部缓存、输入输出缓存、DSP多核阵列相连接并传输DSP多核阵列所处理的数据信息，DSP多核阵列通过内部总线与配置信息缓存、可重构逻辑单元相连接并传输配置和可重构信息，内部总线采用基于多级路由和可配置直连的可重构的片上互联方式。
所述的控制处理器内核包括：两个中央处理器、中断控制器、侦测控制单元、一致性接口、二级缓存、数据缓存和指令缓存，其中：中央处理器与数据缓存相连接并传输数据缓存信息，中央处理器与指令缓存相连接并传输指令缓存信息，中断控制器连接中央处理器与侦测控制单元并传输中断信息，二级缓存与一致性接口相连接并传输数据信息和指令信息。
所述的DSP多核阵列包括：若干数字信号处理器、若干双端口寄存器、可重构固核、侦测逻辑单元和时钟控制电路，其中：数字信号处理器与侦测控制逻辑单元相连接并传输数据与配置信息，双端口寄存器连接数字信号处理器与可重构固核并传输数据可重构信息和固核可重构信息，时钟控制电路与侦测控制逻辑单元、可重构固核相连接并传输时钟控制信息。
所述的可重构逻辑单元由粗粒度结构或混合粒度结构的可编程逻辑块通过布线与增强型计算加速部件相连而组成，其中：增强型计算加速部件采用基于IEEE 754标准的浮点运算单元FPU(Floating Point Unit)，支持加、减、乘、除、比较运算，采取四舍五入的取舍方式，对溢出和非法操作有专门的标志方法。单元采用常规的硬件异常机制，对溢出、除数为0、非法操作和非正常操作数的异常进行处理。
所述的可重构的片上互联方式是指：采用自适应的路由控制机制，在多级路由之间加设可配置直连，为片上互连连接的设备提供低延迟的通信，其中：直连的建立和拆除通过FPGA的动态可重构的技术实现。
与现有技术相比，本发明说明的***形成的装置有如下有益效果：
本发明类似FPGA的内部可重构逻辑单元功能可以在ASIC运行过程中动态重载，使片内可以实现多DSP之间拓扑的灵活改变以适应各种并行算法的需求，使算法执行效率接近最高。***的“多DSP+FPGA+固核”结构能将***任务划分成适合FPGA处理的低层信号处理和预处理部分及适合DSP处理的大量数据计算部分，便于发挥两者的优势。该结构同时具有CPU优良的调度管理能力和DSP强大的数字信号处理能力，同时能完成经典的数字信号处理算法以及确定需要扩展的功能和特性等一系列的问题。利用通过简化CPU功能节省出来的芯片资源，来设计并实现一些大规模数据运算方面需要加强的功能。
附图说明
图1为本发明结构示意图。
图2为控制处理器内核示意图。
图3为DSP多核阵列示意图。
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
如图1所示，本实施例包括：控制处理器内核1、增强型直接内存存取2、输入输出缓存3、DSP多核阵列4、配置信息缓存5、可重构逻辑单元6、内部缓存7以及内部总线8，其中：控制处理器内核1通过内部总线8与其他各模块相连接并传输数据、地址及控制信息，增强型直接内存存取2通过内部总线8与内部缓存7、输入输出缓存3、DSP多核阵列4相连接并传输DSP多核阵列所处理的数据信息，DSP多核阵列4通过可重构的片上互联方式与配置信息缓存5、可重构逻辑单元6相连接并传输配置和可重构信息。
如图2所示，所述的控制处理器内核1包括：两个中央处理器9、10、中断控制器11、侦测控制单元12、一致性接口13、二级缓存14、数据缓存15、16和指令缓存17、18，其中：中央处理器9、10与数据缓存15、16相连接并传输数据缓存信息，中央处理器9、10与指令缓存17、18相连接并传输指令缓存信息，中断控制器11连接中央处理器9、10与侦测控制单元12并传输中断信息，二级缓存14与一致性接口13相连接并传输数据信息和指令信息。
所述的中央处理器，在本实施例中由寄存器部件，控制部件以及运算部件组成，在可重构专用集成电路***中负责任务的调度和逻辑运算，协调、控制和管理整个***。
所述的中断控制器，在本实施例中由中断请求寄存器、中断屏蔽寄存器、中断服务寄存器、优先级比较器和读写控制逻辑组成，管理外部的中断源。
所述的侦测逻辑单元在本实施例中由控制寄存器、状态寄存器以及部分控制信号组成，主要实现cache一致性，以及初始化L2缓存。
所述的一致性接口，是32位的从端口，用来管理增强型直接内存存取。
所述的二级缓存.在本实施例中，CPU内部内核具有互相独立的二级缓存，缓存数据同步是依靠CPU内置的System Request Interface(***请求接口，SRI)控制，传输在CPU内部即可实现。
所述的数据缓存和指令缓存，在本实施例中，采用数据代码指令追踪缓存设计数据缓存，降低CPU对数据缓存容量的要求；采用动态跟踪缓存实现指令缓存，它直接和执行单元及动态跟踪引擎相连，通过动态跟踪引擎可以很快地找到所执行的指令来实现L1缓存的实现。
如图3所示，所述的DSP多核阵列4包括：四个数字信号处理器19、20、21、22、两个双端口寄存器23、24、可重构固核25、侦测逻辑单元26和时钟控制电路27，其中：数字信号处理器19、20、21、22与侦测控制逻辑单元26相连接并传输数据与配置信息，双端口寄存器23、24连接数字信号处理器19、20、21、22与可重构固核25并传输数据可重构信息和固核可重构信息，时钟控制电路27与侦测控制逻辑单元26、可重构固核25相连接并传输时钟控制信息。
所述的数字信号处理器在本实施例中采用TMS320C64X，拥有八个高度独立的定点乘法运算单元，支持不对齐的存取结构，支持64个32位的通用寄存器、32KB的一级程序cache、80KB的一级数据cache和64KB的二级cache，实行多核的高效管理和协调，多DSP的互联可根据不同的执行任务，实现拓扑可重构。
所述的双端口寄存器，在本实施例中，含有4个32位的通用寄存器，带有一个写入端和两个读出端。
所述的可重构固核在本实施例中通过可重构逻辑单元由粗粒度结构或混合粒度结构的可编程逻辑块得以实现。
所述的侦测逻辑单元在本实施例中由控制寄存器、状态寄存器以及部分控制信号组成，主要实现cache一致性，以及初始化L2缓存。
所述的时钟控制电路在本实施例中通过时钟脉冲发生器和启停控制电路实现。
多核DSP可重构专用集成电路***的构架为以控制处理器内核为控制核心，负责任务分析、指令分配调度以及少量的串行计算；而大规模数据的处理等具体数据计算，由控制处理器把任务封装成适合高性能DSP多核阵列计算的内核程序，由高性能DSP多核阵列进行处理。两者通过高速内部总线相连，并各自带有高速缓存(Cache)，实现快速获取数据。
DSP多核阵列4与可重构逻辑单元5之间的数据通信采用可重构的高阶两两互联方式，DSP多核阵列通过可重构的双端口寄存器与固核单元相连，以完成信息和数据的传送。传统的寄存器堆的互联方式在面向多并行访问时，如不能解决访问冲突的问题，往往会造成数据出错，所以本发明中把寄存器堆中寄存器分配到各个固核上。在工作时，DSP多核阵列通过双端口寄存器与固核单元可重构的相连，通过动态调整可重构的高阶两两互联，以实现DSP多核阵列与固核单元的互联方式的改变，以减少带宽，增加运算速度，达到高效能计算的目的。同时，在片上多核***中，如果某个核出现错误，可以通过可重构的高阶两两互联方式用冗余的核将其代替，或者直接将其直接关掉并隔离出***，并保持***功能的正确。相比于采用分布式的路由器互联组成的NoC，难以采用类似的做法提高可靠性，因为单一的路由节点错误甚至可能破坏整个网络的连通性，并进一步导致整个***的错误。与现有的高阶多级互联网络相比，可重构的高阶两两互联方式它具有较强的可重构性和可靠性。本发明保护了可重构的高阶两两互联方式。
并行处理的目的是通过采用多个处理单元同时处理输入信息来缩短任务的执行时间。由Amdahl定律可知：加速比与任务并行度和处理单元个数密切相关。当涉及大规模运算时，任务并行度往往很高，通过单DSP内核很难实现高效的运算，所以我们采用了高性能DSP多核阵列，在面对不同的任务并行度时，通过可重构逻辑单元改变DSP多核阵列的拓扑结构，以达到最经济高效的计算方式，相对于传统固定***具有很强的通用性和适应性。
芯片的硬件可重构通过可重构资源(阵列)FPGA实现，根据不同算法的要求，由软硬件协同的方式，控制处理器将可重构信息通过配置信息缓存加载到可重构资源(阵列)FPGA中，同时它还可以实现低层信号处理和数据的预处理。

Claims (2)

1.一种多核DSP可重构专用集成电路***，包括：内部总线以及与之相连接的控制处理器内核、增强型直接内存存取、输入输出缓存、DSP多核阵列、配置信息缓存、可重构逻辑单元和内部缓存，其特征在于：控制处理器内核通过内部总线进行数据、地址及控制信息的传输，增强型直接内存存取通过内部总线与内部缓存、输入输出缓存、DSP多核阵列相连接并传输DSP多核阵列所处理的数据信息，DSP多核阵列通过可重构的片上互联方式与配置信息缓存、可重构逻辑单元相连接并传输配置和可重构信息；
所述的控制处理器内核包括：两个中央处理器、中断控制器、侦测控制单元、一致性接口、二级缓存、数据缓存和指令缓存，其中：中央处理器与数据缓存相连接并传输数据缓存信息，中央处理器与指令缓存相连接并传输指令缓存信息，中断控制器连接中央处理器与侦测控制单元并传输中断信息，二级缓存与一致性接口相连接并传输数据信息和指令信息；
所述的DSP多核阵列包括：若干数字信号处理器、若干双端口寄存器、可重构固核、侦测逻辑单元和时钟控制电路，其中：数字信号处理器与侦测控制逻辑单元相连接并传输数据与配置信息，双端口寄存器连接数字信号处理器与可重构固核并传输数据可重构信息和固核可重构信息，时钟控制电路与侦测控制逻辑单元、可重构固核相连接并传输时钟控制信息；
所述的可重构逻辑单元由粗粒度结构或混合粒度结构的可编程逻辑块通过布线与增强型计算加速部件相连而组成，其中：增强型计算加速部件采用基于IEEE 754 标准的浮点运算单元；
所述的可重构的片上互联方式是指：采用自适应的路由控制机制，在多级路由之间加设可配置直连，为片上互连连接的设备提供低延迟的通信，其中：直连的建立和拆除通过FPGA的动态可重构的技术实现。
2.根据权利要求1所述的多核DSP可重构专用集成电路***，其特征是，所述的数据缓存和指令缓存分别为数据代码指令追踪缓存设计数据缓存以及动态跟踪缓存实现指令缓存。
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