CN107564563B - 存储器装置及其操作方法 - Google Patents

存储器装置及其操作方法 Download PDF

Info

Publication number
CN107564563B
CN107564563B CN201610504243.8A CN201610504243A CN107564563B CN 107564563 B CN107564563 B CN 107564563B CN 201610504243 A CN201610504243 A CN 201610504243A CN 107564563 B CN107564563 B CN 107564563B
Authority
CN
China
Prior art keywords
information
memory
command
custom
cell array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610504243.8A
Other languages
English (en)
Other versions
CN107564563A (zh
Inventor
张智翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201610504243.8A priority Critical patent/CN107564563B/zh
Priority to US15/346,732 priority patent/US10318208B2/en
Publication of CN107564563A publication Critical patent/CN107564563A/zh
Application granted granted Critical
Publication of CN107564563B publication Critical patent/CN107564563B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本发明涉及一种存储器装置及其操作方法，所述装置包括存储单元阵列、暂存单元以及指令产生器。存储单元阵列包括多个存储单元。暂存单元用以记录多个自定义信息。指令产生器耦接于暂存单元以及存储单元阵列。指令产生器接收自定义命令，并且依据所接收的自定义命令以及自定义信息对存储单元阵列执行至少两个存储器操作。自定义信息是依据所述的至少两个存储器操作来产生。本发明技术方案在存储器装置的暂存单元中记录多个自定义信息，依据自定义命令以及自定义信息来执行至少两个存储器操作。据此，可提升存储器装置的存取效率并降低功耗。

Description

存储器装置及其操作方法
技术领域
本发明是有关于一种存储器装置及其操作方法，且特别是有关于一种可自定义存储器命令的存储器装置及其操作方法。
背景技术
同步动态随机存取存储器(synchronous dynamic random-access memory，SDRAM)是具有一个同步接口的动态随机存取存储器，通过时脉信号来与电脑的总线达成同步。随着存储器技术的进步，双倍数据速率同步动态随机存取存储器(Double Data RateSynchronous Dynamic Random Access Memory，DDR SDRAM)也被发展出来。DDR SDRAM是具有双倍传输速率的SDRAM，其在***时钟的上升沿和下降沿都可以进行数据的传输，因而其传输速率为***时脉的两倍，具有较高的工作效率。
为了进一步提升工作效率，第二代、第三代以及***的DDR SDRAM都已经发展出来。然而，由于JEDEC固态技术协会(JEDEC Solid State Technology Association)对DRAM所订定的标准，DRAM在执行动作时需要从存储器控制器陆续接收多个存储器命令，并且分别对逐个存储器命令执行对应的存储器操作才能完成动作。举例而言，当欲写入一笔数据时，存储器控制器会对DRAM陆续下达对应于存储器操作：激活(Activate)列地址、读取(Read)行地址以及预充电(Precharge)的三个存储器命令，并且由DRAM陆续完成上述的三个存储器操作。在另一个例子中，当欲连续写入多笔数据时，存储器控制器不仅需要多次对DRAM下达RD命令，还必须传输多个存储器地址给DRAM。因此，倘若能够减少存储器控制器与DRAM之间过多的传输，包括存储器命令或地址等，将能够提升***的效率，并降低***的功耗。
发明内容
本发明提供一种存储器装置及其操作方法，可减少存储器命令的传输次数，以提升存储器装置的效率并减少功耗。
本发明的存储器装置包括存储单元阵列、暂存单元以及指令产生器。存储单元阵列包括多个存储单元。暂存单元用以记录多个自定义信息。指令产生器耦接于暂存单元以及存储单元阵列。指令产生器接收自定义命令，并且依据所接收的自定义命令以及自定义信息对存储单元阵列执行至少两个存储器操作。自定义信息是依据所述的至少两个存储器操作来产生。
本发明的存储器装置操作方法适用于包括存储单元阵列以及暂存单元的存储器装置。此存储器装置操作方法包括以下步骤。写入多个自定义信息至暂存单元。接收自定义命令。依据所接收的自定义命令以及自定义信息对存储单元阵列执行至少两个存储器操作。自定义信息是依据所述的至少两个存储器操作来产生。
基于上述，在本发明的实施例中，在存储器装置的暂存单元中记录多个自定义信息，此种存储器装置操作方法可在存储器装置接收到一个自定义命令时，依据自定义命令以及自定义信息来执行至少两个存储器操作。据此，可提升存储器装置的存取效率并降低功耗。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出本发明一实施例的存储器装置的概要方块图；
图2示出本发明一实施例的自定义信息的示意图；
图3示出现有的存储器装置操作方法的示意图；
图4示出本发明一实施例的存储器装置操作方法的示意图；
图5示出本发明一实施例的存储器装置的架构示意图；
图6示出本发明一实施例的存储器装置操作方法的流程图。
附图标记说明：
100：存储器装置；
110：暂存单元；
120：指令产生器；
121：自定义命令产生器；
123：自定义地址产生器；
130：存储单元阵列；
140：检测单元；
150：信号解码器；
151：命令解码器；
153：地址解码器；
161、163：多工器；
210：命令流程信息；
220：地址递增信息；
230：起始地址信息；
240：回圈信息；
ACT、WR、RD、PRE、PREA、PD、PRE：存储器命令；
BA_INI：区块地址；
BS：区块递增信息；
CA_INI：行地址；
CK：时脉周期；
CMD1、CMD2、CMD3：命令信息；
CS：行递增信息；
D1、D2、D3、D4、D5、D6、D7、D8：数据；
DL1、DL2、DL3：延迟信息；
LP：回圈数；
RA、CA、BNK：地址信息；
RA_INI：列地址；
RL：读取延迟；
RS：列递增信息；
S610、S611、S613、S615、S620、S630、S640、S650：存储器装置操作方法的步骤；
T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15：时脉周期；
TRCD：列控制器至行控制器传输延迟；
TRTP：内部读取到预充电命令延迟；
UD_CMD：自定义命令；
UD_INFO：自定义信息。
具体实施方式
图1示出本发明一实施例的存储器装置的概要方块图。请参考图1，本实施例的存储器装置100包括暂存单元110、指令产生器120以及存储单元阵列130。在本实施例中，暂存单元110例如为模式暂存器(Mode Register，MR)，其中记录有多个自定义信息UD_INFO。指令产生器120例如为状态机(state machine)，通过***的时脉来驱动，以依据所接收到的自定义命令UD_CMD以及暂存单元110中所记录的自定义信息UD_INFO来对存储单元阵列130进行至少两个存储器操作。
举例而言，在存储器装置100启动(Power On)后，例如可经历包括初始化(Initialization)、闲置(Idle)、激活(Activate)或预充电(Precharge)等状态，其中在闲置状态中可进入模式暂存器设置(Mode Register Set，MRS)状态。在一实施例中，上述自定义信息UD_INFO可例如是于此MRS状态中写入暂存单元110。倘若指令产生器120接收到自定义命令UD_CMD，则可依据暂存单元110中的自定义信息UD_INFO来对存储单元阵列130执行至少两个存储器操作。以下利用图1的存储器装置100来举例说明本发明的存储器装置操作方法。
图2示出本发明一实施例的自定义信息的示意图。请参考图2，本实施例的自定义信息UD_INFO为使用者可自行定义以让存储器装置100对应执行存储器操作的信息，记录于暂存单元110中。在本实施例中，自定义信息UD_INFO包括命令流程信息210、地址递增信息220、起始地址信息230以及回圈信息240。然而，本发明并不限于此。在其他实施例中，所属领域具备通常知识者可依不同的需求来调整自定义信息UD_INFO中所包括的信息，使存储器装置100接收到自定义命令UD_CMD时，可依据自定义信息UD_INFO来执行所需的至少两个存储器操作。
在本实施例中，命令流程信息210包括命令信息CMD1至CMD3以及延迟信息DL1至DL3，用以提供对存储器阵列130执行操作的操作信息。例如，命令信息CMD1至CMD3分别为1、3与4，分别对应激活(ACT)、读取(RD)以及预充电(PRE)三个存储器操作。延迟信息DL1至DL3皆对应于0个时脉周期(CK)，分别代表执行完对应命令信息CMD1至CMD3的存储器操作后，除存储器本身规范所须延迟的时间外，使用者所自订额外延迟的时间。详细来说，命令信息CMD1与CMD2例如分别是对应激活与读取的存储器操作。通常在存储器装置100执行激活操作后，至少须经过列控制器至行控制器传输延迟(RAS#to CAS#Delay，TRCD)才能继续接收读取命令以执行读取操作。而本实施例的自定义信息UD_INFO还定义延迟信息DL1，使存储器装置100在执行对应激活操作的命令信息CMD1后，经过TRCD以及自定义的DL1的延迟，才继续执行对应读取操作的命令信息CMD2，以增加存储器装置的稳定性。
在本实施例中，起始地址信息230包括起始列地址RA_INI、起始行地址CA_INI以及起始区块地址BA_INI。起始地址信息230用以指向存储单元阵列130的多个存储单元中的其中之一。当指令产生器120接收到自定义命令UD_CMD后，依据自定义命令UD_CMD以及记录于暂存单元110中的自定义信息UD_INFO，对存储单元阵列130或起始地址信息230所指向的存储单元开始执行命令流程信息210所对应的至少两个存储器操作。为方便说明，以下将起始地址信息230所对应的存储单元称作第一存储单元。
图3示出现有的存储器装置操作方法的示意图。请参考图3。一般来说，在存储器装置欲写入一笔数据至列地址、行地址以及区块地址分别为RA_INI、CA_INI以及BA_INI的第一存储单元时，例如于时脉周期T1，先从存储器控制器接收激活(ACT)的存储器命令，并提供区块地址BA_INI与列地址RA_INI。在接收到激活存储器命令后，至少经过列控制器至行控制器传输延迟T-RCD，再于时脉周期T6从存储器控制器接收另提供有行地址CA_INI的读取(READ)存储器命令。接收到读取存储器命令后，至少经过读取延迟(Read Latency，RL)，便于时脉周期T11开始从第一存储单元读取数据D1至D8。另一方面，接收到读取存储器命令后，至少经过内部读取到预充电命令延迟(Read to Precharge Time，T-RTP)，再于时脉周期T10从存储器控制器接收预充电(PRE)命令以执行预充电操作。如此一来，在上述图3的实例中存储器装置至少包括3次的存储器命令传输。
图4示出本发明一实施例的存储器装置操作方法的示意图。请参考图4，本发明实施例将包括命令流程信息210以及起始地址信息230的自定义信息UD_INFO定义于存储器装置100的暂存单元110中，其中自定义信息UD_INFO是依据激活、读取以及预充电三个存储器操作来产生。据此，在本实施例中，当指令产生器120于时脉周期T1自外部(例如，存储器控制器)接收到自定义命令UD_CMD后，依据命令流程信息210，首先会执行对应命令信息CMD1的激活存储器操作。随后，经过列控制器至行控制器传输延迟T-RCD、延迟信息DL1所对应的延迟时间以及读取延迟RL后，指令产生器120开始对第一存储单元执行读取操作。另一方面，在接收到自定义命令UD_CMD后，经过列控制器至行控制器传输延迟T-RCD、延迟信息DL1所对应的延迟时间(在本实施例中为0)、内部读取到预充电命令延迟TRTP以及延迟信息DL2(在本实施例中为0)所对应的延迟时间后，指令产生器120开始对存储单元阵列130执行预充电操作。
相比于图3中的存储器装置操作方法，在图4实施例中的存储器装置100仅包括一次的自定义命令UD_CMD传输，便可从第一存储单元中读取D1至D8的数据，并执行完如图3实例中的所有存储器操作。此外，在本实施例中，指令产生器120对存储单元阵列130执行预充电操作后，再经过列地址预充电时间(Row Precharge Time，TRP)以及延迟信息DL3所对应的延迟时间便能够再次执行下一个存储器操作。
利用本发明实施例的存储器装置操作方法，通过将上述的命令流程信息210以及起始地址信息230定义在自定义信息UD_INFO并记录于暂存单元110中，指令产生器120在接收到自定义命令UD_CMD后，便能够依其对存储单元阵列130执行至少两个存储器操作。值得一提的是，在一些情况中，使用者还例如是希望重复执行命令流程信息210中所对应的存储器操作。因此，在本实施例中还将地址递增信息220以及回圈信息240定义于自定义信息UD_INFO当中。
请再参考图2。在本实施例中，地址递增信息220包括列递增信息RS、行递增信息CS以及区块递增信息BS，回圈信息240包括回圈数LP。回圈数LP用以表示依据命令流程信息210来对存储单元阵列130进行存储器操作的重复次数，并且地址递增信息220用以决定重复进行存储器操作时作为操作对象的存储单元。举例而言，回圈数LP所对应的重复次数例如为2次，列递增信息RS、行递增信息CS以及区块递增信息BS皆对应于N＝N+1。据此，指令产生器120在依据起始地址信息230对列地址、行地址以及区块地址分别为RA_INI、CA_INI以及BA_INI的第一存储单元，依据命令流程信息210进行至少两个存储器操作后，会接着对列地址、行地址以及区块地址分别为RA_INI+1、CA_INI+1以及BA_INI+1的存储单元，再次依据命令流程信息210进行至少两个存储器操作。
在本实施例中，通过进一步将地址递增信息220以及回圈信息240定义于自定义信息UD_INFO当中，指令产生器120在接收自定义命令UD_CMD后，可依据起始地址信息230、地址递增信息220以及回圈信息240来依序对存储单元阵列130中的至少一个存储单元重复执行命令流程信息210中所对应的至少两个存储器操作。
值得一提的是，图2实施例的自定义信息UD_INFO中的命令对照表、延迟对照表、地址递增对照表以及回圈对照表是用以方便对应命令流程信息210、地址递增信息220以及回圈信息240中的各数字所代表的内容，但本发明并不加以限制自定义信息UD_INFO的表示方法。除了使用上述的各对照表外，在其他实施例中，所属领域具备通常知识者可依不同的需求以其他的方式记录自定义信息UD_INFO。
在本实施例中，存储器操作例如包括激活、读取以及预充电，但本发明并不限于此。在其他实施例中，存储器操作可例如为无操作(NO OPERATION)、激活(ACTIVATE)、读取(READ)、写入(WRITE)、预充电(PRECHARGE)以及省电(POWER DOWN)等存储器操作的其中之一。
另一方面，在本实施例中，命令信息CMD1至CMD3例如是分别对应于不同的存储器操作。然而，本发明并不限于此，在另一实施例中，命令信息CMD1至CMD3可例如是对应于相同的存储器操作。以下将举本发明的另一实施例，详述本发明实施例的存储器装置操作方法。
图5示出本发明一实施例的存储器装置的架构示意图。图6示出本发明一实施例的存储器装置操作方法的流程图。请参考图5，本实施例的存储器装置100包括暂存单元110、指令产生器120以及存储单元阵列130外，还包括检测单元140、信号解码器150以及多个多工器161、163。值得一提的是，本实施例的指令产生器120包括自定义命令产生器121以及自定义地址产生器123，信号解码器150包括命令解码器151以及地址解码器153。
请同时参考图5与图6。在步骤S610中，存储器装置100会在暂存单元110中写入多个自定义信息UD_INFO。在本实施例中，写入自定义信息UD_INFO至暂存单元110的步骤又包括步骤S611至S615。在步骤S611中，存储器装置100可例如自外部接收信号。在步骤S613中，检测单元140会检测所接收的信号是否为对应于自定义信息UD_INFO的至少其中之一的写入信号。若所接收的信号是对应于自定义信息UD_INFO的至少其中之一的写入信号，则在步骤S615中，依据此写入信号将其所对应的至少一个自定义信息UD_INFO记录于暂存单元110中。在本实施例中，对应于自定义信息UD_INFO的至少其中之一的写入信号可例如是来自使用者自行定义的写入信号。因此，步骤S611至S615可例如是重复执行数次以记录所有使用者所需的自定义信息UD_INFO。
举例而言，存储器装置100可例如自外部接收对应于命令流程信息210的写入信号，且命令流程信息210包括至少两个命令信息以及至少一个延迟信息。在检测单元140检测所接收的写入信号是对应于命令流程信息210后，便可依据此写入信号将命令流程信息210写入暂存单元110中。除此之外，存储器装置100可例如自外部接收对应于回圈信息240的另一个写入信号。在检测单元140检测所接收的写入信号是对应于回圈信息240后，便可依据此写入信号将回圈信息240写入暂存单元110中。然而，本发明并不在此限制写入信号所对应的自定义信息UD_INFO的内容。也就是说，本实施例中的写入信号可例如是对应于命令流程信息、起始地址信息、地址递增信息以及回圈信息的其中之一或其组合。在其他实施例中，所属领域具备通常知识者可依其需求来定义对应于不同的自定义信息的写入信号。
在自定义信息UD_INFO被记录至暂存单元110后，在步骤S620中，指令产生器120会接收自定义命令UD_CMD。在本实施例中，自定义命令UD_CMD例如是由使用者通过至少一热键来产生，并通过存储器控制器传递至指令产生器120，但本发明并不限于此。在其他实施例中，自定义命令UD_CMD也可例如是定义为其他任意形式的触发信号。
一旦指令产生器120接收到自定义命令UD_CMD，则进入步骤S630。在步骤S630中，指令产生器120会依据所接收的自定义命令UD_CMD以及暂存单元110中的自定义信息UD_INFO来对存储单元阵列130执行至少两个存储器操作。在本实施例中，多工器161是耦接于自定义命令产生器121与命令解码器151，且多工器163是耦接于自定义地址产生器123与地址解码器153。当指令产生器120接收到自定义命令UD_INFO时，多工器161会切换以使自定义命令产生器121依据命令流程信息210来对存储单元阵列130下达命令，并且多工器163会切换以使自定义地址产生器123依据地址递增信息220、起始地址信息230以及回圈信息240来对存储单元阵列130提供地址信息。在本实施例中，指令产生器120依据所接收的自定义命令UD_CMD以及暂存单元110中的自定义信息UD_INFO来对存储单元阵列130执行至少两个存储器操作的方式已于前述实施例中详细说明，在此不再赘述。
回到步骤S613，若所接收的信号并非对应于自定义信息UD_INFO的至少其中之一的写入信号，则进入步骤S640。在步骤S640中，信号解码器150会解码所接收的信号以得到解码结果。随后，在步骤S650中，依据解码结果对存储单元阵列130执行所接收的信号所对应的单一存储器操作。在本实施例中，被信号解码器150所解码的信号可例如是包括对应单一存储器操作的外部信号，解码结果包括存储器命令以及地址信息。命令解码器151会解码此外部信号以得到其所对应的存储器命令。多工器161会切换以使命令解码器151依据此存储器命令来对存储单元阵列130执行对应的单一存储器操作。另一方面，地址解码器153会解码此外部信号以得到其所对应的地址信息。多工器163会切换以使地址解码器153依据此地址信息来提供给存储单元阵列130，以配合执行上述的单一存储器操作。
换言之，在本实施例中，多个自定义信息UD_INFO会被记录在暂存单元110中。倘若存储器装置100接收到对应于单一存储器操作的外部信号，而未接收到作为触发信号的自定义命令UD_CMD，则会依据对外部信号解码后的解码结果来对存储单元阵列130执行对应的单一存储器操作。特别是，倘若存储器装置100的指令产生器120接收到自定义命令UD_CMD作为触发信号，则会依据自定义命令UD_CMD以及记录于暂存单元110中的自定义信息UD_INFO来对存储单元阵列130执行至少两个存储器操作。
值得一提的是，以第三代双倍数据速率同步动态随机存取存储器(DDR3SDRAM)来说，当从存储器控制器接收到对应一个读取操作的外部信号时，可读取的数据长度为8个比特，即突发长度(Burst Length，BL)为8。然而，在本实施例中的命令流程信息210所包含的三个命令信息CMD1至CMD3皆是对应于读取操作RD。因此，当使用者欲从存储器装置100中读取24个比特的数据时，仅需将一个自定义命令UD_CMD传递至存储器装置100的指令产生器120，便能够依序执行三个读取操作，以读取24个比特的数据。换言之，通过本发明实施例的自定义命令UD_CMD可依序对存储单元阵列130执行两个以上相同的存储器操作。
此外，本发明实施例的自定义命令是对应于自定义信息，而本发明并不限制自定义命令的数量。在其他实施例中，暂存单元也可例如是记录包括多组的自定义信息，其中各组自定义信息皆包括命令流程信息、地址递增信息、起始地址信息以及回圈信息等，并且依据所接收到的自定义命令种类来选择其中一组自定义信息作为依据，来对存储单元阵列执行至少两个存储器操作。举例来说，暂存单元例如记录有第一自定义信息以及第二自定义信息。当使用者通过输入热键组合来产生第一自定义命令，并且指令产生器接收到此第一自定义命令时，便依据暂存单元中所记录的第一自定义信息来对存储单元阵列执行第一自定义信息所对应的至少两个存储器操作。另一方面，当指令产生器接收到来自主机***的第二自定义命令时，便依据暂存单元中所记录的第二自定义信息来对存储单元阵列执行第二自定义信息所对应的至少两个存储器操作。
综上所述，本发明实施例所提供的存储器装置以及存储器装置操作方法，将自定义信息记录于存储器装置的暂存单元中，并且在接收到自定义命令时，触发存储器装置依据所接收的自定义命令以及记录于暂存单元中的自定义信息，对存储器装置的存储单元阵列执行至少两个存储器操作。据此，可节省指令传输的次数，以减少***的功耗。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种存储器装置，包括：
一存储单元阵列，包括多个存储单元；
一暂存单元，用以记录多个自定义信息；
一指令产生器，耦接于所述暂存单元以及所述存储单元阵列；以及
一检测单元，用以接收一写入信号，并检测所述写入信号是否对应于所述多个自定义信息的至少其中之一，其中若所述写入信号对应于所述多个自定义信息的至少其中之一，依据所述写入信号记录对应的所述至少一自定义信息于所述暂存单元，
其中所述指令产生器接收一自定义命令，并且依据所述自定义命令以及所述多个自定义信息对所述存储单元阵列执行至少两个存储器操作，其中所述多个自定义信息是依据所述至少两个存储器操作来产生。
2.根据权利要求1所述的存储器装置，还包括：
一信号解码器，用以接收并解码一外部信号，并依据所述信号解码器的一解码结果对所述存储单元阵列执行所述外部信号对应的单一存储器操作。
3.根据权利要求1所述的存储器装置，其中所述暂存单元为一模式暂存器，并且所述多个自定义信息的至少其中之一在所述存储器装置的一模式暂存器设置状态写入所述模式暂存器。
4.根据权利要求1所述的存储器装置，其中所述多个自定义信息包括至少两个命令信息以及至少一延迟信息，其中所述至少两个命令信息对应于所述至少两个存储器操作。
5.根据权利要求4所述的存储器装置，其中所述多个自定义信息还包括一回圈信息，
其中所述指令产生器依据所述回圈信息重复对所述存储单元阵列执行所述至少两个存储器操作。
6.根据权利要求5所述的存储器装置，其中所述多个自定义信息还包括一起始地址信息以及一地址递增信息，
其中所述指令产生器依据所述起始地址信息、所述地址递增信息以及所述回圈信息依序操作所述存储单元阵列中的至少一所述存储单元。
7.根据权利要求1所述的存储器装置，其中所述至少两个存储器操作包括一第一存储器操作以及一第二存储器操作，且所述第一存储器操作相同于所述第二存储器操作。
8.根据权利要求1所述的存储器装置，其中所述存储器操作为无操作、激活、读取、写入、预充电以及省电的其中之一。
9.根据权利要求1所述的存储器装置，其中所述自定义命令系由至少一热键来产生。
10.一种存储器装置操作方法，适用于一存储器装置，其中所述存储器装置包括一存储单元阵列以及一暂存单元，所述存储器装置操作方法包括：
写入多个自定义信息至所述暂存单元，包括：
接收一写入信号；
检测所述写入信号是否对应于所述多个自定义信息的至少其中之一；以及
若所述写入信号对应于所述多个自定义信息的至少其中之一，依据所述写入信号记录对应的所述至少一自定义信息于所述暂存单元；接收一自定义命令；以及
依据所述自定义命令以及所述多个自定义信息对所述存储单元阵列执行至少两个存储器操作，其中所述自定义信息是依据所述至少两个存储器操作来产生。
11.根据权利要求10所述的存储器装置操作方法，还包括：
接收并解码一外部信号以得到一解码结果；以及
依据所述解码结果对所述存储单元阵列执行所述外部信号所对应的单一存储器操作。
12.根据权利要求10所述的存储器装置操作方法，其所述暂存单元为一模式暂存器，并且所述多个自定义信息的至少其中之一在所述存储器装置的一模式暂存器设置状态写入所述模式暂存器。
13.根据权利要求10所述的存储器装置操作方法，其中写入所述多个自定义信息至所述暂存单元的步骤包括：
写入至少两个命令信息以及至少一延迟信息至所述暂存单元，
其中所述至少两个命令信息对应于所述至少两个存储器操作。
14.根据权利要求13所述的存储器装置操作方法，其中写入所述多个自定义信息至所述暂存单元的步骤还包括：
写入一回圈信息至所述暂存单元，其中依据所述自定义命令以及所述多个自定义信息对所述存储单元阵列执行所述至少两个存储器操作的步骤包括：
依据所述回圈信息重复对所述存储单元阵列执行所述至少两个存储器操作。
15.根据权利要求14所述的存储器装置操作方法，其中写入所述多个自定义信息至所述暂存单元的步骤还包括：
写入一起始地址信息以及一地址递增信息至所述暂存单元，其中依据所述自定义命令以及所述多个自定义信息对所述存储单元阵列执行所述至少两个存储器操作的步骤包括：
依据所述起始地址信息、所述地址递增信息以及所述回圈信息依序对所述存储单元阵列中的至少一存储单元执行所述至少两个存储器操作。
16.根据权利要求10所述的存储器装置操作方法，其中依据所述自定义命令以及所述多个自定义信息对所述存储单元阵列执行所述至少两个存储器操作的步骤包括：
依据所述自定义命令以及所述多个自定义信息，依序对所述存储单元阵列执行一第一存储器操作以及一第二存储器操作，
其中所述第一存储器操作相同于所述第二存储器操作。
17.根据权利要求10所述的存储器装置操作方法，其中所述存储器操作为无操作、激活、读取、写入、预充电以及省电的其中之一。
18.根据权利要求10所述的存储器装置操作方法，其中所述自定义命令是由至少一热键来产生。
CN201610504243.8A 2016-06-30 2016-06-30 存储器装置及其操作方法 Active CN107564563B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201610504243.8A CN107564563B (zh) 2016-06-30 2016-06-30 存储器装置及其操作方法
US15/346,732 US10318208B2 (en) 2016-06-30 2016-11-09 Memory apparatus for executing multiple memory operations by one command and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610504243.8A CN107564563B (zh) 2016-06-30 2016-06-30 存储器装置及其操作方法

Publications (2)

Publication Number Publication Date
CN107564563A CN107564563A (zh) 2018-01-09
CN107564563B true CN107564563B (zh) 2020-06-09

Family

ID=60807761

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610504243.8A Active CN107564563B (zh) 2016-06-30 2016-06-30 存储器装置及其操作方法

Country Status (2)

Country Link
US (1) US10318208B2 (zh)
CN (1) CN107564563B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112035053A (zh) * 2019-06-04 2020-12-04 华邦电子股份有限公司 存储器存储装置及其运作方法
US20210303215A1 (en) * 2020-03-27 2021-09-30 Etron Technology, Inc. Memory controller, memory, and related memory system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1269906A (zh) * 1997-12-08 2000-10-11 爱特梅尔股份有限公司 具有批量操作用非易失性单元的块选择的标志寄存器的集成电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5345573A (en) * 1991-10-04 1994-09-06 Bull Hn Information Systems Inc. High speed burst read address generation with high speed transfer
KR100212142B1 (ko) * 1996-09-12 1999-08-02 윤종용 매크로 명령기능을 가진 동기식 반도체 메모리장치와 매크로 명령의 저장 및 실행방법
JP2003308246A (ja) * 2002-04-17 2003-10-31 Fujitsu Ltd メモリコントローラのクロック制御装置及び方法
DE10223178B4 (de) * 2002-05-24 2004-11-04 Infineon Technologies Ag Schaltungsanordnung mit einer Ablaufsteuerung, integrierter Speicher sowie Testanordnung mit einer derartigen Schaltungsanordnung
US7884804B2 (en) * 2003-04-30 2011-02-08 Microsoft Corporation Keyboard with input-sensitive display device
US7617283B2 (en) 2005-01-10 2009-11-10 International Business Machines Corporation System and method for instant messaging
US20070150671A1 (en) * 2005-12-23 2007-06-28 Boston Circuits, Inc. Supporting macro memory instructions
KR101191942B1 (ko) 2007-10-10 2012-10-17 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 명령 입력방법
US20120117317A1 (en) * 2009-08-20 2012-05-10 Rambus Inc. Atomic memory device
US8131889B2 (en) * 2009-11-10 2012-03-06 Apple Inc. Command queue for peripheral component
JP4746699B1 (ja) 2010-01-29 2011-08-10 株式会社東芝 半導体記憶装置及びその制御方法
US9465728B2 (en) * 2010-11-03 2016-10-11 Nvidia Corporation Memory controller adaptable to multiple memory devices
US8737135B2 (en) * 2011-08-23 2014-05-27 Winbond Electronics Corporation Method for and flash memory device having improved read performance
WO2013028377A1 (en) 2011-08-24 2013-02-28 Rambus Inc. System and method for performing memory operations on rram cells
US9021146B2 (en) * 2011-08-30 2015-04-28 Apple Inc. High priority command queue for peripheral component
KR102087436B1 (ko) 2013-04-02 2020-04-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102130171B1 (ko) 2014-01-13 2020-07-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US9384830B2 (en) * 2014-05-06 2016-07-05 Micron Technology, Inc. Apparatuses and methods for performing multiple memory operations
US10152244B2 (en) * 2015-08-31 2018-12-11 Advanced Micro Devices, Inc. Programmable memory command sequencer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1269906A (zh) * 1997-12-08 2000-10-11 爱特梅尔股份有限公司 具有批量操作用非易失性单元的块选择的标志寄存器的集成电路

Also Published As

Publication number Publication date
US10318208B2 (en) 2019-06-11
CN107564563A (zh) 2018-01-09
US20180005672A1 (en) 2018-01-04

Similar Documents

Publication Publication Date Title
TWI735727B (zh) 記憶體裝置以及其刷新方法及記憶體系統
KR102401271B1 (ko) 메모리 시스템 및 그 동작 방법
US11195571B2 (en) Memory device and method with data input
US9336851B2 (en) Memory device and method of refreshing in a memory device
CN110023914B (zh) 用于重复写入存储器的可编程数据样式
KR101966858B1 (ko) 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
US8996942B2 (en) Suspend SDRAM refresh cycles during normal DDR operation
US11646092B2 (en) Shared error check and correct logic for multiple data banks
JP4877560B2 (ja) コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法
JP2009151856A (ja) 半導体メモリおよびシステム
KR102223007B1 (ko) 반도체 메모리 장치, 이의 리프레쉬 방법 및 반도체 메모리 장치의 리프레쉬 카운터
US9147461B1 (en) Semiconductor memory device performing a refresh operation, and memory system including the same
US9449673B2 (en) Memory device and memory system having the same
JP5344408B2 (ja) 高速ｄｒａｍ中の信号を処理するためのシステムおよび方法
CN107564563B (zh) 存储器装置及其操作方法
CN112328167A (zh) 存储器装置及其操作方法
KR20150001570A (ko) 리프레쉬 동작을 제어하는 버퍼 칩을 장착하는 메모리 모듈
WO2002095760A1 (fr) Memoire a semi-conducteurs
US11783880B2 (en) Operating method of memory device for extending synchronization of data clock signal, and operating method of electronic device including the same
CN113454720B (zh) 存储设备及其控制方法
TWI614764B (zh) 記憶體裝置及其操作方法
US9734889B2 (en) Reconfigurable row DRAM
JP2005196952A (ja) ダイナミック半導体記憶装置及びこの装置の節電モード動作方法
US7102949B2 (en) Semiconductor memory device and memory system
CN113838496A (zh) 包括等待时间设定电路的半导体存储器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant