CN107481933B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：提供基底，基底包括衬底以及位于衬底上的分立的鳍部；在鳍部之间衬底上形成低于鳍部顶部的第一隔离层；在凸出于第一隔离层的鳍部侧壁上形成阻挡层；形成阻挡层后，在第一隔离层上形成第二隔离层，第一隔离层和第二隔离层用于构成隔离结构；形成横跨鳍部且覆盖部分鳍部顶部和侧壁的栅极结构；在第二隔离层上形成掩膜栅结构；去除栅极结构两侧的部分厚度鳍部，在鳍部内形成凹槽，其中刻蚀工艺对鳍部的刻蚀速率大于对阻挡层的刻蚀速率。本发明在第二隔离层与鳍部之间形成阻挡层，在形成凹槽时可以避免刻蚀工艺对鳍部边缘区域隔离结构产生过刻蚀，从而可以避免因隔离结构损耗而引起凹槽形貌改变的问题。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
现有半导体器件制作工艺中，载流子的迁移率是影响晶体管性能的主要因素之一，有效提高载流子迁移率成为了晶体管器件制造工艺的重点之一。由于应力可以改变硅材料的能隙和载流子迁移率，因此通过形成应力层来提高MOS晶体管的性能成为越来越常用的手段。具体地，在NMOS器件中形成能提供拉应力的应力层以提高电子迁移率，在PMOS器件中形成能提供压应力的应力层以提高空穴迁移率。
但是，即使在FinFET制造工艺中引入应力层，现有技术的半导体器件的电学性能依旧较差。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底以及位于衬底上的分立的鳍部；在所述鳍部之间的衬底上形成第一隔离层，所述第一隔离层顶部低于所述鳍部顶部；在凸出于所述第一隔离层的鳍部侧壁上形成阻挡层；形成所述阻挡层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层顶部与所述鳍部顶部齐平，所述第一隔离层和第二隔离层用于构成隔离结构；形成横跨所述鳍部且覆盖鳍部部分顶部和侧壁表面的栅极结构；在所述第二隔离层上形成掩膜栅结构；去除位于所述栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽，其中，所述刻蚀工艺对鳍部的刻蚀速率大于对所述阻挡层的刻蚀速率；在所述凹槽内形成应力层；在所述应力层内形成源漏掺杂区。
可选的，所述阻挡层的材料与所述第二隔离层的材料不同。
可选的，所述阻挡层的材料为非晶硅、非晶碳、氧化硅、氮化硅或氮氧化硅。
可选的，所述阻挡层的厚度为
Figure BDA0001013104730000021
至
Figure BDA0001013104730000022
可选的，形成所述阻挡层的工艺为原子层沉积工艺。
可选的，所述阻挡层的材料为氮化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，前驱体的气体流量为500sccm至5000sccm，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至200次。
可选的，在凸出于所述第一隔离层的鳍部侧壁上形成阻挡层的步骤中，所述阻挡层还覆盖所述第一隔离层顶部和鳍部顶部；在所述第一隔离层上形成第二隔离层的步骤中，去除凸出于所述鳍部顶部的阻挡层。
可选的，凸出于所述第一隔离层的鳍部的高度为
Figure BDA0001013104730000023
至
Figure BDA0001013104730000024
可选的，形成所述凹槽后，在所述凹槽内形成应力层之前，所述制造方法还包括：对所述凹槽进行清洗工艺。
可选的，所述清洗工艺的步骤包括：采用SICONI刻蚀工艺，对所述凹槽进行清洗；或者，采用湿法刻蚀工艺对所述凹槽进行清洗，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
可选的，所述半导体结构为NMOS结构，所述凹槽垂直于所述衬底表面方向的剖面形状为U形；或者，所述半导体结构为PMOS结构，所述凹槽垂直于所述衬底表面方向的剖面形状为Sigma形。
可选的，所述第一隔离层和第二隔离层的材料相同。
可选的，所述第一隔离层的材料为氧化硅、氮化硅或氮氧化硅，所述第二隔离层的材料为氧化硅、氮化硅或氮氧化硅。
相应的，本发明还提供半导体结构，包括：基底，包括衬底以及位于衬底上的分立的鳍部；隔离结构，位于所述鳍部之间的衬底上，所述隔离结构顶部与所述鳍部顶部齐平，所述隔离结构包括位于所述衬底上的第一隔离层，以及位于所述第一隔离层上的第二隔离层；阻挡层，位于所述第二隔离层和鳍部之间；栅极结构，横跨所述鳍部且覆盖鳍部部分顶部和侧壁表面；掩膜栅结构，位于所述第二隔离层上；应力层，位于所述栅极结构两侧的鳍部内；源漏掺杂区，位于所述应力层内。
可选的，所述阻挡层的材料与所述第二隔离层的材料不同。
可选的，所述阻挡层的材料为非晶硅、非晶碳、氧化硅、氮化硅或氮氧化硅。
可选的，所述阻挡层的厚度为
Figure BDA0001013104730000031
至
Figure BDA0001013104730000032
可选的，所述半导体结构为NMOS结构，所述应力层垂直于所述衬底表面方向的剖面形状为U形；或者，所述半导体结构为PMOS结构，所述应力层垂直于所述衬底表面方向的剖面形状为Sigma形。
可选的，所述第一隔离层和第二隔离层的材料相同。
可选的，所述第一隔离层的材料为氧化硅、氮化硅或氮氧化硅，所述第二隔离层的材料为氧化硅、氮化硅或氮氧化硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明形成第一隔离层后，在凸出于所述第一隔离层的鳍部侧壁上形成阻挡层，然后在所述第一隔离层上形成顶部与鳍部齐平的第二隔离层，用于构成隔离结构，也就是说，所述第二隔离层与所述鳍部之间形成有阻挡层。后续刻蚀去除位于栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽的工艺过程中，所述阻挡层可以避免形成所述凹槽的刻蚀工艺对鳍部边缘区域的隔离结构产生过刻蚀，从而可以避免因隔离结构损耗而引起的凹槽形貌改变的问题，进而优化半导体器件的电学性能。
可选方案中，形成凹槽后，在所述凹槽内形成应力层之前，还包括步骤：对所述凹槽进行清洗工艺。所述阻挡层用于避免所述清洗工艺对所述隔离结构进行横向过刻蚀，从而可以避免因隔离结构损耗而引起的凹槽形貌改变的问题。
可选方案中，所述阻挡层的材料为可用于作为隔离结构的材料，因此具有较好的工艺兼容性。
本发明提供的半导体结构，包括位于第二隔离层和鳍部之间的阻挡层，所述阻挡层用于保护位于鳍部边缘区域的隔离结构，避免所述区域的隔离结构在形成应力层的工艺过程中受到损耗，从而避免因隔离结构损耗而引起的应力层形貌改变的问题，进而优化半导体器件的电学性能。
附图说明
图1和图2是一种半导体结构的制造方法中各步骤对应结构示意图；
图3至图15是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
结合半导体结构的制造方法分析其原因，参考图1和图2，示出了一种半导体结构的制造方法各步骤对应结构示意图，所述半导体结构的制造方法包括以下步骤：
参考图1，提供衬底100以及位于衬底100上的分立的鳍部110；在所述鳍部110之间的衬底100上形成隔离结构101，所述隔离结构101的顶部与所述鳍部110的顶部齐平；形成横跨所述鳍部110并覆盖鳍部110部分顶部和侧壁表面的栅极结构111，并在所述隔离结构101上形成掩膜栅结构121；在所述栅极结构111的侧壁形成侧墙112，在所述掩膜栅结构121的侧壁形成伪侧墙122。
参考图2，刻蚀所述栅极结构111两侧部分厚度的鳍部110，在所述鳍部110内形成凹槽130。
后续工艺步骤还包括：对所述凹槽130进行清洗工艺；在所述凹槽130内形成应力层并在所述应力层内形成源漏掺杂区。
需要说明的是，形成所述凹槽130(如图2所示)的过程中，所述刻蚀工艺容易对位于鳍部110边缘区域(如图1中区域A所示)的隔离结构101造成过刻蚀，从而导致凹槽130形貌发生改变，且过刻蚀越严重，所述凹槽130的形貌改变越显著；此外，对所述凹槽130进行清洗工艺时，所述清洗工艺会进一步对所述区域的隔离结构101造成过刻蚀，恶化所述凹槽130形貌改变的问题。
为了解决以上问题，目前主要采用在所述隔离结构101上形成掩膜栅结构121的方法，所述伪侧墙122作为刻蚀掩膜，在形成所述凹槽130的过程中可以保护所述隔离结构101，避免所述刻蚀工艺进一步对所述隔离结构101进行过刻蚀，从而避免所述凹槽130的形貌因隔离结构101损耗而发生改变。
但是，目前所述伪侧墙122难以完全覆盖所述鳍部110的边缘区域，即形成所述凹槽130的过程中，所述清洗工艺仍旧容易对鳍部110边缘区域的隔离结构101造成横向过刻蚀，从而导致凹槽130的形貌发生改变，凹槽130形貌的改变使后续形成的应力层的应力效果变差，进而导致半导体器件的电学性能下降。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底以及位于衬底上的分立的鳍部；在所述鳍部之间的衬底上形成第一隔离层，所述第一隔离层顶部低于所述鳍部顶部；在凸出于所述第一隔离层的鳍部侧壁上形成阻挡层；形成所述阻挡层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层顶部与所述鳍部顶部齐平，所述第一隔离层和第二隔离层用于构成隔离结构；形成横跨所述鳍部且覆盖鳍部部分顶部和侧壁表面的栅极结构；在所述第二隔离层上形成掩膜栅结构；去除位于所述栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽，其中，所述刻蚀工艺对鳍部的刻蚀速率大于对所述阻挡层的刻蚀速率；在所述凹槽内形成应力层；在所述应力层内形成源漏掺杂区。
本发明形成第一隔离层后，在凸出于所述第一隔离层的鳍部侧壁上形成阻挡层，然后在所述第一隔离层上形成顶部与鳍部齐平的第二隔离层，用于构成隔离结构，也就是说，所述第二隔离层与所述鳍部之间形成有阻挡层。后续刻蚀去除位于栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽的工艺过程中，所述阻挡层可以避免形成所述凹槽的刻蚀工艺对鳍部边缘区域的隔离结构产生过刻蚀，从而可以避免因隔离结构损耗而引起的凹槽形貌改变的问题，进而优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图15是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图3和图4，图4是图3沿AA1方向的剖面结构示意图，其中图3仅示意了第一区域Ⅰ，提供衬底200以及位于衬底200上的分立的鳍部210。
所述衬底200为后续形成半导体器件提供工艺平台。
所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部210的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底200为硅衬底，所述鳍部210的材料为硅。
本实施例中，形成所述衬底200和鳍部210的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层300；以所述硬掩膜层300为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底200，位于衬底200上的凸起作为鳍部210。
本实施例中，在形成所述鳍部210之后，保留位于鳍部210顶部表面的硬掩膜层300。所述硬掩膜层300的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层300顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部210顶部的作用。
本实施例中，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ。所述第一区域Ⅰ的鳍部210密度大于所述第二区域Ⅱ的鳍部210密度。在另一实施例中，所述衬底还可以仅包括第一区域。
本实施例中，所述第一区域Ⅰ和第二区域Ⅱ为相邻区域。在另一实施例中，所述第一区域和第二区域还可以为不相邻区域。
结合参考图5，需要说明的是，在形成所述鳍部210之后，所述制造方法还包括：在所述鳍部210表面形成衬垫氧化层201，用于修复所述鳍部210。
本实施例中，形成所述衬垫氧化层201的工艺为氧化处理工艺。
由于所述鳍部210为通过刻蚀初始衬底后形成，所述鳍部210通常具有凸出的棱角且表面具有缺陷。在氧化处理过程中，由于所述鳍部210凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层201之后，不仅所述鳍部210表面的缺陷层被去除，且凸出棱角部分也被去除，从而可以使所述鳍部210的表面光滑、晶格质量得到改善，避免鳍部210顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。需要说明的是，所述氧化处理还会对所述衬底200表面进行氧化，使得形成的衬垫氧化层201还位于所述衬底200表面。
本实施例中，采用ISSG(原位水汽生成，In-situ Stream Generation)氧化工艺对所述鳍部210进行氧化处理，形成所述衬垫氧化层201，由于所述鳍部210的材料为硅，相应形成的衬垫氧化层201的材料为氧化硅。
结合参考图6至图8，图7是图6沿BB1方向(如图3所示)的剖面结构示意图，在所述鳍部210之间的衬底200上形成第一隔离层212(如图8所示)，所述第一隔离层212顶部低于所述鳍部210顶部。
结合参考图6和图7，在所述鳍部210之间的衬底200上形成初始隔离层202。
所述初始隔离层202为后续形成半导体结构的隔离结构提供工艺基础，用于对相邻器件起到隔离作用，所述初始隔离层202的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，所述初始隔离层202的材料为氧化硅。
为了提高形成初始隔离层202工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述初始隔离层202。在一个具体实施例中，所述初始隔离层202的形成工艺包括：采用流动性化学气相沉积工艺形成前驱隔离膜；对所述前驱隔离膜进行退火固化处理，将前驱隔离膜转化为初始隔离层202。
需要说明的是，形成所述初始隔离层202后，还包括步骤，对所述初始隔离层202顶部表面进行平坦化处理，例如，采用化学机械研磨工艺。
本实施例中，经过所述平坦化处理后，所述初始隔离层202的顶部与所述硬掩膜层300的顶部齐平。
参考图8，去除部分厚度的初始隔离层202，形成第一隔离层212，所述第一隔离层212顶部低于所述鳍部210顶部。
本实施例中，所述衬底200包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ的鳍部210密度大于所述第二区域Ⅱ的鳍部210密度，即所述第一区域Ⅰ为密集区，所述第二区域Ⅱ为稀疏区。后续形成应力层的工艺过程中，在第一区域Ⅰ栅极结构两侧的鳍部210内、第二区域Ⅱ栅极结构两侧的鳍部210内形成凹槽，由于位于第二区域Ⅱ的凹槽与隔离结构的距离较远，形成所述凹槽的刻蚀工艺不容易对所述第二区域Ⅱ的隔离结构造成损耗，而位于第一区域Ⅰ的凹槽与隔离结构的距离较近，形成所述凹槽的刻蚀工艺容易对所述第一区域Ⅰ的隔离结构造成损耗；为此，通过去除第一区域Ⅰ部分厚度的初始隔离层202，为后续形成阻挡层提供空间位置，其中，所述阻挡层用于在后续形成凹槽的刻蚀工艺中对第一区域Ⅰ的隔离结构起到保护作用。
具体地，形成第一隔离层212的步骤包括：在所述第二区域Ⅱ的鳍部210和初始隔离层202上形成第一图形层310，所述第一图形层310暴露出所述第一区域Ⅰ的初始隔离层202(如图7所示)；以所述第一图形层310为掩膜，去除位于所述第一区域Ⅰ的部分厚度的初始隔离层202，在所述第一区域Ⅰ衬底200上形成第一隔离层212；去除所述第一图形层310。
采用干法刻蚀工艺或湿法刻蚀工艺中的一种或两种，去除部分厚度的初始隔离层202。
本实施例中，采用湿法刻蚀工艺，去除部分厚度的初始隔离层202。所述湿法刻蚀工艺采用的刻蚀液体为氢氟酸溶液。
需要说明的是，所述凸出于所述第一隔离层212的鳍部210的高度H不宜过大，也不宜过小，也就是说，所述第一区域Ⅰ初始隔离层202的去除量不宜过多，也不宜过少。如果凸出于所述第一隔离层212的鳍部210的高度H过小，即所述第一区域Ⅰ初始隔离层202的去除量过少，后续难以在凸出于所述第一隔离层212的鳍部210侧壁上形成阻挡层，从而在后续刻蚀鳍部210以形成凹槽时，所述阻挡层对隔离结构的保护效果不佳，进而容易导致凹槽的形貌发生改变；如果凸出于所述第一隔离层212的鳍部210的高度H过大，即所述第一区域Ⅰ初始隔离层202的去除量过多，由于后续还在所述第一隔离层212上形成第二隔离层，容易造成工艺材料的浪费。为此，本实施例中，凸出于所述第一隔离层212的鳍部210的高度H为
Figure BDA0001013104730000091
至
Figure BDA0001013104730000092
即所述第一区域Ⅰ初始隔离层202的去除量为
Figure BDA0001013104730000093
至
Figure BDA0001013104730000094
参考图9，在凸出于所述第一隔离层212的鳍部210侧壁上形成阻挡层500。
所述阻挡层500用于在后续刻蚀第一区域Ⅰ的鳍部210以形成凹槽时，避免所述刻蚀工艺对鳍部210边缘区域(如图9中区域B)的隔离结构造成过刻蚀，从而避免凹槽的形貌发生改变。
为此，本实施例中，所述阻挡层500的材料与后续形成的隔离结构的材料不同。
本实施例中，所述阻挡层500的材料为氮化硅。在其他实施例中，所述阻挡层的材料还可以为非晶硅、非晶碳、氧化硅或氮氧化硅。
本实施例中，形成所述阻挡层500的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，前驱体的气体流量为500sccm至5000sccm，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至200次。
其中，当工艺温度低于80摄氏度时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述阻挡层500的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述阻挡层500的形成效率；当所述工艺温度高于300摄氏度时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述阻挡层500的纯度和台阶覆盖性，最终降低所述阻挡层500的形成质量。
基于所述设定的工艺温度，将腔室压强、气体流量和沉积次数设定在合理范围值内，从而保证所述阻挡层500的高纯度和良好台阶覆盖性，进而提高所述阻挡层500的形成质量。
需要说明的是，所述阻挡层500的厚度不宜过厚，也不宜过薄。如果所述阻挡层500的厚度过厚，由于相邻鳍部210的间距较小(即相邻鳍部210之间开口的纵宽比较大)，容易导致在相邻所述鳍部210之间形成的阻挡层500具有孔缺陷；如果所述阻挡层500的厚度过薄，所述阻挡层500在后续刻蚀鳍部210以形成凹槽时，对鳍部210边缘处的隔离结构的保护效果较差，容易导致鳍部210边缘处的隔离结构受到刻蚀损耗，从而导致凹槽的形貌发生改变。为此，本实施例中，所述阻挡层500的厚度为
Figure BDA0001013104730000101
至
Figure BDA0001013104730000102
还需要说明的是，本实施例中，所述阻挡层500还覆盖所述第一隔离层212顶部和第一区域Ⅰ的鳍部210顶部，还形成于第二区域Ⅱ的鳍部210和初始隔离层202顶部。
结合参考图10至图12，形成所述阻挡层500后，在所述第一隔离层212上形成第二隔离层214(如图12所示)，所述第二隔离层214顶部与所述鳍部210顶部齐平，所述第一隔离层212和第二隔离层214用于构成第一隔离结构216(如图12所示)。
所述第一隔离结构216用于对第一区域Ⅰ相邻器件起到隔离作用。其中，所述第二隔离层214为后续形成的掩膜栅结构提供工艺平台。
参考图10，在所述第一隔离层212上形成第二初始隔离层213，所述第二初始隔离层213顶部与所述硬掩膜层300顶部齐平。
所述第二初始隔离层213为后续形成第二隔离层提供工艺基础。所述第二初始隔离层213的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离层212和第二初始隔离层213的材料相同，所述第二初始隔离层213的材料为氧化硅。
为了提高形成第二初始隔离层213工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述第二初始隔离层213。在一个具体实施例中，所述第二初始隔离层213的形成工艺包括：采用流动性化学气相沉积工艺形成前驱隔离膜；对所述前驱隔离膜进行退火固化处理，将前驱隔离膜转化为第二初始隔离层213。
需要说明的是，形成所述第二初始隔离层213后，所述制造方法还包括：对所述第二初始隔离层213顶部表面进行平坦化处理，例如，采用化学机械研磨工艺。本实施例中，经过所述平坦化处理后，所述第二初始隔离层213的顶部与所述硬掩膜层300的顶部齐平。
结合参考图11，需要说明的是，形成所述第二初始隔离层213后，所述制造方法还包括：去除位于第二区域II的部分厚度的初始隔离层202(如图10所示)，形成第二隔离结构215，所述第二隔离结构215顶部低于所述鳍部210顶部。
具体地，形成第二隔离结构215的步骤包括：在所述第二初始隔离层213和第一区域I的硬掩膜层300上形成第二图形层320，所述第二图形层320暴露出所述第二区域II的初始隔离层202(如图10所示)；以所述第二图形层320为掩膜，去除位于所述第二区域II的部分厚度的初始隔离层202，在所述第二区域II衬底200上形成第二隔离结构215；去除所述第二图形层320。
采用干法刻蚀工艺或湿法刻蚀工艺中的一种或两种，去除位于所述第二区域II的部分厚度的初始隔离层202。
本实施例中，采用湿法刻蚀工艺，去除位于所述第二区域II的部分厚度的初始隔离层202。所述湿法刻蚀工艺采用的刻蚀液体为氢氟酸溶液。
需要说明的是，形成所述第二隔离结构215后，所述制造方法还包括：去除所述第一区域I和第二区域I的硬掩膜层300。
具体地，采用湿法刻蚀工艺去除所述硬掩膜层300；所述硬掩膜层300的材料为氮化硅，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
还需要说明的是，所述阻挡层500的材料为氮化硅，在去除所述硬掩膜层300的工艺过程中，还去除凸出于所述第一区域I鳍部210顶部的阻挡层500。
参考图12，去除凸出于所述第一区域I鳍部210顶部的第二初始隔离层213(如图11所示)，形成第二隔离层214，所述第一隔离层212和第二隔离层214用于构成第一隔离结构216。
采用干法刻蚀工艺、湿法刻蚀工艺、干法刻蚀工艺和湿法刻蚀工艺相结合的工艺或平坦化工艺，去除凸出于所述第一区域I鳍部210顶部的第二初始隔离层213。本实施例中，采用平坦化工艺，去除凸出于所述第一区域I鳍部210顶部的第二初始隔离层213。
参考图13，形成横跨所述鳍部210且覆盖鳍部210部分顶部和侧壁表面的栅极结构220；在所述第二隔离层214上形成掩膜栅结构221。
本实施例中，所述栅极结构220为伪栅结构，所述栅极结构220为后续形成金属栅极结构占据空间位置。所述栅极结构220为单层结构或叠层结构，所述栅极结构220包括伪栅层，或者所述栅极结构220包括伪氧化层以及位于伪氧化层上的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在另一实施例中，所述栅极结构还可以为金属栅极结构，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
本实施例中，以所述栅极结构220为伪栅结构作为示例。具体地，形成所述栅极结构220的步骤包括：形成覆盖所述鳍部210的伪栅膜；在所述伪栅膜表面形成第三图形层(图未示)，所述第三图形层定义出待形成的栅极结构220的图形；以所述第三图形层为掩膜，图形化所述伪栅膜，在所述鳍部210表面形成栅极结构220；去除所述第三图形层。
所述掩膜栅结构221用于在后续刻蚀所述栅极结构220两侧鳍部以形成凹槽时，起到刻蚀掩膜的作用，减小所述刻蚀工艺对所述第一隔离结构216的过刻蚀，从而可以避免所述凹槽的形貌因所述第一隔离结构216的损耗而发生改变。
需要说明的是，所述栅极结构220和掩膜栅结构221在同一道工艺步骤中形成，所述栅极结构220和掩膜栅结构221的材料相同。
继续参考图13，需要说明的是，形成所述栅极结构220和掩膜栅结构221后，所述制造方法还包括：在所述栅极结构220侧壁形成第一侧墙230，在所述掩膜栅结构221侧壁形成第二侧墙231。
所述第二侧墙231作为后续刻蚀所述栅极结构220两侧鳍部以形成凹槽的刻蚀掩膜，减小所述刻蚀工艺对所述第一隔离结构216的过刻蚀，从而可以避免所述凹槽的形貌因所述第一隔离结构216的损耗而发生改变。
本实施例中，所述第一侧墙230和第二侧墙231在同一道工艺步骤中形成，所述第一侧墙230和第二侧墙231的材料相同。
所述第一侧墙230和第二区域第二侧墙231的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一侧墙230和第二侧墙231可以为单层结构或叠层结构。本实施例中，所述第一侧墙230和第二侧墙231为单层结构，所述第一侧墙230和第二侧墙231的材料为氮化硅。
参考图14，刻蚀去除位于所述栅极结构220两侧的部分厚度的鳍部210，在所述鳍部210内形成凹槽240，其中，所述刻蚀工艺对所述鳍部210的刻蚀速率大于对所述阻挡层500的刻蚀速率。
所述凹槽240为后续形成应力层提供空间位置。
具体地，形成所述凹槽240的步骤包括：在所述栅极结构220顶部形成第四图形层(图未示)，所述第四图形层暴露出相邻栅极结构220之间的鳍部210；以所述第四图形层、第一侧墙230和第二侧墙231为掩膜，刻蚀所述鳍部210，在所述鳍部210内形成凹槽240；去除所述第四图形层。
采用干法刻蚀工艺或湿法刻蚀工艺中的一种或两种，形成所述凹槽240。
本实施例中，采用干法刻蚀工艺刻蚀去除位于所述栅极结构220两侧的部分厚度的鳍部210。在一个具体实施例中，所述干法刻蚀工艺的工艺参数为：刻蚀气体为O2、CH3F和H2，刻蚀气体的气体流量为50sccm至400sccm，压强为1mtorr至100mtorr。
本实施例中，所述第四图形层的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第四图形层。
本实施例中，所述衬底200用于形成P型器件，相应的，所述凹槽240垂直于所述衬底200表面方向的剖面形状为Sigma形。在另一实施例中，所述衬底还可以用于形成N型器件时，相应的，所述凹槽垂直于所述衬底表面方向的剖面形状为U形。
需要说明的是，形成所述凹槽240后，所述制造方法还包括：对所述凹槽240进行清洗工艺。
通过所述清洗工艺，可以减少所述凹槽240内的杂质和表面缺陷，为后续在所述凹槽240形成应力层提供良好界面。
本实施例中，采用湿法刻蚀工艺对所述凹槽240进行清洗，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。在另一实施例中，还可以采用SICONI刻蚀工艺，对所述凹槽进行清洗。
需要说明的是，在刻蚀位于所述栅极结构220两侧鳍部210的工艺过程中，所述阻挡层500可以对所述鳍部210边缘区域(如图14中区域B所示)的第一隔离结构216起到保护作用，避免形成所述凹槽240的刻蚀工艺对所述第一隔离结构216造成过刻蚀，从而避免因过刻蚀而引起凹槽240形貌发生改变的问题，进而提高后续在所述凹槽240内形成的应力层的应力作用。此外，所述阻挡层500还可用于避免所述清洗工艺对所述第一隔离结构216进行横向过刻蚀，进一步对所述鳍部210边缘区域的第一隔离结构216起到保护作用。
参考图15，在所述凹槽240(如图14所示)内形成应力层250；在所述应力层250内形成源漏掺杂区(图未示)。
所述应力层250的材料可以为SiGe、SeGeB、SiB、SiC、SiCP或SiP。
本实施例中，所述衬底200用于形成P型器件，所述应力层250用于向P型器件沟道区施加压应力作用，以提高P型器件的空穴迁移率，进而提高P型器件的电学性能。相应的，所述应力层250垂直于所述衬底200表面方向的剖面形状为Sigma形，所述应力层250的材料为SiGe、SeGeB或SiB。
在另一实施例中，所述衬底用于形成N型器件，所述应力层用于向N型器件沟道区施加拉应力作用，以提高N型器件的电子迁移率，进而提高N型器件的电学性能。相应的，所述衬底用于形成N型器件，所述应力层垂直于所述衬底表面方向的剖面形状为U形，所述应力层的材料为SiC、SiCP或SiP。
本实施例中，采用选择性外延工艺形成所述应力层250，在形成所述应力层250的过程中进行原位自掺杂处理，在所述栅极结构220两侧的鳍部210内形成源漏掺杂区。接着，对所述衬底200进行热退火处理。
在其他实施例中，还可以在形成应力层之后，对所述应力层进行掺杂处理，在所述栅极结构两侧的鳍部内形成源漏掺杂区。
本发明形成第一隔离层212(如图9所示)后，在凸出于所述第一隔离层212的鳍部210侧壁上形成阻挡层500，然后在所述第一隔离层212上形成顶部与鳍部210齐平的第二隔离层214(如图12所示)，用于构成第一隔离结构216(如图12所示)，也就是说，所述第二隔离层214与所述鳍部210之间形成有阻挡层500。刻蚀去除位于栅极结构220(如图14所示)两侧的部分厚度的鳍部210，在所述鳍部210内形成凹槽240(如图14所示)的工艺过程中，所述阻挡层500可以避免形成所述凹槽240的刻蚀工艺对所述鳍部210边缘区域(如图14中区域B所示)的第一隔离结构216产生过刻蚀，从而可以避免因第一隔离结构216损耗而引起的凹槽240形貌改变的问题，进而优化半导体器件的电学性能。
参考图15，相应的，本发明还提供一种半导体结构，包括：
基底，包括衬底200以及位于衬底200上的分立的鳍部210；
第一隔离结构216，位于所述鳍部210之间的衬底200上，所述第一隔离结构216顶部与所述鳍部210顶部齐平，所述第一隔离结构216包括位于所述衬底200上的第一隔离层212，以及位于所述第一隔离层212上的第二隔离层214；
阻挡层500，位于所述第二隔离层214和鳍部210之间；
栅极结构220，横跨所述鳍部210且覆盖鳍部210部分顶部和侧壁表面；
掩膜栅结构221，位于所述第二隔离层214上；
应力层250，位于所述栅极结构220两侧的鳍部210内；
源漏掺杂区(图未示)，位于所述应力层250内。
所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部210的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底200为硅衬底，所述鳍部210的材料为硅。
本实施例中，衬底200包括第一区域Ⅰ和第二区域Ⅱ，其中，所述第一区域Ⅰ的鳍部210密度大于所述第二区域Ⅱ的鳍部210密度。在另一实施例中，所述衬底还可以仅包括第一区域。
所述第一隔离结构216用于对第一区域Ⅰ相邻器件起到隔离作用，所述第一隔离结构216的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。也就是说，所述第一隔离层212和第二隔离层214的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离结构216的材料为氧化硅，所述第一隔离层212和第二隔离层214的材料相同，即所述第一隔离层212和第二隔离层214的材料为氧化硅。
所述阻挡层500用于在所述应力层250的形成过程中，对所述鳍部210边缘区域(如图14中区域B所示)的第一隔离结构216起到保护作用，避免所述区域的第一隔离结构216受到刻蚀损耗，从而可以避免所述应力层250形貌因所述区域的第一隔离结构216的损耗发生改变的问题，进而可以提升所述应力层250的应力效果。
为了对所述第一隔离结构216起到保护作用，所述阻挡层500的材料与所述第一隔离结构216的材料不同。
本实施例中，所述阻挡层500的材料为氮化硅。在其他实施例中，所述阻挡层的材料还可以为非晶硅、非晶碳、氧化硅或氮氧化硅。
需要说明的是，所述阻挡层500的厚度不宜过厚，也不宜过薄。如果所述阻挡层500的厚度过厚，由于相邻鳍部210的间距较小，容易导致位于相邻鳍部210之间的阻挡层500具有孔缺陷；如果所述阻挡层500的厚度过薄，所述阻挡层500对鳍部210边缘区域(如图14中区域B所示)第一隔离结构216的保护效果较差，容易导致鳍部210边缘区域的第一隔离结构216受到损耗，从而导致应力层250的形貌发生改变。为此，本实施例中，所述阻挡层500的厚度为
Figure BDA0001013104730000171
至
Figure BDA0001013104730000172
所述栅极结构220为金属栅极结构，所述栅极结构220包括栅介质层以及位于栅介质层上的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
本实施例中，所述栅极结构220和掩膜栅结构221的材料相同。所述掩膜栅结构221用于在形成所述应力层250的过程中，起到刻蚀掩膜的作用，还用于对鳍部210边缘区域(如图14中区域B所示)第一隔离结构216起到保护作用。
所述应力层250的材料可以为SiGe、SeGeB、SiB、SiC、SiCP或SiP。
本实施例中，所述半导体结构为P型器件，所述应力层250用于向P型器件沟道区施加压应力作用，以提高P型器件的空穴迁移率，进而提高P型器件的电学性能。相应的，所述应力层250垂直于所述衬底200表面方向的剖面形状为Sigma形，所述应力层250的材料为SiGe、SeGeB或SiB。
在另一实施例中，所述半导体结构为N型器件，所述应力层用于向N型器件沟道区施加拉应力作用，以提高N型器件的电子迁移率，进而提高N型器件的电学性能。相应的，所述应力层垂直于所述衬底表面方向的剖面形状为U形，所述应力层的材料为SiC、SiCP或SiP。
需要说明的是，所述半导体结构还包括：位于所述栅极结构220侧壁的第一侧墙230，以及位于所述掩膜栅结构221侧壁的第二侧墙231。
本实施例中，所述第一侧墙230和第二侧墙231的材料相同。所述第一侧墙230和第二侧墙231用于作为形成所述应力层250的刻蚀工艺中的刻蚀掩膜。
所述第一侧墙230和第二侧墙231的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一侧墙230和第二侧墙231可以为单层结构或叠层结构。本实施例中，所述第一侧墙230和第二侧墙231为单层结构，所述第一侧墙230和第二侧墙231的材料为氮化硅。
还需要说明的是，所述半导体结构还包括：位于所述第二区域II衬底200上的第二隔离结构215。
所述第二隔离结构215用于对第二区域Ⅱ相邻器件起到隔离作用，所述第二隔离结构215的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第二隔离结构215的材料为氧化硅。
本发明提供的半导体结构，包括位于第二隔离层214和鳍部210之间的阻挡层500，所述阻挡层500用于保护鳍部210边缘区域(如图14中区域B所示)的隔离结构216，避免所述区域的隔离结构216在形成应力层250的工艺过程中受到刻蚀损耗，从而避免因隔离结构216损耗而引起应力层250形貌改变的问题，进而优化半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于衬底上的分立的鳍部；
在所述鳍部之间的衬底上形成第一隔离层，所述第一隔离层顶部低于所述鳍部顶部；
在凸出于所述第一隔离层的鳍部侧壁上形成阻挡层；
形成所述阻挡层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层顶部与所述鳍部顶部齐平，所述第一隔离层和第二隔离层用于构成隔离结构；
形成横跨所述鳍部且覆盖鳍部部分顶部和侧壁表面的栅极结构；
在所述第二隔离层上形成掩膜栅结构；
使用刻蚀工艺去除位于所述栅极结构两侧的部分厚度的鳍部，在所述鳍部内形成凹槽，所述凹槽的底部高于所述第一隔离层顶部，其中，所述刻蚀工艺对鳍部的刻蚀速率大于对所述阻挡层的刻蚀速率；
在所述凹槽内形成应力层；
在所述应力层内形成源漏掺杂区。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层的材料与所述第二隔离层的材料不同。
3.如权利要求1或2所述的半导体结构的制造方法，其特征在于，所述阻挡层的材料为非晶硅、非晶碳、氧化硅、氮化硅或氮氧化硅。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层的厚度为
Figure FDA0002388188810000011
至
Figure FDA0002388188810000012
5.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述阻挡层的工艺为原子层沉积工艺。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述阻挡层的材料为氮化硅，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅和氮的前驱体，前驱体的气体流量为500sccm至5000sccm，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至200次。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，在凸出于所述第一隔离层的鳍部侧壁上形成阻挡层的步骤中，所述阻挡层还覆盖所述第一隔离层顶部和鳍部顶部；
在所述第一隔离层上形成第二隔离层的步骤中，去除凸出于所述鳍部顶部的阻挡层。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，凸出于所述第一隔离层的鳍部的高度
Figure FDA0002388188810000021
至
Figure FDA0002388188810000022
9.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述凹槽后，在所述凹槽内形成应力层之前，所述制造方法还包括：对所述凹槽进行清洗工艺。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述清洗工艺的步骤包括：采用SICONI刻蚀工艺，对所述凹槽进行清洗；
或者，采用湿法刻蚀工艺对所述凹槽进行清洗，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，所述半导体结构为NMOS结构，所述凹槽垂直于所述衬底表面方向的剖面形状为U形；
或者，所述半导体结构为PMOS结构，所述凹槽垂直于所述衬底表面方向的剖面形状为Sigma形。
12.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一隔离层和第二隔离层的材料相同。
13.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一隔离层的材料为氧化硅、氮化硅或氮氧化硅，所述第二隔离层的材料为氧化硅、氮化硅或氮氧化硅。
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