CN107359144A - 3d***级扇出型封装结构及其制备方法 - Google Patents

3d***级扇出型封装结构及其制备方法 Download PDF

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Abstract

本发明提供一种3D***级扇出型封装结构及其制备方法，所述3D***级扇出型封装结构包括：重新布线层；第一半导体芯片，正面朝下倒装键合于重新布线层的上表面；第二半导体芯片，正面朝上键合于第一半导体芯片的背面；塑封材料层，位于重新布线层的上表面；焊料凸块，位于重新布线层的下表面。本发明的3D***级扇出型封装结构为通过将第二半导体芯片倒装键合于第一半导体芯片的背面，并与第一半导体芯片一起封装形成的结构3D封装结构，所述封装结构由于封装有两个半导体芯片，大大增加了封装结构的输入/输出端口，有效降低了封装结构的尺寸。

Description

3D***级扇出型封装结构及其制备方法
技术领域
本发明涉及一种半导体封装结构及封装方法，特别是涉及一种3D***级扇出型封装结构及其制备方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。
扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。目前，扇出型晶圆级封装方法一般为：提供衬底，在衬底表面形成粘合层；在粘合层上光刻、电镀出重新布线层(Redistribution Layers，RDL)；采用芯片键合工艺将半导体芯片安装到重新布线层上；采用注塑工艺将半导体芯片塑封于塑封材料层中；去除衬底和粘合层；在重新布线层上光刻、电镀形成凸块下金属层(UBM)；在UBM上进行植球回流，形成焊料凸块。当上述扇出型晶圆级封装结构存在输入/输出端口不够多及封装结构尺寸较大等缺陷。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D***级扇出型封装结构及其制备方法，用于解决现有技术中的扇出型晶圆级封装结构存在的输入/输出端口不够多及封装结构尺寸较大的问题。
为实现上述目的及其他相关目的，本发明提供一种3D***级扇出型封装结构，所述3D***级扇出型封装结构包括：
重新布线层；
第一半导体芯片，正面朝下倒装键合于所述重新布线层的上表面，且与所述重新布线层电连接；
第二半导体芯片，正面朝上键合于所述第一半导体芯片的背面，且与所述重新布线层电连接；
塑封材料层，位于所述重新布线层的上表面，且将所述第一半导体芯片及所述第二半导体芯片封裹塑封；
焊料凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
优选地，所述3D***级扇出型封装结构还包括：
第一电介质层，位于所述重新布线层与所述焊料凸块之间；
导电连接柱，位于所述第一电介质层内，且上下贯穿所述第一电介质层；所述导电连接柱的顶部与所述重新布线层电连接，所述导电连接柱的底部与所述焊料凸块电连接。
优选地，所述重新布线层包括：
第二电介质层；
金属线层，位于所述第二电介质层内。
优选地，所述重新布线层包括：
第二电介质层；
金属叠层结构，位于所述第二电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
优选地，所述第二电介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
优选地，所述3D***级扇出型封装结构还包括金属连线，所述第二半导体芯片经由所述金属连线与所述重新布线层电连接，所述塑封材料层将所述第一半导体芯片、所述第二半导体芯片及所述金属连线封裹塑封。
优选地，所述塑封材料层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层中的任一种。
优选地，所述焊料凸块为焊球。
本发明还提供一种3D***级扇出型封装结构的制备方法，所述3D***级扇出型封装结构的制备方法包括如下步骤：
1)提供一衬底；
2)于所述衬底的上表面形成重新布线层；
3)于所述重新布线层的上表面键合第一半导体芯片，所述第一半导体芯片的正面朝向所述重新布线层，且与所述重新布线层电连接；
4)于所述第一半导体芯片的背面键合第二半导体芯片，所述第二半导体芯片的正面背离所述第一半导体芯片，且所述第二半导体芯片与所述重新布线层电连接；
5)于所述重新布线层的上表面形成塑封材料层，所述塑封材料层将所述第一半导体芯片及所述第二半导体芯片封裹塑封；
6)去除所述衬底；
7)于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。
优选地，步骤1)与步骤2)之间还包括如下步骤：
于所述衬底的上表面形成第一电介质层；
于所述第一电介质层内形成若干个上下贯通的通孔；
于所述通孔内形成导电连接柱。
优选地，于所述衬底的上表面形成所述第一电介质层之前还包括于所述衬底的上表面形成剥离层的步骤。
优选地，步骤2)包括如下步骤：
2-1)于所述衬底的上表面形成金属线层；
2-2)于所述衬底的上表面形成第二电介质层，所述第二电介质层将所述金属线层包裹。
优选地，步骤2)包括如下步骤：
2-1)于所述衬底的上表面形成第一层金属线层；
2-2)于所述衬底的上表面形成第二电介质层，所述第二电介质层将第一层所述金属线层封裹，且所述第二电介质层的上表面高于所述金属线层的上表面；
2-3)于所述第二电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。
优选地，步骤4)包括如下步骤：
4-1)提供第二半导体芯片；
4-2)将所述第二半导体芯片正面朝上键合于所述第一半导体芯片的背面，所述第二半导体芯片的背面与所述第一半导体芯片的背面为键合面；
4-3)形成金属连线，所述金属连线的一端与所述第二半导体芯片电连接，另一端与所述重新布线层电连接。
优选地，步骤5)中，采用压缩成型工艺、传递模塑成型工艺、液封成型工艺、真空层压工艺或旋涂工艺于所述重新布线层的上表面形成所述塑封材料层；所述塑封材料层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层中的任一种。
如上所述，本发明的3D***级扇出型封装结构及其制备方法，具有以下有益效果：本发明的3D***级扇出型封装结构为通过将第二半导体芯片倒装键合于第一半导体芯片的背面，并与第一半导体芯片一起封装形成的结构3D封装结构，所述封装结构由于封装有两个半导体芯片，大大增加了封装结构的输入/输出端口；同时，由于第二半导体芯片倒装键合于第一半导体芯片的背面，使得第一半导体芯片与第二半导体芯片之间没有间距，有效降低了封装结构的尺寸；此外，第二半导体芯片通过金属连线与重新布线层电连接，不涉及高成本的硅穿孔工艺，大大降低了工艺难度及成本。
附图说明
图1显示为本发明实施例一中提供的3D***级扇出型封装结构的制备方法的流程图。
图2～图11显示为本发明实施例一中提供的3D***级扇出型封装结构的制备方法各步骤所呈现的结构示意图，其中，图11显示为本发明的3D***级扇出型封装结构的结构示意图。
元件标号说明
11 衬底
12 剥离层
13 第一电介质层
14 导电连接柱
15 重新布线层
151 第二电介质层
152 金属线层
16 第一半导体芯片
161 接触焊盘
17 焊料微凸块
18 第二半导体芯片
181 接触焊盘
19 键合层
20 塑封材料层
21 金属连线
22 焊料凸块
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种3D***级扇出型封装结构的制备方法，所述3D***级扇出型封装结构的制备方法包括如下步骤：
1)提供一衬底；
2)于所述衬底的上表面形成重新布线层；
3)于所述重新布线层的上表面键合第一半导体芯片，所述第一半导体芯片的正面朝向所述重新布线层，且与所述重新布线层电连接；
4)于所述第一半导体芯片的背面键合第二半导体芯片，所述第二半导体芯片的正面背离所述第一半导体芯片，且所述第二半导体芯片与所述重新布线层电连接；
5)于所述重新布线层的上表面形成塑封材料层，所述塑封材料层将所述第一半导体芯片及所述第二半导体芯片封裹塑封；
6)去除所述衬底；
7)于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。
在步骤1)中，请参阅图1中的S1步骤及图2，提供一衬底11。
作为示例，所述衬底11的材料可以包括硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种或两种以上的复合材料，其形状可以为晶圆形、方形或其它任意所需形状；本实施例通过所述衬底11来防止后续制备过程中半导体芯片发生破裂、翘曲、断裂等问题。
作为示例，如图3所示，提供所述衬底11之后，还包括于所述衬底11的上表面形成剥离层12的步骤。
作为示例，所述剥离层12在后续工艺中作为后续形成的第一电介质层13及位于所述第一电介质层13上的其他结构与所述衬底11之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与第一电介质层13具有一定的结合力，以保证第一电介质层13在后续工艺中不会产生移动等情况，另外，其与所述衬底11亦具有较强的结合力，一般来说，其与所述衬底11的结合力需要大于与所述第一电介质层13的结合力。作为示例，所述剥离层12的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。胶带优选采用UV胶带，其在UV光照射后很容易被撕离。在其它实施方式中，所述剥离层12也可选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(Epoxy)、硅橡胶(siliconerubber)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。在后续分离所述衬底11时，可采用湿法腐蚀、化学机械研磨、撕除等方法去除所述剥离层12。
作为示例，如图4所示，于所述衬底11的表面形成所述剥离层12之后，还包括如下步骤：
于所述衬底11的上表面形成第一电介质层13；
采用光刻刻蚀工艺于所述第一电介质层13内形成若干个上下贯通的通孔(未示出)；
于所述通孔内形成导电连接柱14。
作为示例，可以采用但不仅限于物理气相沉积工艺或化学气相沉积工艺于所述衬底11的上表面形成所述第一电介质层13，所述第一电介质层13的材料可以为但不仅限于氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合。
作为示例，所述导电连接柱14可以为填充于所述通孔内的任意一种导电材料形成的结构，所述导电连接柱14的材料可以为导电胶，也可以为铜、铝、镍、金、银、钛中的一种或两种以上组合。
请参阅图1中的S2步骤及图5，于所述衬底11的上表面形成重新布线层15。
在一示例中，如图5所示，所述重新布线层1包括一层第二电介质层151及一层金属线层152，于所述衬底11的上表面形成所述重新布线层15包括如下步骤：
2-1)于所述衬底11的上表面形成所述金属线层15；
2-2)于所述衬底11的上表面形成第二电介质层151，所述第二电介质层151将所述金属线层152包裹。
在另一示例中，所述重新布线层1包括一层第二电介质层151及一层金属线层152，于所述衬底11的上表面形成重新布线层15包括如下步骤：
2-1)于所述衬底11的上表面形成所述第二电介质层151，通过光刻及刻蚀工艺于所述第二电介质层151内形成沟槽，所述沟槽定义出所述金属线层152的形状；
2-2)于所述沟槽内形成所述金属线层152。
在又一示例中，所述重新布线层15内包括至少两层金属线层152及至少一层第二电介质层151，于所述衬底11的上表面形成重新布线层15包括如下步骤：
2-1)于所述衬底11的上表面形成第一层金属线层152；
2-2)于所述衬底11的上表面形成第二电介质层151，所述第二电介质层151将第一层所述金属线层152封裹，且所述第二电介质层151的上表面高于所述金属线层152的上表面；
2-3)于所述第二电介质层151内形成若干层与第一层所述金属线层152电连接的间隔堆叠排布的其他金属线层152，相邻所述金属线层152之间经由金属插塞电连接。
需要说明的是，当所述重新布线层15与所述衬底11之间设置有所述第一电介质层13及所述导电连接柱14时，所述重新布线层15位于所述第一电介质层13的上表面，即所述第一电介质层13及所述导电连接柱14位于所述重新布线层15与所述衬底11之间。
作为示例，上述示例中，所述金属线层152的材料可以为但不仅限于铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，并可采用PVD、CVD、溅射、电镀或化学镀等工艺形成所述金属线层152。所述第二电介质层151的材料可以为低k介电材料；具体的，所述第二电介质层151可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子体增强CVD等工艺形成所述第二电介质层151。
作为示例，上述示例中，位于顶层的所述金属线层152的上表面可以暴露于所述第二电介质层151的上表面之外，即位于顶层的所述金属线层152的上表面可以与所述第二电介质层151的上表面相平齐，也可以突出于所述第二电介质层151的上表面的上方。当然，在其他示例中，位于顶层的所述金属线层152的上表面也可以低于所述第二电介质层151的上表面，即位于顶层的所述金属线层152位于所述第二电介质层151的内部。
作为示例，上述示例中，位于底层的所述金属线层152的下表面可以暴露于所述第二电介质层151的下表面之外，即位于底层的所述金属线层152的下表面可以与所述第二电介质层151的下表面相平齐，也可以突出于所述第二电介质层151的下表面的下方。当然，在其他示例中，位于底层的所述金属线层152的下表面也可以高于所述第二电介质层151的下表面，即位于底层的所述金属线层152位于所述第二电介质层151的内部。
在步骤3)中，请参阅图1中的S3步骤及图6，于所述重新布线,15的上表面键合第一半导体芯片16，所述第一半导体芯片16的正面朝向所述重新布线层15，且与所述重新布线层15电连接。
作为示例，可以采用键合追踪法(bond-on-trace)将所述第一半导体芯片16键合于所述重新布线层15的上表面；所述键合追踪法为本领域人员所熟知，此处不再累述。当然，本实施例中也可以采用其他任意一种键合方法将所述第一半导体芯片16键合于所述重新布线层15的上表面。
作为示例，所述第一半导体芯片16的正面形成有将其内部功能器件电引出的接触焊垫161，所述第一半导体芯片16倒装键合于所述重新布线层15的上表面，且所述第一半导体芯片16的接触焊垫161与所述重新布线层15电连接。具体的，所述第一半导体芯片16可以经由焊料微凸块17键合于所述重新布线层15的上表面；所述焊料微凸块17的材料可以为铜、镍、锡和银中的至少一种。
需要说明的是，上述及后续所述的“与所述重新布线层15电连接”均指与所述重新布线层15内的金属线层152电连接。
在步骤4)中，请参阅图1的S4步骤及图7至图8，于所述第一半导体芯片16的背面键合第二半导体芯片18，所述第二半导体芯片18的正面背离所述第一半导体芯片16，且所述第二半导体芯片18与所述重新布线层15电连接。
作为示例，于所述第一半导体芯片16的背面键合第二半导体芯片18包括如下步骤：
4-1)提供第二半导体芯片18；
4-2)将所述第二半导体芯片18正面朝上键合于所述第一半导体芯片16的背面，所述第二半导体芯片18的背面与所述第一半导体芯片16的背面为键合面；具体的，可以通过一键合层19将所述第二半导体芯片18键合于所述第一半导体芯片16的背面，所述键合层19可以为粘附层、胶层或焊料层等等；
4-3)形成金属连线21，所述金属连线21的一端与所述第二半导体芯片18电连接，另一端与所述重新布线层15电连接，如图8所示。
作为示例，所述第二半导体芯片18的正面形成有将其内部功能器件电引出的接触焊垫181，所述金属连线21的一端与所述第二半导体芯片18的接触焊垫181电连接。
作为示例，所述第二半导体芯片18可以为与所述第一半导体芯片16功能相同的芯片，也可以为与所述第一半导体芯片16功能不同的芯片，此处不做限定。
作为示例，所述金属连线21可以为任意一种金属材料的金属连线，优选地，本实施例中，所述金属连线21的材料可以为铜、银、镍、铝或锡等等。
在步骤5)中，请参阅图1的S5步骤及图9，于所述重新布线层15的上表面形成塑封材料层20，所述塑封材料层20将所述第一半导体芯片16及所述第二半导体芯片18封裹塑封
作为示例，可以采用压缩成型工艺、转移成型工艺、液体密封成型工艺、模塑底部填充工艺、毛细底部填充工艺、真空层压工艺或旋涂工艺于所述重新布线层15的上表面形成所述塑封材料层20。优选地，本实施例中，采用模塑底部填充工艺于所述重新布线层15的上表面形成所述塑封材料层20，这样塑封材料可以顺畅而迅速地填充于所述第一半导体芯片16、所述第二半导体芯片18及所述金属连线21之间的间隙，可以有效地避免出现界面分层，且模塑底部填充不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠结构。
作为示例，所述塑封材料层20的材料可以为但不仅限于聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层。
在一示例中，所述塑封材料层20的高度高于所述金属连线21的高度，即所述塑封材料层20将所述金属连线21、所述第一半导体芯片16及所述第二半导体芯片18完全封裹塑封；然后，再采用化学机械研磨等工艺去除部分所述塑封材料层20，使得所述塑封材料层20的上表面与所述金属连线21的顶部相平齐。
在又一示例中，可以依据所述金属连线21的顶部为依据形成所述塑封材料层20，使得形成的所述塑封材料层20的高度刚好与所述金属连线21的高度相同。这样可以省去对所述塑封材料层20进行研磨的工艺，从而减少了工艺步骤，节约了成本。
在步骤6)中，请参阅图1中的S6步骤及图10，去除所述衬底11。
作为示例，可以采用研磨工艺、减薄工艺等进行去除所述衬底11及所述剥离层12。优选地，本实施例中，所述剥离层12为UV胶带，可以采用撕掉所述剥离层12的方式以去除所述衬底11。
在步骤7)中，请参阅图1中的S7步骤及图11，于所述重新布线层15的下表面形成焊料凸块22，所述焊料凸块22与所述重新布线层15电连接。
在一示例中，于所述重新布线层15的下表面形成焊料凸块22包括如下步骤：
7-1)于所述重新布线层15的下表面形成金属柱；
7-2)于所述金属柱的下表面形成焊球。
作为示例，所述金属柱的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱。所述焊球的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球。
在另一示例中，所述焊料凸块22即为一焊球，可以通过植球回流工艺直接形成焊球作为所述焊料凸块22。
需要说明的是，当所述重新布线层15的下表面形成有所述第一电介质层13及所述导电连接柱14时，所述焊料凸块22位于所述第一电介质层13及所述导电连接柱14的下表面，且所述焊料凸块22经由所述导电连接柱14与所述重新布线层15电连接。
实施例二
请继续参阅图11，本实施例还提供一种3D***级扇出型封装结构，所述3D***级扇出型封装结构由实施例一中所述的制备方法制备而得到，所述3D***级扇出型封装结构包括：重新布线层15；第一半导体芯片16，所述第一半导体芯片16正面朝下倒装键合于所述重新布线层15的上表面，且与所述重新布线层15电连接；第二半导体芯片18，所述第二半导体芯片18正面朝上键合于所述第一半导体芯片16的背面，且与所述重新布线层15电连接；塑封材料层20，所述塑封材料层20位于所述重新布线层15的上表面，且将所述第一半导体芯片16及所述第二半导体芯片18封裹塑封；焊料凸块22，所述焊料凸块22位于所述重新布线层15的下表面，且与所述重新布线层15电连接。
作为示例，所述3D***级扇出型封装结构还包括：第一电介质层13，所述第一电介质层13位于所述重新布线层15与所述焊料凸块22之间；导电连接柱14，所述导电连接柱14位于所述第一电介质层13内，且上下贯穿所述第一电介质层13；所述导电连接柱14的顶部与所述重新布线层15电连接，所述导电连接柱14的底部与所述焊料凸块22电连接。
作为示例，可以采用但不仅限于物理气相沉积工艺或化学气相沉积工艺于所述衬底11的上表面形成所述第一电介质层13，所述第一电介质层13的材料可以为但不仅限于氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合。
作为示例，所述导电连接柱14可以为填充于所述通孔内的任意一种导电材料形成的结构，所述导电连接柱14的材料可以为导电胶，也可以为铜、铝、镍、金、银、钛中的一种或两种以上组合。
在一示例中，所述重新布线层15包括：第二电介质层151；金属线层152，所述金属线层152位于所述第二电介质层151内。
在另一示例中，所述重新布线层15包括：第二电介质层151；金属叠层结构，所述金属叠层结构位于所述第二电介质层151内；所述金属叠层结构包括多层间隔排布的金属线层152及金属插塞，所述金属插塞位于相邻所述金属线层152之间，以将相邻的所述金属线层152电连接。
需要说明的是，上述及后续所述的“与所述重新布线层15电连接”均指与所述重新布线层15内的金属线层152电连接。
作为示例，所述第二电介质层151的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属线层152的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
作为示例，所述第一半导体芯片16的正面形成有将其内部功能器件电引出的接触焊垫161，所述第一半导体芯片16倒装键合于所述重新布线层15的上表面，且所述第一半导体芯片16的接触焊垫161与所述重新布线层15电连接。具体的，所述第一半导体芯片16可以经由焊料微凸块17键合于所述重新布线层15的上表面；所述焊料微凸块17的材料可以为铜、镍、锡和银中的至少一种。
作为示例，所述3D***级扇出型封装结构还包括键合层19，所述键合层19位于所述第一半导体芯片16与所述第二半导体芯片18之间，以将所述第一半导体芯片16与所述第二半导体芯片18键合。
作为示例，所述3D***级扇出型封装结构还包括金属连线1，所述第二半导体芯片18经由所述金属连线21与所述重新布线层15电连接，所述塑封材料层20将所述第一半导体芯片16、所述第二半导体芯片18及所述金属连线21封裹塑封。
作为示例，所述金属连线21可以为任意一种金属材料的金属连线，优选地，本实施例中，所述金属连线21的材料可以为铜、银、镍、铝或锡等等。
作为示例，所述第二半导体芯片18的正面形成有将其内部功能器件电引出的接触焊垫181，所述金属连线21的一端与所述第二半导体芯片18的接触焊垫181电连接。
作为示例，所述第二半导体芯片18可以为与所述第一半导体芯片16功能相同的芯片，也可以为与所述第一半导体芯片16功能不同的芯片，此处不做限定。
作为示例，所述塑封材料层20包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层中的任一种。
在一示例中，所述焊料凸块22包括：金属柱，所述金属柱位于所述重新布线层15的下表面，且与所述重新布线层15电连接；焊球，所述焊球位于所述金属柱的下表面。所述金属柱的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱。所述焊球的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球。
在另一示例中，所述焊料凸块22为焊球。
综上所述，本发明的3D***级扇出型封装结构及其制备方法，所述3D***级扇出型封装结构包括：重新布线层；第一半导体芯片，正面朝下倒装键合于所述重新布线层的上表面，且与所述重新布线层电连接；第二半导体芯片，正面朝上键合于所述第一半导体芯片的背面，且与所述重新布线层电连接；塑封材料层，位于所述重新布线层的上表面，且将所述第一半导体芯片及所述第二半导体芯片封裹塑封；焊料凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。本发明的3D***级扇出型封装结构为通过将第二半导体芯片倒装键合于第一半导体芯片的背面，并与第一半导体芯片一起封装形成的结构3D封装结构，所述封装结构由于封装有两个半导体芯片，大大增加了封装结构的输入/输出端口；同时，由于第二半导体芯片倒装键合于第一半导体芯片的背面，使得第一半导体芯片与第二半导体芯片之间没有间距，有效降低了封装结构的尺寸；此外，第二半导体芯片通过金属连线与重新布线层电连接，不涉及高成本的硅穿孔工艺，大大降低了工艺难度及成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种3D***级扇出型封装结构，其特征在于，所述3D***级扇出型封装结构包括：
重新布线层；
第一半导体芯片，正面朝下倒装键合于所述重新布线层的上表面，且与所述重新布线层电连接；
第二半导体芯片，正面朝上键合于所述第一半导体芯片的背面，且与所述重新布线层电连接；
塑封材料层，位于所述重新布线层的上表面，且将所述第一半导体芯片及所述第二半导体芯片封裹塑封；
焊料凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
2.根据权利要求1所述的3D***级扇出型封装结构，其特征在于：所述3D***级扇出型封装结构还包括：
第一电介质层，位于所述重新布线层与所述焊料凸块之间；
导电连接柱，位于所述第一电介质层内，且上下贯穿所述第一电介质层；所述导电连接柱的顶部与所述重新布线层电连接，所述导电连接柱的底部与所述焊料凸块电连接。
3.根据权利要求1所述的3D***级扇出型封装结构，其特征在于：所述重新布线层包括：
第二电介质层；
金属线层，位于所述第二电介质层内。
4.根据权利要求1所述的3D***级扇出型封装结构，其特征在于：所述重新布线层包括：
第二电介质层；
金属叠层结构，位于所述第二电介质层内；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。
5.根据权利要求3或4所述的3D***级扇出型封装结构的制备方法，其特征在于：所述第二电介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
6.根据权利要求1所述的3D***级扇出型封装结构，其特征在于：所述3D***级扇出型封装结构还包括金属连线，所述第二半导体芯片经由所述金属连线与所述重新布线层电连接，所述塑封材料层将所述第一半导体芯片、所述第二半导体芯片及所述金属连线封裹塑封。
7.根据权利要求1所述的3D***级扇出型封装结构，其特征在于：所述塑封材料层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层中的任一种。
8.根据权利要求1所述的3D***级扇出型封装结构，其特征在于：所述焊料凸块为焊球。
9.一种3D***级扇出型封装结构的制备方法，其特征在于，所述3D***级扇出型封装结构的制备方法包括如下步骤：
1)提供一衬底；
2)于所述衬底的上表面形成重新布线层；
3)于所述重新布线层的上表面键合第一半导体芯片，所述第一半导体芯片的正面朝向所述重新布线层，且与所述重新布线层电连接；
4)于所述第一半导体芯片的背面键合第二半导体芯片，所述第二半导体芯片的正面背离所述第一半导体芯片，且所述第二半导体芯片与所述重新布线层电连接；
5)于所述重新布线层的上表面形成塑封材料层，所述塑封材料层将所述第一半导体芯片及所述第二半导体芯片封裹塑封；
6)去除所述衬底；
7)于所述重新布线层的下表面形成焊料凸块，所述焊料凸块与所述重新布线层电连接。
10.根据权利要求9所述的3D***级扇出型封装结构的制备方法，其特征在于：步骤1)与步骤2)之间还包括如下步骤：
于所述衬底的上表面形成第一电介质层；
于所述第一电介质层内形成若干个上下贯通的通孔；
于所述通孔内形成导电连接柱。
11.根据权利要求10所述的3D***级扇出型封装结构的制备方法，其特征在于：于所述衬底的上表面形成所述第一电介质层之前还包括于所述衬底的上表面形成剥离层的步骤。
12.根据权利要求10所述的3D***级扇出型封装结构的制备方法，其特征在于：步骤2)包括如下步骤：
2-1)于所述衬底的上表面形成金属线层；
2-2)于所述衬底的上表面形成第二电介质层，所述第二电介质层将所述金属线层包裹。
13.根据权利要求10所述的3D***级扇出型封装结构的制备方法，其特征在于：步骤2)包括如下步骤：
2-1)于所述衬底的上表面形成第一层金属线层；
2-2)于所述衬底的上表面形成第二电介质层，所述第二电介质层将第一层所述金属线层封裹，且所述第二电介质层的上表面高于所述金属线层的上表面；
2-3)于所述第二电介质层内形成若干层与第一层所述金属线层电连接的间隔堆叠排布的其他金属线层，相邻所述金属线层之间经由金属插塞电连接。
14.根据权利要求10所述的3D***级扇出型封装结构的制备方法，其特征在于：步骤4)包括如下步骤：
4-1)提供第二半导体芯片；
4-2)将所述第二半导体芯片正面朝上键合于所述第一半导体芯片的背面，所述第二半导体芯片的背面与所述第一半导体芯片的背面为键合面；
4-3)形成金属连线，所述金属连线的一端与所述第二半导体芯片电连接，另一端与所述重新布线层电连接。
15.根据权利要求10所述的3D***级扇出型封装结构的制备方法，其特征在于：步骤5)中，采用压缩成型工艺、传递模塑成型工艺、液封成型工艺、真空层压工艺或旋涂工艺于所述重新布线层的上表面形成所述塑封材料层；所述塑封材料层包括聚酰亚胺层、硅胶层、环氧树脂层、可固化的聚合物基材料层或可固化的树脂基材料层中的任一种。
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CB02 Change of applicant information

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Applicant after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Applicant before: SJ Semiconductor (Jiangyin) Corp.