CN107346956A - 混频器 - Google Patents
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Abstract
本申请提供了一种混频器。该混频器包括第一混频电路和第二混频电路，输入第一混频电路的本振信号与输入第二混频电路的本振信号为正交信号，第一混频电路和/或第二混频电路包括：换向开关电路、电压校正电路与负载电路，换向开关电路包括第一电流换向开关对与第二电流换向开关对，第一电流换向开关对包括第一晶体管与第三晶体管，第二电流换向开关对包括第二晶体管与第四晶体管，这四个晶体管为相同的晶体管；电压校正电路与第一电流换向开关对的一个晶体管或第二电流换向开关对的一个晶体管电连接，电压校正电路用于调整与电压校正电路电连接的晶体管的栅极和/或衬底电压；负载电路与换向开关电路的输出端电连接。该混频器具有较高的线性度。
Description
技术领域
本申请涉及混频器领域，具体而言，涉及一种混频器。
背景技术
混频器是无线通信***中非常重要的电路单元，使用本振信号，混频器可以将射频信号下变频到中频，也可以将中频信号上变频到射频。
混频器分为有源混频器和无源混频器，无源混频器因为其高线性度，低功耗，以及优越的低频噪声性能在通信***中被广泛使用。
为了分析混频器线性度好坏的影响因素，首先简要介绍无源混频器的工作原理。如图1(a)所示(图中RL为负载电阻)，当本振信号(LO信号)接近理想方波时，混频器中的电流换向晶体管对能够被快速地打开和关断，可以等效为理想开关S，射频信号VRF(RF信号)以本振信号的频率fLO周期性由射频端(即VRF端)传输到中频端(即VIF端)。
方波由基频正弦波及其各奇数阶谐波组成，实际电路中，由于非理想性，本振信号更接近正弦波。混频器在实际工作中存在3个工作状态：当差分正弦波电平接近时，混频器的电流换向晶体管对处于同时打开(on overlap)或同时关闭(off overlap)，其余时间处于一个打开而另一个关闭的状态。如图1(b)所示，当输入的本振信号(这里是电压信号)与电流换向晶体管对的栅极直流偏置电平VG的叠加电压VLO(图中的曲线表示VLO的变化示意图)满足VLO≥VB+VTH时，如图1(b)中的时间T内，电流换向晶体管对处于同时打开工作模式；当VLO<VB+VTH时，电流换向晶体管对处于同时关闭模式。为避免电流换向晶体管对同时关闭时，输入端出现大摆幅，无源混频器工作在电流换向晶体管对同时打开模式更为有利。控制电流换向晶体管对的导通时间有助于提高混频器的线性度。
在接收机中，混频器处于射频前端的最后一级，直接影响了整个接收机的线性度性能。在零中频接收机中，由于二阶交调信号位于中频信号附近，在基带电路中产生直流失调电平，混频器的二阶线性度将直接影响中频解调。
在全双工通信***中，接收机和发射机通常同时工作，且发射和接收通常通过耦合器02等共用一个天线01，能量很强的发射信号通过耦合器02会泄露到接收机中，在有用信号附近形成很强的干扰信号。如图2所示，虽然耦合器02会对发射信号产生衰减，但接收信号相比泄露信号仍然很弱，低噪声放大器03(LNA)会对有用信号和干扰信号同时放大，且干扰信号通常为调制信号，当信号通过混频器04时，由于混频器04的非线性(非线性分量越小，线性度越好)，干扰信号在中频输出端产生直流失调电压，进一步恶化混频器04的线性度，使后级电路饱和，影响接收机解调。为解决此问题，通常在接收机中低噪声放大器03和混频器04之间***一个片外的声表面滤波器(SAW filter)来滤掉这个干扰信号，但声表面滤波器成本高且难以集成。因此，提高混频器的线性度，避免发射机信号泄露进一步恶化混频器的线性度一直是零中频接收机中的技术难题，图中的发射信号由功率放大器05(PA)产生，经过耦合器02进入到低噪声放大器03中。
因此，为了避免影响接收机的解调，需要提高混频器的线性度。而线性度好坏的一个衡量标准是二阶线性度，即二阶交调信号的强弱，二阶交调信号越弱则表明混频器的二阶线性度越好，线性度越好。
为提高混频器的线性度，首先需要了解无源混频器二阶交调信号IM2主要的产生机理。IM2产生原因非常复杂，下面简述其最重要的几点：
(1)当前级跨导和混频器射频输入直流耦合时，电流换向晶体管对的不对称将使跨导级产生的IM2，直接泄露到输出端，恶化混频器的线性度。
(2)本振信号(LO信号)能量很强，LO信号通过寄生电容泄露到RF端，形成LO信号自混频，在中频输出端产生直流分量。类似地，射频信号(RF信号)泄露到本振端也会在中频端产生二阶交调信号。当混频器使用双平衡架构且严格对称时，差分特性会使输入端和输出端抵消共模分量，但混频器出现失配时，二阶交调信号将出现在中频端，影响基带解调工作。
(3)制作工艺的偏差，版图布局和本振信号的不完全对称，使混频器电流换向晶体管产生失配，晶体管的参数β＝μCox(W/L)不对称，电流换向晶体管产生的非线性。
(4)电流换向晶体管理的阈值电压失配，使得混频器的电流换向晶体管理对不能同时处于打开的状态，使得电流换向晶体管对产生非线性。
发明内容
本申请的主要目的在于提供一种混频器，以解决现有技术中混频器的线性度较差的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种混频器，包括第一混频电路和第二混频电路，输入上述第一混频电路的本振信号与输入上述第二混频电路的本振信号为正交信号，上述第一混频电路和/或上述第二混频电路包括：换向开关电路、电压校正电路与负载电路，其中，换向开关电路包括第一电流换向开关对与第二电流换向开关对，上述第一电流换向开关对包括第一晶体管与第三晶体管，上述第二电流换向开关对包括第二晶体管与第四晶体管，上述第一晶体管、上述第二晶体管、上述第三晶体管与上述第四晶体管为相同的晶体管，上述换向开关电路用于将输入上述混频器的射频信号转变为中频信号；电压校正电路与上述第一电流换向开关对的一个晶体管或上述第二电流换向开关对的一个晶体管电连接，上述电压校正电路用于调整与上述电压校正电路电连接的晶体管的栅极和/或衬底电压；负载电路与上述换向开关电路的输出端电连接。
进一步地，上述电压校正电路包括栅极电压校正电路，上述栅极电压校正电路与上述第一电流换向开关对的一个晶体管的栅极或上述第二电流换向开关对的一个晶体管的栅极电连接，上述栅极电压校正电路用于调整与上述栅极电压校正电路电连接的晶体管的栅极电压。
进一步地，上述电压校正电路包括衬底电压校正电路，衬底电压校正电路与第一衬压晶体管的衬底或第二衬压晶体管的衬底电连接，上述第一衬压晶体管为上述第一电流换向开关对的一个晶体管，上述第二衬压晶体管为上述第二电流换向开关对的一个晶体管，上述衬底电压校正电路用于调整上述第一衬压晶体管或上述第二衬压晶体管的衬底电压。
进一步地，上述第一衬压晶体管与上述第二衬压晶体管采用深N阱或双阱工艺形成。
进一步地，上述栅极电压校正电路通过第一选通开关与上述第一电流换向开关对的一个晶体管的栅极或上述第二电流换向开关对的一个晶体管的栅极电连接；上述衬底电压校正电路通过第二选通开关与上述第一衬压晶体管的衬底或上述第二衬压晶体管电连接。
进一步地，上述第一选通开关由控制字CALG<3>控制，上述第二选通开关由控制字CALB<3>控制。
进一步地，上述栅极电压校正电路和/或上述衬底电压校正电路包括电阻单元、开关单元与三八译码器，其中，电阻单元包括依次串联的九个电阻器，分别为第一电阻器、第二电阻器、第三电阻器、第四电阻器、第五电阻器、第六电阻器、第七电阻器、第八电阻器与第九电阻器，各个电阻器包括第一端与第二端，其中，上述第一电阻器的第一端与电源电连接，上述第九电阻器的第二端接地；开关单元包括八个开关晶体管，分别为第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管与第八开关晶体管；上述第一开关晶体管的源极与上述第一电阻器的第二端电连接，上述第二开关晶体管的源极与上述第二电阻器的第二端电连接，上述第三开关晶体管的源极与上述第三电阻器的第二端电连接，上述第四开关晶体管的源极与上述第四电阻器的第二端电连接，上述第五开关晶体管的源极与上述第五电阻器的第二端电连接，上述第六开关晶体管的源极与上述第六电阻器的第二端电连接，上述第七开关晶体管的源极与上述第七电阻器的第二端电连接，上述第八开关晶体管的源极与上述第八电阻器的第二端电连接，八个上述开关晶体管的漏极电连接形成校正输出端；三八译码器输出端与八个上述开关晶体管的栅极电连接，上述三八译码器用于控制八个开关晶体管的打开与闭合。
进一步地，上述三八译码器的输入端与控制字CAL<2:0>电连接。
进一步地，上述负载电路包括负载电路正端与负载电路负端，上述第一晶体管的栅极与本振信号的正端电连接，上述第一晶体管的衬底接地，上述第一晶体管的漏极与上述负载电路正端电连接，上述第三晶体管的漏极与上述负载电路负端电连接，上述第一晶体管的源极与上述第三晶体管的源极电连接并形成第一源极端，上述第一源极端与射频差分信号的正端电连接；上述第四晶体管的漏极上述负载电路正端电连接，上述第三晶体管的栅极与上述第四晶体管的栅极电连接，形成栅极端，上述栅极端与上述本振信号的负端电连接；上述第二晶体管的漏极与上述负载电路负端电连接，上述第二晶体管的衬底接地，上述第二晶体管的栅极与上述本振信号的正端电连接，上述第二晶体管的源极与上述第四晶体管的源极电连接形成第二源极端，上述第二源极端与射频差分信号的负端电连接。
进一步地，上述第一混频电路和上述第二混频电路还包括第一电容与第二电容，其中，第一电容一端与上述第一源极端电连接，另一端与上述射频差分信号的正端电连接；第二电容一端与上述第二源极端电连接，另一端与上述射频差分信号的负端电连接，其中，上述第一电容与上述第二电容为相同的电容。
进一步地，上述第一混频电路和上述第二混频电路还包括第三电容、第四电容、第五电容与第六电容，其中，第三电，一端与上述第一晶体管的栅极电连接，另一端与上述本振信号的正端电连接；第四电容一端与上述第二晶体管的栅极电连接，另一端与上述本振信号的正端电连接；第五电容一端与上述第三晶体管的栅极电连接，另一端与上述栅极端电连接；第六电容一端与上述第四晶体管的栅极电连接，另一端与上述栅极端电连接，其中，上述第三电容、上述第四电容、上述第五电容与上述第六电容为相同的电容。
进一步地，上述负载电路正端包括第七电容与第一负载电阻器，其中，第七电容一端与上述负载电路的正输出端电连接，另一端接地：第一负载电阻器一端与上述负载电路的正输出端电连接，另一端接地；上述负载电路负端包括第八电容与第二负载电阻器，其中，第八电容一端与上述负载电路的负输出端电连接，另一端接地；第二负载电阻器一端与上述负载电路的负输出端电连接，另一端接地，其中，上述第七电容与上述第八电容相同，上述第一负载电阻器与上述第二负载电阻器相同。
应用本申请的技术方案，电压校正电路可以对换向开关电路中的晶体管的衬底电压和/或栅极电压进行调节，缓解或消除了原来换向开关电路中的晶体管的失配，提高了混频器的线性度。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1(a)示出了混频器等效为理想开关的示意图；
图1(b)示出了无源混频器的叠加信号VLO的变化曲线；
图2示出发射机信号泄露到接收机的示意图；
图3示出了一种实施例提供的混频器的电路图；以及
图4示出了栅极电压校正电路或衬底电压校正电路的电路结构图。
其中，上述附图包括以下附图标记：
01、天线；02、耦合器；03、低噪声放大器；04、混频器；05、功率放大器；1、栅极电压校正电路；2、衬底电压校正电路；11、电阻单元；12、开关单元；13、三八译码器；31、负载电路正端；32、负载电路负端；M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；S1、第一选通开关；S2、第二选通开关；C1、第一电容；C2、第二电容；C3、第三电容；C4、第四电容；C5、第五电容；C6、第六电容；C7、第七电容；C8、第八电容；R11、第一电阻器；R12、第二电阻器；R13、第三电阻器；R14、第四电阻器；R15、第五电阻器；R16、第六电阻器；R17、第七电阻器；R18、第八电阻器；R19、第九电阻器；R1、第一负载电阻器；R2、第二负载电阻器；M21、第一开关晶体管；M22、第二开关晶体管；M23、第三开关晶体管；M24、第四开关晶体管；M25、第五开关晶体管；M26、第六开关晶体管；M27、第七开关晶体管；M28、第八开关晶体管；RL、负载电阻；S、理想开关。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
正如背景技术所介绍的，现有技术中的无源混频器线性度较差，为了解决如上的技术问题，本申请提出了一种混频器。
本申请的一种典型的实施方式中，提供了一种混频器，该混频器包括第一混频器电路与第二混频电路，输入上述第一混频电路的本振信号(LO信号)与输入上述第二混频电路的本振信号为正交信号，其中，上述第一混频电路和/或上述第二混频电路包括换向开关电路、电压校正电路与负载电路，其中，换向开关电路包括第一电流换向开关对与第二电流换向开关对，上述第一电流换向开关对包括第一晶体管M1与第三晶体管M3，上述第二电流换向开关对包括第二晶体管M2与第四晶体管M4，上述第一晶体管、上述第二晶体管、上述第三晶体管与上述第四晶体管为相同的晶体管，上述换向开关电路用于将输入上述混频器的射频信号转变为中频信号；电压校正电路与上述第一电流换向开关对的一个晶体管或上述第二电流换向开关对的一个晶体管电连接，上述电压校正电路用于调整与上述电压校正电路电连接的晶体管的栅极和/或衬底电压，以提高上述混频器的线性度；负载电路与上述换向开关电路的输出端电连接。
理想状态下，M1，M2，M3，M4应该完全相同，且具有相同的栅极偏置电平以保证电路的对称性，由于各种原因(背景技术中介绍的，可能是由于晶体管的尺寸失配或者LO信号不对称等原因)，M1和M3之间与M2和M4之间会出现失配，当M1和M3之间出现失配时，中频输出端(上述负载电路的正输出端)Vout+端会出现直流失调电平,在零中频接收机中，该直流失调电平影响格外明显；当M2和M4出现失配时，中频输出端(负载电路的负输出端)Vout-端会出现直流失调电平，同样地，在零中频接收机中，该直流失调电平影响格外明显。
混频器包括电压校正电路，电压校正电路可以产生在一定范围内规律变化的电压。当Vout+端出现直流失调电平时，应调节M3或M1，即将M1或M3与电压校正电路电连接，调节M1或M3的栅极电压和/或衬底电压(增大或者减小都可以)，使得M1与M3之间出现新的失配进而抵消原本失配的影响，进而减弱二阶交调信号，二阶交调点IIP2提高，提高了混频器的线性度。同样地，当Vout-端出现直流失调电平时，应调节M2或M4，即将M2或M4与电压校正电路电连接，调节M2或M4的栅极电压和/或衬底电压(增大或者减小都可以)，使得M2与M4之间出现新的失配进而抵消原本失配的影响，提高了混频器的线性度。
本申请的一种实施例中，如图3所示，上述电压校正电路包括栅极电压校正电路1，上述栅极电压校正电路1与上述第一电流换向开关对的一个晶体管的栅极或上述第二电流换向开关对的一个晶体管的栅极电连接，上述栅极电压校正电路1用于调整与上述栅极电压校正电路1电连接的晶体管的栅极电压(即调节直流偏置电平VG)。栅极电压校正电路可以产生在一定范围内规律变化的电压。当Vout+端出现直流失调电平时，应调节M3或M1，即将M1或M3与栅极电压校正电路1电连接，调节M1或M3的栅极电压(增大或者减小都可以，增大或减小根据具体失配情况而定，但是由于失配本身比较复杂，现有技术不能判断失配具体是哪些因素导致的，所以在调节时，无法确定该增大还是减小栅极电压，因此，在实际调节时，会将能调节到的所有的栅极电压扫描一遍，得出对应的栅极电压对应的二阶交调点IIP2，其中，IIP2为最大值时对应的栅极电压为最优值。将栅极电压调至最优值即可)，使得M1与M3之间出现新的失配进而抵消原本失配的影响，进而减弱二阶交调信号，二阶交调点IIP2提高，提高了混频器的线性度。同样地，当Vout-端出现直流失调电平时，应调节M2或M4，即将M2或M4与栅极电压校正电路1电连接，调节M2或M4的栅极电压(增大或者减小都可以)，使得M2与M4之间出现新的失配进而抵消原本失配的影响，提高了混频器的线性度。
本申请的一种优选的实施例中，如图3所示，上述第一混频电路和/或上述第二混频电路还包括衬底电压校正电路2，衬底电压校正电路2与第一衬压晶体管的衬底或第二衬压晶体管的衬底电连接，上述第一衬压晶体管为上述第一电流换向开关对的一个晶体管，上述第二衬压晶体管为上述第二电流换向开关对的一个晶体管，上述衬底电压校正电路2用于调整上述第一衬压晶体管或上述第二衬压晶体管的衬底电压(增大或者减小)，由于其中，γ是体效应系数，ФF是MOS管表面形成反型时的电势，VS和VB分别是晶体管源极和衬底极的电压，VTH0是VS＝VB时的阈值电压，因此，当M1和M3之间的阈值电压出现失配时，只需要衬底电压校正电路2与M1或M3电连接，增大或者减小M1或M3的衬底电压(在未特殊说明时，本申请中的衬底电压均指衬底极的电压)，进而使得M1与M3的阈值电压出现新的失配，进而抵消了原先的电压阈值失配，减弱了二阶交调信号，提高了二阶交调点IIP2，提高了混频器的线性度。同样地，当M2和M4之间的阈值电压出现失配时，只需要衬底电压校正电路2与M2或M4电连接，增大或者减小M2或M4的衬底电压(在未特殊说明时，本申请中的衬底电压均指衬底极的电压)，进而使得M2与M4的阈值电压出现新的失配，进而抵消了原先的阈值电压失配，提高了混频器的线性度。
需要说明的是阈值电压失配表现也是Vout+端和/或Vout-端会出现直流失调电平,在零中频接收机中，该直流失调电平影响格外明显，在实际的调节过程中，无法判断失配具体是栅极电压失配还是衬底电压失配，因此，会将能调节到的所有的衬底电压好栅极电压扫描一遍，得出对应的衬底电压和栅极电压对应的二阶交调点IIP2，其中，IIP2为最大值时对应的衬底电压与栅极电压均是最优值。将衬底电压与栅极电压同时调至最优值，能够进一步提高混频器的线性度。
为了使晶体管的基极与晶元衬底隔离开，可以单独控制与衬底电压校正电路电连接的第一衬压晶体管与上述第二衬压晶体管，第一衬压晶体管与上述第二衬压晶体管的采用深N阱或者双阱工艺形成。也就是说，当衬底电压校正电路调节M3与M4的衬底电压时，即衬底电压校正电路选择电连接M3与M4，M3与M4采用深N阱或者双阱工艺形成。
本申请一种实施例中，如图3所示，上述栅极电压校正电路1通过第一选通开关S1与上述第一电流换向开关对的一个晶体管的栅极或上述第二电流换向开关对的一个晶体管的栅极电连接；例如当M1与M3之间出现失配时，第一选通开关S1与M1或M3电连接，使得栅极电压校正电路1与M1或M3电连接，进而使得栅极电压校正电路1调整M1或M3的栅极电压。上述衬底电压校正电路2通过第二选通开关S2与上述第一衬压晶体管的衬底或上述第二衬压晶体管电连接。当M2与M4之间出现失配时，第一选通开关S1与M2或M4电连接，使得衬底电压校正电路2与M2或M4电连接，进而使得衬底电压校正电路2调整M2或M4的衬底电压。第一选通开关S1与第二选通开关S2的使用使得栅极电压校正电路1与衬底电压校正电路2能够更加及时地调整对应的晶体管的栅极电压或者衬底电压，能够快速地提高混频器的线性度。
为了更加方便地控制第一选通开关S1与第二选通开关S2与晶体管的电连接，本申请优选上述第一选通开关S1由控制字CALG<3>控制，上述第二选通开关S2由控制字CALB<3>控制。例如当M1与M3出现失配时，调节控制字CALG<3>，使得第一选通开关S1与M1或M3电连接，进而调整M1或M3的栅极电压，进而提高混频器的线性度。例如当M2与M4出现电压阈值失配时，调节CALB<3>，使得第二选通开关S2与M2或M4电连接，进而调整M2或M4的衬底电压，消除直流失调电平，进而提高混频器的线性度。
控制字一般是指是由数字电路产生的控制位或模拟电路的直接输入信号。本申请中的CALG<3>与CALB<3>均是模拟电路的直接输入信号，控制字是本领域技术人员的公知常识，此处就不在赘述了。
本领域技术人员可以根据实际的情况设置合适的栅极电压校正电路和上述衬底电压校正电路，只要能够实现对晶体管的栅极电压与衬底电压的调整即可。栅极电压校正电路和上述衬底电压校正电路可以使用固定电阻，调节偏置电流的电路结构。也可以使用电阻串联分压，并且晶体管选通不同电压节点的结构。该结构中电阻的个数与晶体管的个数可以根据实际需要进行设置，例如，想提高栅极电压校正电路对栅极电压的调节精度，可以适当增加电阻器的个数。
本申请的一种实施例中，如图4所示，上述栅极电压校正电路和/或上述衬底电压校正电路包括：电阻单元11、开关单元12与三八译码器13。其中，电阻单元11包括依次串联的九个电阻器，分别为第一电阻器R11、第二电阻器R12、第三电阻器R13、第四电阻器R14、第五电阻器R15、第六电阻器R16、第七电阻器R17、第八电阻器R18与第九电阻器R19，各个电阻器包括第一端与第二端，其中，上述第一电阻器R11的第一端与电源电连接，上述第九电阻器R19的第二端接地，这九个电阻器可以产生八个不同的控制电压，其中，其中R11和R19决定控制电压的最大值和最小值，R12至R18这七个电阻大小相同来产生等间隔的控制电压；开关单元包括八个开关晶体管，分别为第一开关晶体管M21、第二开关晶体管M22、第三开关晶体管M23、第四开关晶体管M24、第五MOS晶体M25、第六开关晶体管M26、第七开关晶体管M27与第八开关晶体管M28，这八个晶体管作为选通开关，控制校正电路的输出电压，当第一开关晶体管M21打开(相当于闭合开关)时，电压调节单元将输出最大偏置电压；当第八开关晶体管M28(相当于闭合开关)打开时，电压调节单元将输出最小偏置电压。上述第一开关晶体管M21的源极与上述第一电阻器R11的第二端电连接，上述第二开关晶体管M22的源极与上述第二电阻器R12的第二端电连接，上述第三开关晶体管M23的源极与上述第三电阻器R13的第二端电连接，上述第四开关晶体管M24的源极与上述第四电阻器R14的第二端电连接，上述第五开关晶体管M25的源极与上述第五电阻器R15的第二端电连接，上述第六开关晶体管M26的源极与上述第六电阻器R16的第二端电连接，上述第七开关晶体管M27的源极与上述第七电阻器R17的第二端电连接，上述第八开关晶体管M28的源极与上述第八电阻器R18的第二端电连接，八个上述开关晶体管的漏极电连接形成校正输出端；三八译码器13输出端与八个上述开关晶体管的栅极电连接，上述三八译码器13用于控制八个开关晶体管的打开与闭合。该校正电路中，通过三八译码器13控制各个开关晶体管的开启(关断)与闭合(导通)，进而控制电压校正电路的偏置电压，进而电压控制校正电路的输出电压，调整栅极电压和/或衬底电压，降低二阶交调信号，提高混频器的线性度。
上述提到的第一电阻器至第九电阻器的阻值可以相同也可以不相同，本领域技术人员可以根据实际情况设置合适的电阻值。本申请的一种优选的实施例中，上述的第二电阻器至第八电阻器的阻值均相同，这样可以产生等间隔的输出电压，第一电阻器与第九电阻器的阻值可以与第二电阻器的相同，也可以不相同。无论相同，还是不相同，第一电阻器都决定电压校正电路的最大输出电压，第九电阻器决定电压校正电路的最小输出电压。
为了使得三八译码器能够更加准确高效地控制开关单元中每开关晶体管的开启与闭合，本申请的一种实施例中，三八译码器的输入端与控制字CAL<2:0>电连接。控制字CAL<2:0>控制电压校正电路的输出到各个开关晶体管的电压值，进而控制开关M21至M28的通断。
本申请的再一种实施例中，如图3所示，上述第一晶体管M1的栅极与本振信号的正端LO+端电连接，上述第一晶体管M1的衬底接地，上述第一晶体管M1的漏极与上述负载电路正端31电连接；上述第三晶体管M3的漏极与上述负载电路负端32电连接，上述第一晶体管M1的源极与上述第三晶体管M3的源极电连接并形成第一源极端，上述第一源极端与射频差分信号的正端iRF+端(该端输入iRF+)电连接；上述第四晶体管M4的漏极上述负载电路正端31电连接，上述第三晶体管M3的栅极与上述第四晶体管M4的栅极电连接，形成栅极端，上述栅极端与上述本振信号的负端LO－端电连接；以及上述第二晶体管M2的漏极与上述负载电路负端32电连接，上述第二晶体管M2的衬底接地，上述第二晶体管M2的栅极与上述本振信号的正端LO+端电连接，上述第二晶体管M2的源极与上述第四晶体管M4的源极电连接形成第二源极端，上述第二源极端与射频差分信号的负端iRF-端(该端输入iRF-)电连接。
本申请中，输入上述第一混频电路的本振信号与输入上述第二混频电路的本振信号为正交信号具体是指：输入第一混频电路的本振信号与第二混频电路的本振信号为正交信号，即输入第一混频电路中的第一晶体管的本振信号与输入第二混频电路中的第一晶体管的本振信号的相位差为90°，输入第一混频电路中的第一晶体管的本振信号与输入第一混频电路的栅极端的本振信号相位差为180°，输入第一混频电路中的第一晶体管的本振信号与输入第二混频电路的栅极端的本振信号相位差为270°。
本申请的一种优选的实施例中，如图3所示，上述第一混频电路和上述第二混频电路还包括第一电容C1与第二电容C2，其中，第一电容C1一端与上述第一源极端电连接，另一端与上述射频差分信号的正端电连接；第二电容C2一端与上述第二源极端电连接，另一端与上述射频差分信号的负端电连接，上述第一电容C1与上述第二电容C2为相同的电容。C1与C2为隔直电容，这两个电容将前级跨导产生的二阶交调信号分量消除，而射频信号经过这两个隔直电容耦合到混频器中。另外，这两个隔直电容的大小可以根据中频带宽确定。
本申请的一种实施例中，如图3所示，上述第一混频电路和上述第二混频电路还包括第三电容C3、第四电容C4、第五电容C5与第六电容C6。其中，第三电容C3一端与上述第一晶体管M1的栅极电连接，另一端与上述本振信号的正端电连接；第四电容C4一端与上述第二晶体管M2的栅极电连接，另一端与上述本振信号的正端电连接；第五电容C5一端与上述第三晶体管M3的栅极电连接，另一端与上述栅极端电连接；第六电容C6一端与上述第四晶体管M4的栅极电连接，另一端与上述栅极端电连接，并且，为了混频器的严格对称，上述第三电容C3、第四电容C4、第五电容C5与第六电容C6为相同的电容。
本申请的另一种实施例中，如图3所示，上述负载电路正端31包括第七电容C7与第一负载电阻器R1，并且，第七电容C7一端与上述负载电路的正输出端(即Vout+端)电连接，另一端接地；第一负载电阻器R1一端与上述负载电路的正输出端电连接，另一端接地，也就是说上述负载电路正端31包括并联的第七电容C7与第一负载电阻器R1；同样地，上述负载电路负端32包括第八电容C8与第二负载电阻器R2，其中，第二负载电阻器R2一端与上述负载电路的负输出端(Vout-端)电连接，另一端接地，第二负载电阻器R2一端与上述负载电路的负输出端(Vout-端)电连接，另一端接地，也就是说负载电路负端32包括并联的第二负载电阻器R2与第八电容C8。并且为了混频器在结构上的对称性，上述第七电容C7与第八电容C8为相同的电容，上述第一负载电阻器R1与第二负载电阻器R2为相同的电阻。
本申请的再一种实施例中，针对射频信号和本振信号通过寄生电容耦合产生自混频问题。混频器采用双平衡架构，设计严格遵循对称准则。电流换向晶体管尺寸及版图布局严格对称，这样泄露信号在本振端和射频端会互相抵消。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
混频器中包括结构完全相同的第一混频电路与第二混频电路，输入上述第一混频电路的本振信号LO与输入上述第二混频电路的本振信号LO为正交信号，也就是说相位差为90°。以第一混频电路为例说明第一混频电路与第二混频电路的结构，第一混频电路具体的结构及结构之间的电连接关系如图3所示。并且，栅极电压校正电路1和衬底电压校正电路2的具体结构如图4所示，其中，上述第一选通开关S1由控制字CALG<3>控制，上述第二选通开关S2由控制字CALB<3>控制，上述三八译码器13的输入端与控制字CAL<2:0>电连接。
该混频器中栅极电压校正电路1校正栅极电压的具体的工作过程是：当Vout+输出端出现直流失调电平时，M3与M1出现失配，应调节M3或M1的栅极电压，控制字CALG<3>控制第一选通开关S1与M1或M3电连接(图3中第一选通开关S1与M3电连接)，即将M1或M3与栅极电压校正电路1电连接，然后，控制字<2:0>控制三八译码器的各个输出管脚的输出值，进而控制各个开关晶体管的闭合与开启，进而控制栅极电压校正电路的偏置电压，即增大或者减小M1或M3的栅极电压，使得M1与M3之间出现新的失配进而抵消原本失配的影响，进而减弱二阶交调信号，二阶交调点IIP2提高，提高了混频器的线性度。
当Vout-输出端出现直流失调电平时，M2与M4出现失配，应调节M2或M4的栅极电压，控制字CALG<3>控制第一选通开关S1与M2或M4连接，即将M2或M4与栅极电压校正电路1电连接，然后，控制字<2:0>控制三八译码器13的各个输出管脚的输出值，进而控制各个开关晶体管的闭合与开启，进而控制栅极电压校正电路1的偏置电压，即增大或者减小M2或M4的栅极电压，使得M2与M4之间出现新的失配进而抵消原本失配的影响，进而减弱二阶交调信号，二阶交调点IIP2提高，提高了混频器的线性度。
该混频器中衬底电压校正电路2校正衬底电压的过程与栅极电压校正电路2校正栅极电压的过程类似，只是衬底电压校正电路2通过控制字CALB<3>控制第二选通开关S2与第一晶体管M1至第四晶体管M4中的一个电连接(图3中第二选通开关S2与M3电连接)，控制字<2:0>控制三八译码器的各个输出管脚的输出值，进而控制各个开关晶体管的闭合与开启，进而控制衬底电压校正电路的偏置电压，即增大或者减小与校正电路连接的晶体管的衬底电压(即基极电压)，使得M2与M4之间出现新的失配进而抵消原本失配的影响，进而减弱二阶交调信号，提高混频器的线性度。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
本申请的混频器包括电压校正电路，能够调整换向开关电路中的晶体管的栅极电压和/或衬底电压，抵消原有的失配，提高二阶交调点，进而提高混频器的线性度。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种混频器，其特征在于，包括第一混频电路和第二混频电路，输入所述第一混频电路的本振信号与输入所述第二混频电路的本振信号为正交信号，所述第一混频电路和/或所述第二混频电路包括：
换向开关电路，包括第一电流换向开关对与第二电流换向开关对，所述第一电流换向开关对包括第一晶体管与第三晶体管，所述第二电流换向开关对包括第二晶体管与第四晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管与所述第四晶体管为相同的晶体管，所述换向开关电路用于将输入所述混频器的射频信号转变为中频信号；
电压校正电路，与所述第一电流换向开关对的一个晶体管或所述第二电流换向开关对的一个晶体管电连接，所述电压校正电路用于调整与所述电压校正电路电连接的晶体管的栅极和/或衬底电压；以及
负载电路，与所述换向开关电路的输出端电连接。
2.根据权利要求1所述的混频器，其特征在于，所述电压校正电路包括栅极电压校正电路，所述栅极电压校正电路与所述第一电流换向开关对的一个晶体管的栅极或所述第二电流换向开关对的一个晶体管的栅极电连接，所述栅极电压校正电路用于调整与所述栅极电压校正电路电连接的晶体管的栅极电压。
3.根据权利要求2所述的混频器，其特征在于，所述电压校正电路包括：
衬底电压校正电路，与第一衬压晶体管的衬底或第二衬压晶体管的衬底电连接，所述第一衬压晶体管为所述第一电流换向开关对的一个晶体管，所述第二衬压晶体管为所述第二电流换向开关对的一个晶体管，所述衬底电压校正电路用于调整所述第一衬压晶体管或所述第二衬压晶体管的衬底电压。
4.根据权利要求3所述的混频器，其特征在于，所述第一衬压晶体管与所述第二衬压晶体管采用深N阱或双阱工艺形成。
5.根据权利要求3所述的混频器，其特征在于，所述栅极电压校正电路通过第一选通开关与所述第一电流换向开关对的一个晶体管的栅极或所述第二电流换向开关对的一个晶体管的栅极电连接；所述衬底电压校正电路通过第二选通开关与所述第一衬压晶体管的衬底或所述第二衬压晶体管电连接。
6.根据权利要求5所述的混频器，其特征在于，所述第一选通开关由控制字CALG<3>控制，所述第二选通开关由控制字CALB<3>控制。
7.根据权利要求3所述的混频器，其特征在于，所述栅极电压校正电路和/或所述衬底电压校正电路包括：
电阻单元，包括依次串联的九个电阻器，分别为第一电阻器、第二电阻器、第三电阻器、第四电阻器、第五电阻器、第六电阻器、第七电阻器、第八电阻器与第九电阻器，各个电阻器包括第一端与第二端，其中，所述第一电阻器的第一端与电源电连接，所述第九电阻器的第二端接地；
开关单元，包括八个开关晶体管，分别为第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管与第八开关晶体管；所述第一开关晶体管的源极与所述第一电阻器的第二端电连接，所述第二开关晶体管的源极与所述第二电阻器的第二端电连接，所述第三开关晶体管的源极与所述第三电阻器的第二端电连接，所述第四开关晶体管的源极与所述第四电阻器的第二端电连接，所述第五开关晶体管的源极与所述第五电阻器的第二端电连接，所述第六开关晶体管的源极与所述第六电阻器的第二端电连接，所述第七开关晶体管的源极与所述第七电阻器的第二端电连接，所述第八开关晶体管的源极与所述第八电阻器的第二端电连接，八个所述开关晶体管的漏极电连接形成校正输出端；以及
三八译码器，输出端与八个所述开关晶体管的栅极电连接，所述三八译码器用于控制八个开关晶体管的打开与闭合。
8.根据权利要求7所述的混频器，其特征在于，所述三八译码器的输入端与控制字CAL<2:0>电连接。
9.根据权利要求1所述的混频器，其特征在于，所述负载电路包括负载电路正端与负载电路负端，
所述第一晶体管的栅极与本振信号的正端电连接，所述第一晶体管的衬底接地，所述第一晶体管的漏极与所述负载电路正端电连接；
所述第三晶体管的漏极与所述负载电路负端电连接，所述第一晶体管的源极与所述第三晶体管的源极电连接并形成第一源极端，所述第一源极端与射频差分信号的正端电连接；
所述第四晶体管的漏极所述负载电路正端电连接，所述第三晶体管的栅极与所述第四晶体管的栅极电连接，形成栅极端，所述栅极端与所述本振信号的负端电连接；以及
所述第二晶体管的漏极与所述负载电路负端电连接，所述第二晶体管的衬底接地，所述第二晶体管的栅极与所述本振信号的正端电连接，所述第二晶体管的源极与所述第四晶体管的源极电连接形成第二源极端，所述第二源极端与射频差分信号的负端电连接。
10.根据权利要求9所述的混频器，其特征在于，所述第一混频电路和所述第二混频电路还包括：
第一电容，一端与所述第一源极端电连接，另一端与所述射频差分信号的正端电连接；以及
第二电容，一端与所述第二源极端电连接，另一端与所述射频差分信号的负端电连接，其中，所述第一电容与所述第二电容为相同的电容。
11.根据权利要求10所述的混频器，其特征在于，所述第一混频电路和所述第二混频电路还包括：
第三电容，一端与所述第一晶体管的栅极电连接，另一端与所述本振信号的正端电连接；
第四电容，一端与所述第二晶体管的栅极电连接，另一端与所述本振信号的正端电连接；
第五电容，一端与所述第三晶体管的栅极电连接，另一端与所述栅极端电连接；以及
第六电容，一端与所述第四晶体管的栅极电连接，另一端与所述栅极端电连接，其中，所述第三电容、所述第四电容、所述第五电容与所述第六电容为相同的电容。
12.根据权利要求1所述的混频器，其特征在于，
所述负载电路正端包括：
第七电容，一端与所述负载电路的正输出端电连接，另一端接地；
第一负载电阻器，一端与所述负载电路的正输出端电连接，另一端接地，
所述负载电路负端包括：
第八电容，一端与所述负载电路的负输出端电连接，另一端接地；
第二负载电阻器，一端与所述负载电路的负输出端电连接，另一端接地，其中，所述第七电容与所述第八电容相同，所述第一负载电阻器与所述第二负载电阻器相同。
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