CN107316863A - 瞬态电压抑制器及其制作方法 - Google Patents

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Abstract

本发明涉及一种瞬态电压抑制器及其制作方法。所述瞬态电压抑制器包括N型衬底、形成于所述N型衬底上的N型外延层、形成于所述N型外延层表面的P阱、形成于所述P阱上间隔设置的第一沟槽与第二沟槽、形成于所述第一沟槽与所述第二沟槽内的N型掺杂区域及N型多晶硅、形成于所述第一沟槽中的N型多晶硅上的第一输入电极、形成于所述第二沟槽中的N型多晶硅上的第二输入电极、及形成于所述第一沟槽与所述第二沟槽之间的P阱上的输出电极，所述P阱与第一沟槽中的N型掺杂区域及所述N型多晶硅构成第一齐纳二极管，所述P阱与第二沟槽中的N型掺杂区域及所述N型多晶硅构成第二齐纳二极管。

Description

瞬态电压抑制器及其制作方法
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。然而，如何提高器件性能及降低器件的制造成本是业界的重要课题。
【发明内容】
本发明提出了一种瞬态电压抑制器及其制造方法，提高了器件性能，降低了器件制造成本。
一种瞬态电压抑制器，其包括N型衬底、形成于所述N型衬底上的N型外延层、形成于所述N型外延层表面的P阱、形成于所述P阱上间隔设置的第一沟槽与第二沟槽、形成于所述第一沟槽与所述第二沟槽内的N型掺杂区域及N型多晶硅、形成于所述第一沟槽中的N型多晶硅上的第一输入电极、形成于所述第二沟槽中的N型多晶硅上的第二输入电极、及形成于所述第一沟槽与所述第二沟槽之间的P阱上的输出电极，所述P阱与第一沟槽中的N型掺杂区域及所述N型多晶硅构成第一齐纳二极管，所述P阱与第二沟槽中的N型掺杂区域及所述N型多晶硅构成第二齐纳二极管。
在一种实施方式中，所述N型掺杂区域均匀形成于所述第一沟槽与所述第二沟槽表面，所述第一沟槽中的所述N型掺杂区域夹于所述第一沟槽与其内的所述N型多晶硅之间，所述第二沟槽中的所述N型掺杂区域夹于所述第二沟槽与其内的所述N型多晶硅之间。
在一种实施方式中，所述第一沟槽与所述第二沟槽的尺寸相同。
在一种实施方式中，所述P阱远离所述N型衬底的顶面、所述N型掺杂区域远离所述N型衬底的顶面、及所述N型多晶硅远离所述N型衬底的顶面平齐。
在一种实施方式中，所述第一输入电极、所述第二输入电极及所述输出电极的厚度均相等。
一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层表面制备氧化层，对所述氧化层进行第一次光刻，干法刻蚀形成两个注入窗口；
在所述两个注入窗口对应的所述N型外延层进行至少三次不同能量的P型离子注入；
进行高温退火，所述两个注入窗口注入的P型离子扩散形成P阱；
使用所述氧化层作为掩膜，利用所述两个注入窗口进行干法刻蚀，形成位于所述P阱中的第一沟槽与第二沟槽，所述第一沟槽与所述第二沟槽的底部距所述P阱的底部具有预定距离；
进行N型热扩散，使得所述第一沟槽与所述第二沟槽表面形成N型掺杂区域；
去除所述氧化层；
在所述第一沟槽与所述第二沟槽中且所述N型掺杂区域表面形成N型多晶硅；及
在所述第一沟槽的N型多晶硅上形成第一输入电极，在所述第二沟槽的N型多晶硅上形成第二输入电极，在所述第一沟槽与所述第二沟槽之间的P阱上形成输出电极，
其中，所述P阱与第一沟槽中的N型掺杂区域及所述N型多晶硅构成第一齐纳二极管，所述P阱与第二沟槽中的N型掺杂区域及所述N型多晶硅构成第二齐纳二极管。
在一种实施方式中，所述三次P型离子注入的能量逐渐增大。
在一种实施方式中，所述去除所述氧化层的步骤包括进行湿法刻蚀去除所述氧化层。
在一种实施方式中，所述方法还包括：在所述N型外延层、所述P阱、所述N型掺杂区域上形成N型多晶硅层，进行干法刻蚀去除所述N型外延层、所述P阱、所述N型掺杂区域表面的部分N型多晶硅，所述第一沟槽与所述第二沟槽中的N型多晶硅保留从而形成所述N型多晶硅。
在一种实施方式中，所述方法还包括：在所述N型外延层、所述P阱、所述N型掺杂区域及所述N型多晶硅表面制备金属层，对所述金属层进行第二次光刻，干法或湿法刻蚀及快速热退火，形成所述第一输入电极、第二输入电极及输出电极。
相较于现有技术，本发明提出的瞬态电压抑制器及其制作方法中，只需要进行两次光刻即可制得所述瞬态电压抑制器，工艺简单，降低了制造成本，所述两只齐纳二极管的P阱通过三次以上不同能量的离子注入形成，掺杂浓度均匀，器件的击穿电压稳定性和一致性良好。所述两只齐纳二极管的N区可以通过沟槽刻蚀后扩散形成，增大了放电面积，提高了器件原始面积，降低了器件成本。所述方法形成的瞬态电压抑制器具有至少两路输入，方便应用过程中对多个电路同时保护，降低了器件的应用成本。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电压抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图12是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；N型衬底101；N型外延层102；P阱103；第一沟槽104；第二沟槽105；N型掺杂区域106；N型多晶硅107；第一输入电极108；第二输入电极109；输出电极110；第一齐纳二极管111；第二齐纳二极管112；氧化层113；注入窗口114；步骤S1～S8
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器，请参阅图1及图2，图1是本发明瞬态电压抑制器100的结构示意图，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述瞬态电压抑制器100包括N型衬底101、形成于所述N型衬底101上的N型外延层102、形成于所述N型外延层102表面的P阱103、形成于所述P阱103上间隔设置的第一沟槽104与第二沟槽105、形成于所述第一沟槽104与所述第二沟槽105内的N型掺杂区域106及N型多晶硅107、形成于所述第一沟槽104中的N型多晶硅107上的第一输入电极108、形成于所述第二沟槽105中的N型多晶硅107上的第二输入电极109、及形成于所述第一沟槽104与所述第二沟槽105之间的P阱103上的输出电极110，所述P阱103与所述第一沟槽104中的N型掺杂区域106及所述N型多晶硅107构成第一齐纳二极管111，所述P阱103与所述第二沟槽105中的N型掺杂区域106及所述N型多晶硅108构成第二齐纳二极管112。
具体地，所述N型掺杂区域106均匀形成于所述第一沟槽104与所述第二沟槽105表面，所述第一沟槽104中的所述N型掺杂区域106夹于所述第一沟槽104与其内的所述N型多晶硅107之间，所述第二沟槽105中的所述N型掺杂区域106夹于所述第二沟槽105与其内的所述N型多晶硅107之间。本实施方式中，所述第一沟槽104与所述第二沟槽105的底部距所述P阱103的底部具有预定距离，即所述第一沟槽104与所述第二沟槽105不能贯穿所述P阱103。所述第一沟槽104与所述第二沟槽105的尺寸基本相同，所述第一沟槽104与所述第二沟槽105中的N型掺杂区域106的厚度相等。所述P阱103远离所述N型衬底101的顶面、所述N型掺杂区域106远离所述N型衬底101的顶面、及所述N型多晶硅107远离所述N型衬底101的顶面平齐。所述第一输入电极108、所述第二输入电极109及所述输出电极110的厚度均相等。
请参阅图3-图12，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图12是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1～S8。
步骤S1，请参阅图4，提供N型衬底101，在所述N型衬底101上形成N型外延层102，在所述N型外延层102表面制备氧化层113，对所述氧化层113进行第一次光刻，干法刻蚀形成两个注入窗口114。具体地，在一种实施例中，所述N型衬底101为N型硅片，所述N型外延层102从所述N型衬底生长而成，所述氧化层111为二氧化硅层，所述步骤S1中，可以通过对所述N型外延层102表面热氧化制备所述二氧化硅层。
步骤S2，请参阅图5，在所述两个注入窗口114对应的所述N型外延层进102行至少三次不同能量的P型离子注入。所述步骤S2中，所述三次P型离子注入的能量依次增强。
步骤S3，请参阅图6，进行高温退火，所述两个注入窗口114注入的P型离子扩散形成P阱103。
步骤S4，请参阅图7，使用所述氧化层113作为掩膜，利用所述两个注入窗口114进行干法刻蚀，形成位于所述P阱103中的第一沟槽104与第二沟槽105，所述第一沟槽104与所述第二沟槽105的底部距所述P阱103的底部具有预定距离。
步骤S5，请参阅图8，在所述第一沟槽104及所述第二沟槽105进行N型热扩散，使得所述第一沟槽104与所述第二沟槽105表面形成N型掺杂区域106；
步骤S6，请参阅图9，去除所述氧化层113；具体地，所述步骤S3中，可以进行湿法腐蚀去除所述氧化层113。
步骤S7，请参阅图10及11，在所述第一沟槽104与所述第二沟槽105中且所述N型掺杂区域106表面形成N型多晶硅107。具体地，所述步骤S7中，请参阅图10，在所述N型外延层102、所述P阱103、所述N型掺杂区域106上形成N型多晶硅层；请参阅图11，进行干法刻蚀去除所述N型外延层102、所述P阱103、所述N型掺杂区域106表面的部分N型多晶硅，所述第一沟槽104与所述第二沟槽105中的N型多晶硅保留从而形成所述N型多晶硅107。
步骤S8，请参阅图11，在所述第一沟槽104的N型多晶硅107上形成第一输入电极108，在所述第二沟槽105的N型多晶硅107上形成第二输入电极109，在所述第一沟槽104与所述第二沟槽105之间的P阱103上形成输出电极110。具体地，所述步骤S8中：在所述N型外延层102、所述P阱103、所述N型掺杂区域106及所述N型多晶硅107表面制备金属层，对所述金属层进行第二次光刻，干法或湿法刻蚀及快速热退火，形成所述第一输入电极108、第二输入电极109及输出电极110。
相较于现有技术，本发明提出的瞬态电压抑制器100及其制作方法中，只需要进行两次光刻即可制得所述瞬态电压抑制器100，工艺简单，降低了制造成本，所述两只齐纳二极管111、112的P阱通过三次以上不同能量的离子注入形成，掺杂浓度均匀，器件的击穿电压稳定性和一致性良好。所述两只齐纳二极111、112管的N区可以通过沟槽刻蚀后扩散形成，增大了放电面积，提高了器件原始面积，降低了器件成本。所述方法形成的瞬态电压抑制器100具有至少两路输入，方便应用过程中对多个电路同时保护，降低了器件的应用成本。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (10)

1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括N型衬底、形成于所述N型衬底上的N型外延层、形成于所述N型外延层表面的P阱、形成于所述P阱上间隔设置的第一沟槽与第二沟槽、形成于所述第一沟槽与所述第二沟槽内的N型掺杂区域及N型多晶硅、形成于所述第一沟槽中的N型多晶硅上的第一输入电极、形成于所述第二沟槽中的N型多晶硅上的第二输入电极、及形成于所述第一沟槽与所述第二沟槽之间的P阱上的输出电极，所述P阱与第一沟槽中的N型掺杂区域及所述N型多晶硅构成第一齐纳二极管，所述P阱与第二沟槽中的N型掺杂区域及所述N型多晶硅构成第二齐纳二极管。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述N型掺杂区域均匀形成于所述第一沟槽与所述第二沟槽表面，所述第一沟槽中的所述N型掺杂区域夹于所述第一沟槽与其内的所述N型多晶硅之间，所述第二沟槽中的所述N型掺杂区域夹于所述第二沟槽与其内的所述N型多晶硅之间。
3.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一沟槽与所述第二沟槽的尺寸相同。
4.如权利要求1所述的瞬态电压抑制器，其特征在于：所述P阱远离所述N型衬底的顶面、所述N型掺杂区域远离所述N型衬底的顶面、及所述N型多晶硅远离所述N型衬底的顶面平齐。
5.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一输入电极、所述第二输入电极及所述输出电极的厚度均相等。
6.一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供N型衬底，在所述N型衬底上形成N型外延层，在所述N型外延层表面制备氧化层，对所述氧化层进行第一次光刻，干法刻蚀形成两个注入窗口；
在所述两个注入窗口对应的所述N型外延层进行至少三次不同能量的P型离子注入；
进行高温退火，所述两个注入窗口注入的P型离子扩散形成P阱；
使用所述氧化层作为掩膜，利用所述两个注入窗口进行干法刻蚀，形成位于所述P阱中的第一沟槽与第二沟槽，所述第一沟槽与所述第二沟槽的底部距所述P阱的底部具有预定距离；
进行N型热扩散，使得所述第一沟槽与所述第二沟槽表面形成N型掺杂区域；
去除所述氧化层；
在所述第一沟槽与所述第二沟槽中且所述N型掺杂区域表面形成N型多晶硅；及
在所述第一沟槽的N型多晶硅上形成第一输入电极，在所述第二沟槽的N型多晶硅上形成第二输入电极，在所述第一沟槽与所述第二沟槽之间的P阱上形成输出电极，
其中，所述P阱与第一沟槽中的N型掺杂区域及所述N型多晶硅构成第一齐纳二极管，所述P阱与第二沟槽中的N型掺杂区域及所述N型多晶硅构成第二齐纳二极管。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述三次P型离子注入的能量逐渐增大。
8.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述去除所述氧化层的步骤包括进行湿法刻蚀去除所述氧化层。
9.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述方法还包括：在所述N型外延层、所述P阱、所述N型掺杂区域上形成N型多晶硅层，进行干法刻蚀去除所述N型外延层、所述P阱、所述N型掺杂区域表面的部分N型多晶硅，所述第一沟槽与所述第二沟槽中的N型多晶硅保留从而形成所述N型多晶硅。
10.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述方法还包括：在所述N型外延层、所述P阱、所述N型掺杂区域及所述N型多晶硅表面制备金属层，对所述金属层进行第二次光刻，干法或湿法刻蚀及快速热退火，形成所述第一输入电极、第二输入电极及输出电极。
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