CN107305896A - 半导体器件的制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制备方法，先在一半导体衬底上通过交替沉积氧化层和氮化层而形成至少一层ONO叠层结构，然后对所述ONO叠层结构刻蚀而形成沟道通孔，而后在沟道通孔表面形成一层介质保护层，利用介质保护层来保护ONO叠层结构在后续湿法工艺中不变腐蚀，从而保证获得的沟道通孔的宽度及其侧壁表面的平整度，提高器件的性能和良率。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存存储器。3D NAND闪存存储器是一种基于平面NAND闪存的新型产品，这种产品的主要特色是垂直堆叠了多层数据存储单元，将平面结果转化为立体结构，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
业界目前典型的3D NAND存储器件，通常其排列在行方向上的存储器单元垂直于半导体衬底而堆叠，所以其结构包括基本上垂直于半导体衬底的垂直沟道，其具体制造方法包括以下：
请参考图1A，首先，在半导体衬底10上通过交替沉积介电常数不同的两个层而形成多层叠层结构11(例如氧化物111和氮化物112交替的多个ONO结构)，所述多层叠层结构11可以用于后续形成3D NAND存储器件存储器阵列中的各个存储器晶体管的电荷存储层；
然后，通过各向异性的干法刻蚀工艺对半导体衬底10上的多层叠层结构11刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于半导体衬底10表面的多个沟道通孔12，沟道通孔12底部直达半导体衬底10表面或者具有一定过刻蚀，各个沟道通孔12可以用于形成3D NAND存储器件存储器阵列中的各个存储器晶体管的管道栅极以及多晶硅栅；
接着，在各个沟道通孔12底部的半导体衬底10表面上形成一定厚度的外延硅层以填充在各个沟道通孔12中，所述外延硅层用作3D NAND存储器件存储器阵列中的各个存储器晶体管的管道栅极。通常在在沟道通孔12底部的半导体衬底10表面进行外延硅生长之前，需要采用稀释的HF酸等腐蚀液来湿法去除沟道通孔12底部的半导体衬底10表面上的自然氧化物。
由于在上述过程中，采用HF酸液等湿法清洗去除沟道通孔12底部暴露出的半导体衬底10上的自然氧化物的同时，沟道通孔12侧壁暴露出的叠层结构11中的氧化物111也会被部分腐蚀掉，这会引起沟道通孔的宽度变大，同时引起沟道通孔12侧壁表面不平整，进而影响后续沟道通孔12中填充物的填充效果，造成器件性能和良率下降。
因此，需要对目前的例如3D NAND等具有多层叠层结构的半导体器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，能够保证获得的沟道通孔的宽度及其侧壁表面的平整度，提高器件的性能和良率。
为解决上述问题，本发明提出一种半导体器件的制备方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上通过交替沉积氧化层和氮化层而形成至少一层ONO叠层结构；
对所述半导体衬底上的ONO叠层结构进行刻蚀，以形成沿半导体衬底横向分布且垂直于所述半导体衬底表面的多个沟道通孔；
在包含所述沟道通孔的整个半导体器件表面形成一层介质保护层；
刻蚀去除所述沟道通孔底部的介质保护层，以暴露出所述沟道通孔底部的所述半导体衬底表面，并保留所述沟道通孔侧壁的所述介质保护层；
对所述沟道通孔底部进行湿法清洗，以去除所述沟道通孔底部的所述半导体衬底表面的自然氧化物；以及
移除所述沟道通孔侧壁的所述介质保护层后，在各个所述沟道通孔底部的半导体衬底表面上形成一定厚度的外延导电层。
进一步的，对所述半导体衬底上的ONO叠层结构进行刻蚀之前，还对所述ONO叠层结构进行硅掺杂。
进一步的，在所述半导体衬底上形成所述ONO叠层结构之间，先在所述半导体衬底表面上形成一层刻蚀阻挡层。
进一步的，所述刻蚀阻挡层为氮化硅层或者氮氧化硅层。
进一步的，对所述半导体衬底上的ONO叠层结构进行刻蚀时，所述刻蚀直达所述半导体衬底表面或者具有一定过刻蚀。
进一步的，采用等离子体干法刻蚀工艺对所述半导体衬底上的ONO叠层结构进行刻蚀。
进一步的，所述等离子体干法刻蚀工艺中，采用氟烃气体、氮气以及氟氮气体生成刻蚀所需的等离子体；或者采用氢气、溴化氢气体和三氟化氮气体以及包含烃气体、氟烃气体和碳氟化合物气体中的至少任一种来生成刻蚀所需的等离子体。
进一步的，所述氟烃气体为CH2F2气体、CH3F气体或者CHF3气体；所述碳氟化合物气体为C4F6气体、C4F8气体或CF4气体。
进一步的，所述介质保护层为氮化硅层或氮氧化硅层，采用化学气相沉积工艺或者原子层沉积工艺形成，工艺温度为100℃～600℃，厚度为
进一步的，采用干法刻蚀工艺刻蚀去除所述沟道通孔底部的介质保护层。
进一步的，所述干法刻蚀工艺中的采用的工艺气体包括碳氟基气体、氧化性气体以及稀释性气体。
进一步的，所述碳氟基气体选自CHF3、CH2F2及CH3F中至少其一；所述氧化性气体选自CO、O2中至少其一；所述稀释性气体为Ar。
进一步的，用HF湿法腐蚀工艺去除所述沟道通孔底部中半导体衬底表面的自然氧化物。
进一步的，采用热磷酸湿法腐蚀工艺或者SiCoNi预清洗工艺湿法移除所述沟道通孔侧壁的所述介质保护层。
进一步的，采用化学气相沉积工艺在包含所述沟道通孔的整个器件表面形成一层外延导电层，并刻蚀去除多余的外延导电层，以保留填充在所述沟道通孔中的外延导电层。
进一步的，采用选择性外延生长工艺在各个所述沟道通孔底部的半导体衬底表面上形成一定厚度的外延导电层。
进一步的，所述外延导电层为纯硅层、锗硅层或碳硅层。
进一步的，所述半导体器件为3D NAND闪存器。
进一步的，所述外延导电层为所述3D NAND闪存器的管道栅极。
与现有技术相比，本发明的半导体器件的制备方法，在刻蚀一半导体衬底上的ONO叠层结构而形成沟道通孔之后，先在所述沟道通孔表面形成一层介质保护层，然后利用介质保护层与沟道通孔底部半导体衬底表面上的自然氧化物之间的高刻蚀选择比，来刻蚀暴露出沟道通孔底部的半导体衬底表面上的自然氧化物以及保护湿法清洗所述自然氧化物过程中的沟道通孔侧壁的氧化物，并进一步利用介质保护层与沟道通孔侧壁的氧化物之间的高刻蚀选择比，来保证沟道通孔侧壁上的介质保护层剥离后而获得的沟道通孔的最终宽度及其侧壁表面的平整度，从而提高器件的性能和良率。
附图说明
图1A至1B是现有技术中一种3D NAND存储器制造过程中的器件结构剖面示意图；
图2是本发明具体实施例的半导体器件的制备方法流程图；
图3A至图3E是本发明具体实施例的半导体器件的制备方法中的器件结构剖面示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提出一种半导体器件的制备方法，包括以下步骤：
S21，提供一半导体衬底，在所述半导体衬底上通过交替沉积氧化层和氮化层而形成至少一层ONO叠层结构；
S22，对所述半导体衬底上的ONO叠层结构进行刻蚀，以形成沿半导体衬底横向分布且垂直于所述半导体衬底表面的多个沟道通孔；
S23，在包含所述沟道通孔的整个半导体器件表面形成一层介质保护层；
S24，刻蚀去除所述沟道通孔底部的介质保护层，以暴露出所述沟道通孔底部的所述半导体衬底表面，并保留所述沟道通孔侧壁的所述介质保护层；
S25，对所述沟道通孔底部进行湿法清洗，以去除所述沟道通孔底部的所述半导体衬底表面的自然氧化物；
S26，移除所述沟道通孔侧壁的所述介质保护层后，在各个所述沟道通孔底部的半导体衬底表面上形成一定厚度的外延导电层。
请参考图3A，在步骤S21中提供的半导体衬底30可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底30还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底、化合物半导体衬底或合金半导体衬底，所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金半导体衬底包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合，所述SOI衬底包括设置在绝缘层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)，所述绝缘层保护设置在半导体层上的晶体管。通过化学气相沉积(ChemicalVaporDeposition，CVD)工艺在所述半导体衬底30上交替沉积氧化物(O)311、氮化物(N)312，从而形成至少一层氧化物(O)-氮化物(N)-氧化物(O)叠层结构31，即ONO叠层结构31，图3A中示出了在半导体衬底30上形成的三层ONO叠层结构31。本实施例中，为了后续刻蚀精度的监控，在半导体衬底30上形成ONO叠层结构31之前，先在半导体衬底30表面上形成一层刻蚀阻挡层310，所述刻蚀阻挡层310可以为氮化硅或者氮氧化硅，通过化学气相沉积工艺形成。
进一步的，为了提高后续最终获得的沟道通孔的性能，可以采用离子注入工艺或者原位掺杂工艺对所述ONO叠层结构31中的氮化物312进行Si掺杂，以提高其致密性，用于在后续刻蚀过程所述ONO叠层结构31中的氮化物312不被刻蚀损坏。
请参考图3B，在步骤S22中，首先，在ONO叠层结构31上形成一图案化掩膜层(未图示)，该图案化掩膜层可以是光刻胶或者氮化硅等，其定义出了各个待形成的沟道通孔的位置及尺寸；然后，以该图案化掩膜层为掩膜，采用等离子体干法刻蚀工艺对所述半导体衬底30上的ONO叠层结构31沿垂直于半导体衬底30的方向进行高深宽比(High Aspect Ratio Process，HARP)刻蚀，该刻蚀直达所述半导体衬底30表面或者具有一定过刻蚀，从而在ONO叠层结构31中形成沿半导体衬底30横向(即图3C中的字线WL方向)分布且垂直于所述半导体衬底30表面的多个沟道通孔32。其中，所述等离子体干法刻蚀工艺中，可以采用氟烃气体、氮气以及氟氮气体生成刻蚀所需的等离子体，还可以采用氢气、溴化氢气体和三氟化氮气体以及包含烃气体、氟烃气体和碳氟化合物气体中的至少任一种来生成刻蚀所需的等离子体，所述氟烃气体为CH2F2气体、CH3F气体或者CHF3气体，所述碳氟化合物气体为C4F6气体、C4F8气体或CF4气体。所述沟道通孔32的直径范围，即宽度为20nm～100nm。
请参考图3C，在步骤S23中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)或化学气相沉积(CVD)工艺在包含所述沟道通孔32的整个器件表面形成一层介质保护层33。所述介质保护层33与所述ONO叠层结构31中的氧化物311、氮化物312以及后续暴露出的沟道通孔32底部的半导体衬底30表面上形成的自然氧化物相比，均具有高刻蚀选择比。所述介质保护层33可以为氮化硅层或氮氧化硅层，沉积工艺温度为100℃～600℃，厚度为其致密性相比ONO叠层结构31中的氮化物312低。该介质保护层33用于在后续步骤S24的湿法清洗过程中对沟道通孔32侧壁进行保护。
请参考图3D，在步骤S24中，采用等离子体干法刻蚀工艺刻蚀沟道通孔32底部的介质保护层33，以暴露出沟道通孔32底部的半导体衬底30表面，沟道通孔32侧壁上还保留有介质保护层33以保护ONO叠层结构31。该等离子干法刻蚀工艺中的采用的工艺气体包括碳氟基气体、氧化性气体以及稀释性气体，所述碳氟基气体可以选自CHF3、CH2F2及CH3F中至少其一；所述氧化性气体可以选自CO、O2中至少其一；所述稀释性气体为Ar。
请继续参考图3D，在步骤S25中，采用HF湿法腐蚀工艺去除所述沟道通孔32底部暴露出的半导体衬底30表面的自然氧化物，该自然氧化物是在步骤S24之后由于暴露出的半导体衬底30表面的硅等半导体材料与所处氛围中的氧化学气体发生反应而形成。所述HF湿法腐蚀工艺采用的溶液包括稀氢氟酸(HF)，所述氢氟酸的质量浓度为0.1％～50％，所述稀氢氟酸的温度范围为5℃～80℃。本实施例中，所述HF湿法腐蚀工艺采用的溶液可以选用常规的BOE或者BHF等，所述BOE和BHF均是包含氟化铵(NH4F)和氢氟酸(HF)的含氟化合物溶液，BOE和BHF中氟化铵(NH4F)和氢氟酸(HF)的含量比不同，但具体含量比均可以根据半导体衬底表面30的自然氧化物程度进行选取。该步骤中，由于沟道通孔32侧壁中的氧化物311被介质保护层33保护，在HF湿法腐蚀液环境中，其腐蚀速度会远小于所述沟道通孔32底部的半导体衬底30表面的自然氧化物，因此在去除所述沟道通孔32底部的半导体衬底30表面的自然氧化物的过程中，所述沟道通孔32的侧壁不会受太大影响，平整度较高，且沟道通孔32的宽度(即直径)基本不变，从而可以达到器件制造要求。
请参考图3E，在步骤S26中，首先，采用热磷酸(HPO)湿法腐蚀工艺或者SiCoNi预清洗工艺湿法去除所述沟道通孔32侧壁剩余的所述介质保护层，其中由于所述介质保护层33的致密性比ONO叠层结构31中的氮化物312低，因此在热磷酸湿法腐蚀液环境中，所述介质保护层33相比ONO叠层结构31中的氧化物311和氮化物312均具有较高的刻蚀比，容易从沟道通孔32侧壁剥离，且不会对沟道通孔32侧壁造成侵蚀，从而保证了最终获得的沟道通孔32的侧壁表面平整度以及沟道通孔32的宽度(即直径)。在步骤S26中，接着可以采用化学气相沉积工艺在包含所述沟道通孔32的整个器件表面形成一层外延导电层34，然后刻蚀去除多余的外延导电层34，以仅保留填充在所述沟道通孔32中的外延导电层。所述化学气相沉积工艺中可以使用SiH4、DCS及Si2H6中的一种或多种作为硅源，来形成所述外延导电层34。在步骤S26中，还可以采用选择性外延生长工艺，直接在各个所述沟道通孔32底部的半导体衬底30表面上形成一定厚度的外延导电层34，所述选择性外延生长工艺中，可以在工艺温度为500℃～900℃条件下，使用SiH4(甲硅烷)、DCS(二氯二氢硅)及Si2H6(乙硅烷)中的一种或多种作为硅源，使用GeH4(锗烷)作为锗源，以及使用B2H6(乙硼烷)作为硼源，来形成锗硅层来作为所述外延导电层34。
本实施例制备的半导体器件可以是3D NAND闪存器，而步骤S26中形成的外延导电层34可以作为该3D NAND闪存器的管道栅极。
本实施例的半导体器件的制备方法，在刻蚀半导体衬底30上的ONO叠层结构31而形成沟道通孔32之后，先在沟道通孔32表面形成一层介质保护层33，从而保护了沟道通孔32侧壁的氧化物在湿法去除沟道通孔32底部半导体衬底30表面上的自然氧化物过程中不受腐蚀，由此最终保证了沟道通孔32宽度及其侧壁表面的平整度，从而大大提高器件的性能和良率。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (19)

1.一种半导体器件的制备方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上通过交替沉积氧化层和氮化层而形成至少一层ONO叠层结构；
对所述半导体衬底上的ONO叠层结构进行刻蚀，以形成沿半导体衬底横向分布且垂直于所述半导体衬底表面的多个沟道通孔；
在包含所述沟道通孔的整个半导体器件表面形成一层介质保护层；
刻蚀去除所述沟道通孔底部的介质保护层，以暴露出所述沟道通孔底部的所述半导体衬底表面，并保留所述沟道通孔侧壁的所述介质保护层；
对所述沟道通孔底部进行湿法清洗，以去除所述沟道通孔底部的所述半导体衬底表面的自然氧化物；以及
移除所述沟道通孔侧壁的所述介质保护层后，在各个所述沟道通孔底部的半导体衬底表面上形成一定厚度的外延导电层。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，对所述半导体衬底上的ONO叠层结构进行刻蚀之前，还对所述ONO叠层结构进行硅掺杂。
3.如权利要求1所述的半导体器件的制备方法，其特征在于，在所述半导体衬底上形成所述ONO叠层结构之前，先在所述半导体衬底表面上形成一层刻蚀阻挡层。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，所述刻蚀阻挡层为氮化硅层或者氮氧化硅层。
5.如权利要求1至4中任一项所述的半导体器件的制备方法，其特征在于，对所述半导体衬底上的ONO叠层结构进行刻蚀时，所述刻蚀直达所述半导体衬底表面或者具有一定过刻蚀。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，采用等离子体干法刻蚀工艺对所述半导体衬底上的ONO叠层结构进行刻蚀。
7.如权利要求6所述的半导体器件的制备方法，其特征在于，所述等离子体干法刻蚀工艺中，采用氟烃气体、氮气以及氟氮气体生成刻蚀所需的等离子体；或者采用氢气、溴化氢气体和三氟化氮气体以及包含烃气体、氟烃气体和碳氟化合物气体中的至少任一种来生成刻蚀所需的等离子体。
8.如权利要求7所述的半导体器件的制备方法，其特征在于，所述氟烃气体为CH2F2气体、CH3F气体或者CHF3气体；所述碳氟化合物气体为C4F6气体、C4F8气体或CF4气体。
9.如权利要求1所述的半导体器件的制备方法，其特征在于，所述介质保护层为氮化硅层或氮氧化硅层，采用化学气相沉积工艺或者原子层沉积工艺形成，工艺温度为100℃～600℃，厚度为
10.如权利要求1所述的半导体器件的制备方法，其特征在于，采用干法刻蚀工艺刻蚀去除所述沟道通孔底部的介质保护层。
11.如权利要求10所述的半导体器件的制备方法，其特征在于，所述干法刻蚀工艺中的采用的工艺气体包括碳氟基气体、氧化性气体以及稀释性气体。
12.如权利要求11所述的半导体器件的制备方法，其特征在于，所述碳氟基气体选自CHF3、CH2F2及CH3F中至少其一；所述氧化性气体选自CO、O2中至少其一；所述稀释性气体为Ar。
13.如权利要求1所述的半导体器件的制备方法，其特征在于，用HF湿法腐蚀工艺去除所述沟道通孔底部中半导体衬底表面的自然氧化物。
14.如权利要求1所述的半导体器件的制备方法，其特征在于，采用热磷酸湿法腐蚀工艺或者SiCoNi预清洗工艺湿法移除所述沟道通孔侧壁的所述介质保护层。
15.如权利要求1所述的半导体器件的制备方法，其特征在于，采用化学气相沉积工艺在包含所述沟道通孔的整个器件表面形成一层外延导电层，并刻蚀去除多余的外延导电层，以保留填充在所述沟道通孔中的外延导电层。
16.如权利要求1所述的半导体器件的制备方法，其特征在于，采用选择性外延生长工艺在各个所述沟道通孔底部的半导体衬底表面上形成一定厚度的外延导电层。
17.如权利要求1所述的半导体器件的制备方法，其特征在于，所述外延导电层为纯硅层、锗硅层或碳硅层。
18.如权利要求1所述的半导体器件的制备方法，其特征在于，所述半导体器件为3D NAND闪存器。
19.如权利要求18所述的半导体器件的制备方法，其特征在于，所述外延导电层为所述3D NAND闪存器的管道栅极。
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