CN107302006A - 存储器结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种存储器结构及其制造方法。存储器结构包括一底氧化层、一第一导体层、一第一绝缘凹槽、多个绝缘层、多个第二导体层、一第二绝缘凹槽、一通道层以及一存储层。第一导体层位于底氧化层上。第一绝缘凹槽穿过第一导体层且位于底氧化层上，且第一绝缘凹槽具有一第一宽度。绝缘层位于第一导体层上。第二导体层与绝缘层交错叠层，且第二导体层和第一导体层电性隔离。第二绝缘凹槽穿过绝缘层和第二导体层且位于第一绝缘凹槽上，第二绝缘凹槽具有一第二宽度，且第二宽度大于第一宽度。通道层位于第二绝缘凹槽的至少一侧壁上。存储层位于通道层与第二导体层之间。
Description
技术领域
本发明是有关于一种存储器结构及其制造方法，且特别是有关于一种三维存储器结构及其制造方法。
背景技术
非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。
制作具有垂直通道的非易失性存储器元件，例如垂直通道NAND闪存的方法，一般是先以多个绝缘层和多晶硅层交错叠层在半导体基材上形成多层叠层结构，再于多层叠层结构中形成贯穿开口，将基材暴露于外；并依序在贯穿开口的侧壁上毯覆存储层，例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层以及多晶硅通道层，藉以在存储层、通道层以及多晶硅层上定义出多个存储单元。
然而，随着存储器元件的应用的增加，对于存储器元件的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，系需要制造高元件密度及具有小尺寸的存储装置，也因此工艺的难度系提升。
因此，有需要提供一种垂直通道闪存元件及其制造方法，来解决已知技术所面临的问题。
发明内容
本发明系有关于一种存储器结构及其制造方法。实施例中，存储器结构中，以两次刻蚀工艺分别制作两个凹槽，因此可以较容易控制整体凹槽的深度，且第二绝缘凹槽的宽度大于第一绝缘凹槽的宽度，因此第二绝缘凹槽的刻蚀工艺可以轻易地对齐第一绝缘凹槽的位置。
根据本发明的一实施例，系提出一种存储器结构。存储器结构包括一底氧化层、一第一导体层、一第一绝缘凹槽、多个绝缘层、多个第二导体层、一第二绝缘凹槽、一通道层以及一存储层。第一导体层位于底氧化层上。第一绝缘凹槽穿过第一导体层且位于底氧化层上，且第一绝缘凹槽具有一第一宽度。绝缘层位于第一导体层上。第二导体层与绝缘层交错叠层，且第二导体层和第一导体层电性隔离。第二绝缘凹槽穿过绝缘层和第二导体层且位于第一绝缘凹槽上，第二绝缘凹槽具有一第二宽度，且第二宽度大于第一宽度。通道层位于第二绝缘凹槽的至少一侧壁上。存储层位于通道层与第二导体层之间。
根据本发明的另一实施例，系提出一种存储器结构的制造方法。存储器结构的制造方法包括以下步骤：形成一底氧化层；形成一第一导体层于底氧化层上；形成一第一绝缘凹槽，第一绝缘凹槽穿过第一导体层且位于底氧化层上，第一绝缘凹槽具有一第一宽度；形成多个绝缘层于第一导体层上；形成多个第二导体层，第二导体层与绝缘层交错叠层，且和第一导体层电性隔离；形成一第二绝缘凹槽，第二绝缘凹槽穿过绝缘层和第二导体层且位于第一绝缘凹槽上，第二绝缘凹槽具有一第二宽度，第二宽度大于第一宽度；形成一通道层于第二绝缘凹槽的至少一侧壁上；以及形成一存储层于通道层与第二导体层之间。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示本发明的一实施例的存储器结构的示意图。
图2绘示本发明的另一实施例的存储器结构的示意图。
图3绘示本发明的又一实施例的存储器结构的示意图。
图4绘示本发明的再一实施例的存储器结构的示意图。
图5绘示本发明的更一实施例的存储器结构的示意图。
图6绘示本发明的又更一实施例的存储器结构的示意图。
图7A～图7F绘示依照本发明的一实施例的一种存储器结构的制造方法示意图。
图8A～图8H绘示依照本发明的另一实施例的一种存储器结构的制造方法示意图。
图9A～图9B绘示依照本发明的又一实施例的一种存储器结构的制造方法示意图。
图10A～图10K绘示依照本发明的再一实施例的一种存储器结构的制造方法示意图。
图11A～图11K-1绘示依照本发明的更一实施例的一种存储器结构的制造方法示意图。
图12A～图12B-1绘示依照本发明的又更一实施例的一种存储器结构的制造方法示意图。
【符号说明】
10、20、30、40、50、50A、60、1100、120：存储器结构
100：底氧化层
100A：基板
200：第一导体层
200A、400：绝缘层
210、220：导体部分
300：第一绝缘凹槽
300A、900A：凹槽
500：第二导体层
500A：牺牲层
600：第二绝缘凹槽
700：通道层
700a：U型区
700h：水平延伸段
700v：垂直延伸段
700s、910s、920s：侧面
800：存储层
900：顶氧化层
910、940、970：硬掩模层
910a：延伸段
920：低温氧化物层
930：有机介电层
950：贯穿开口
960：图案化掩模层
960a：开口
L1、L2：延伸长度
T1：厚度
W1：第一宽度
W2：第二宽度
W3：宽度
11B-11B’、11C-11C’、11F-11F’、11I-11I’、11K-11K’：剖面线
具体实施方式
在本发明的实施例中，系提出一种存储器结构及其制造方法。实施例中，存储器结构中，以两次刻蚀工艺分别制作两个凹槽，因此可以较容易控制整体凹槽的深度，且第二绝缘凹槽的宽度大于第一绝缘凹槽的宽度，因此第二绝缘凹槽的刻蚀工艺可以轻易地对齐第一绝缘凹槽的位置。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式系省略部份要的元件，以清楚显示本发明的技术特点。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
请参照图1，其绘示本发明的一实施例的存储器结构的示意图。如图1所示，存储器结构10包括一底氧化层100、一第一导体层200、一第一绝缘凹槽300、多个绝缘层400、多个第二导体层500、一第二绝缘凹槽600、一通道层700以及一存储层800。
如图1所示，第一导体层200位于底氧化层100上。第一绝缘凹槽300穿过第一导体层200且位于底氧化层100上，且第一绝缘凹槽300具有一第一宽度W1。绝缘层400位于第一导体层200上。第二导体层500与绝缘层400交错叠层，且第二导体层500和第一导体层200电性隔离。第二绝缘凹槽600穿过绝缘层400和第二导体层500且位于第一绝缘凹槽300上，第二绝缘凹槽600具有一第二宽度W2，且第二宽度W2大于第一宽度W1。通道层700位于第二绝缘凹槽600的至少一侧壁上。存储层800位于通道层700与第二导体层500之间。
根据本发明的实施例，存储器结构10可以作为三维垂直通道NAND闪存元件的主要结构，其中第一导体层200例如是反转栅极(inversion gate)，第二导体层500例如是字线。
根据本发明的实施例，以两次刻蚀工艺分别制作两个凹槽300/600，因此可以较容易控制整体凹槽的深度；且第二绝缘凹槽600的第二宽度W2大于第一绝缘凹槽300的第一宽度W1，因此第二绝缘凹槽600的刻蚀工艺可以轻易地对齐第一绝缘凹槽300的位置。
更进一步而言，如图1所示，根据本发明的实施例，通道层700位于第二绝缘凹槽600的侧壁和底面上，形成U型区700a于第一导体层200中，因而即使是通道层700的U型区700a都可以靠近第一导体层200，因此通道层700的相当大的范围都可以受到栅极(经由第一导体层200)的控制，而可以有效减小通道层不受栅极控制的区域，进而减少通道层不受到栅极控制的区域的较大阻值及较小电流对于存储装置的操作性能的不良影响。
再者，如图1所示，根据本发明的实施例，通道层700位于存储层800上，换言之，通道层700并非埋置于存储层800中、被其他膜层所覆盖、或埋置于一些管线中，因而可以较容易对通道层700进行各种处理，例如可以较容易地对通道层700进行热处理，使其晶粒尺寸增大、晶界减少以及提高电流。
如图1所示，实施例中，存储器结构10更可包括一顶氧化层900，顶氧化层900位于绝缘层400和第二导体层500上。
如图1所示的实施例中，第一绝缘凹槽300和第二绝缘凹槽600内填充氧化物，而顶氧化层900覆盖通道层700和第二绝缘凹槽600的上方。
实施例中，如图1所示，第一导体层200具有一厚度T1，厚度T1例如是1500～4000埃。详细而言，根据本发明的实施例，第一导体层200具有相对较大的厚度T1，因此以两次刻蚀工艺分别制作两个凹槽300/600可以令两个凹槽300/600的连接处位于第一导体层200中，可以较容易控制整体凹槽的深度，也因此有利于工艺中的第二导体层500(字线)的图案化。
实施例中，如图1所示，第一绝缘凹槽300的第一宽度W1例如是10～30纳米，第二绝缘凹槽600的第二宽度W2例如是50～150纳米。
实施例中，第一导体层200和第二导体层500可分别包括多晶硅、钨或两者的组合。
请参照图2，其绘示本发明的另一实施例的存储器结构的示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图2所示，存储器结构20中，通道层700具有一垂直延伸段700v和一水平延伸段700h，垂直延伸段700v和水平延伸段700h系相连接，且水平延伸段700h位于第二导体层500之上。
如图2所示，实施例中，存储器结构20更可包括一硬掩模层910，硬掩模层910位于通道层700上。硬掩模层910具有一延伸段910a，延伸段910a位于通道层700的水平延伸段700h上，且硬掩模层910的延伸段910a的延伸长度L1大于通道层700的水平延伸段700h的延伸长度L2。实施例中，通道层700的水平延伸段700h用于电性连接至存储装置的位线。
请参照图3，其绘示本发明的又一实施例的存储器结构的示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图3所示，实施例中，存储器结构30更可包括一低温氧化物层(low-temperature oxide)920。低温氧化物层920位于硬掩模层910上，且低温氧化物层920完全覆盖硬掩模层910的延伸段910a。
如图3所示，实施例中，低温氧化物层920的上部具有突出外缘，突出外缘的侧面920s超过延伸段910a的侧面910s，延伸段910a的侧面910s超过水平延伸段700h的侧面700s。
请参照图4，其绘示本发明的再一实施例的存储器结构的示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图4所示，实施例中，存储器结构40更包括一贯穿开口950。贯穿开口950穿过绝缘层400、第二导体层500和第一导体层200，且贯穿开口950位于底氧化层100上。
请参照图5，其绘示本发明的更一实施例的存储器结构的示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图5所示，实施例中，存储器结构50的第一导体层200可包括两个导体部分210和220，导体部分210和导体部分220例如可由不同材料所制作。举例而言，邻接第一绝缘凹槽300的导体部分210由多晶硅所制作，而邻接贯穿开口950的导体部分220由钨所制作。
如图5所示，导体部分210基本上位于第二绝缘凹槽600和底氧化层100之间，而导体部分220基本上位于绝缘层400和底氧化层100之间。
请参照图6，其绘示本发明的又更一实施例的存储器结构的示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图6所示，实施例中，存储器结构60的第一导体层200可包括两个导体部分210和220，邻接第一绝缘凹槽300的导体部分210由多晶硅所制作，而邻接贯穿开口950的导体部分220由钨所制作。
如图6所示，由多晶硅所制作的导体部分210所占有的体积大于由钨所制作的导体部分220所占有的体积。
图7A～图7F绘示依照本发明的一实施例的一种存储器结构的制造方法示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图7A所示，形成底氧化层100，以及形成第一导体层200于底氧化层100上。实施例中，第一导体层200例如是多晶硅层，其厚度T1例如是1500～4000埃。第一导体层200在存储装置中可作为栅极。
如图7B所示，形成第一绝缘凹槽300。第一绝缘凹槽300穿过第一导体层200且位于底氧化层100上，第一绝缘凹槽300具有第一宽度W1，第一宽度W1例如是10～30纳米。实施例中，例如是刻蚀第一导体层200并停止于底氧化层100上以形成第一绝缘凹槽300，此刻蚀工艺对于底氧化层100和第一导体层200具有高选择比。
如图7C所示，填充绝缘材料于第一绝缘凹槽300中。实施例中，例如是先沉积氧化物于第一绝缘凹槽300中，接着以例如化学机械研磨方式平坦化氧化物的表面至第一导体层200的上表面。
如图7D所示，形成多个绝缘层400于第一导体层200上，以及形成多个第二导体层500，第二导体层500与绝缘层400交错叠层，且第二导体层500和第一导体层200彼此电性隔离。实施例中，绝缘层400例如是氧化物层，第二导体层500例如是多晶硅层，或者是掺杂多晶硅层，在存储装置中可作为字线。
如图7E所示，形成第二绝缘凹槽600，第二绝缘凹槽600穿过绝缘层400和第二导体层500且位于第一绝缘凹槽300上。第二绝缘凹槽600的第二宽度W2大于第一绝缘凹槽300的第一宽度W1。实施例中，第二绝缘凹槽600的第二宽度W2例如是50～150纳米。
实施例中，例如是刻蚀绝缘层400、第二导体层500以及部分的第一导体层200和部分的第一绝缘凹槽300的绝缘材料，而停止于第一导体层200之中，以形成第二绝缘凹槽600于第一绝缘凹槽300上。第一导体层200的相对较大的厚度T1有利于此刻蚀工艺的刻蚀深度的控制。
根据本发明的实施例，以两次刻蚀工艺制作两个凹槽300/600，两个凹槽300/600的连接处位于第一导体层200中，因此较容易控制整体凹槽的深度；且第二绝缘凹槽600的第二宽度W2大于第一绝缘凹槽300的第一宽度W1，因此第二绝缘凹槽600的刻蚀工艺可以轻易地对齐第一绝缘凹槽300的位置。
如图7F所示，形成通道层700于第二绝缘凹槽600的至少一侧壁上，以及形成存储层800于通道层700与第二导体层500之间。实施例中，通道层700例如是多晶硅层或者是锗(Ge)/硅化锗(SiGe)/锗铟锡氧化物(GIZO)层，存储层800例如可具有氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构的复合层(但不以此为限)。
如图7F所示，通道层700更可形成于第二绝缘凹槽600的底面上。如此一来，通道层700的大部分区域皆靠近第一导体层200或第二导体层500，而可以避免通道层700不受栅极和/或字线控制的区域之较大阻值及较小电流对于存储装置的操作性能的不良影响。
接着，请参照图1，形成顶氧化层900于绝缘层400和第二导体层500上。至此，形成如图1所示的存储器结构10。
请同时参照图7A～图7F和图8A～图8H，其绘示依照本发明的另一实施例的一种存储器结构的制造方法示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
进行如图7A～图7F的步骤之后，接着，如图8A所示，形成硬掩模层910于通道层700上。实施例中，硬掩模层910例如是氮化硅层或氧化硅层。此阶段的硬掩模层910可以用来保护通道层700。
如图8B所示，形成有机介电层930于硬掩模层910且填充第二绝缘凹槽600，以及形成另一个硬掩模层940于有机介电层930上。实施例中，如图8B所示，有机介电层930具有一平坦的上表面，而硬掩模层940形成于有机介电层930的平坦上表面上。
实施例中，有机介电层930例如包括有机介电材料或Topaz材料(应用材料公司(Applied Materials)所开发)，硬掩模层940例如包括含硅硬掩模底部抗反射涂层(silicon-containing hard-mask bottom anti-reflection coating，SHB)、低温氧化物层(low-temperature oxide，LTO)、或DARC层(应用材料公司所开发)。
如图8C所示，设置一图案化掩模层960于硬掩模层940上，以进行后续的图案化工艺。图案化掩模层960具有至少一开口960a，开口960a对应预定的第二绝缘凹槽600。如图8C所示，实施例中，此结构同时也可具有另一个第二绝缘凹槽600，而开口960a仅对应预定的第二绝缘凹槽600，另一个第二绝缘凹槽600完全被图案化掩模层960所覆盖。
如图8D所示，根据图案化掩模层960刻蚀移除部分的有机介电层930和硬掩模层940，暴露出第二绝缘凹槽600内的硬掩模层910和其下的通道层700，同时一并刻蚀移除图案化掩模层960。由于有机介电层930的材料相对于硬掩模层910、通道层700、绝缘层400和第二导体层500具有高刻蚀选择比，因此刻蚀移除有机介电层930所留下的硬掩模层910和其下的通道层700保有完整的结构，并未受到刻蚀工艺的破坏。
如图8E所示，形成低温氧化物层920于有机介电层930和硬掩模层940上，并填充于第二绝缘凹槽600内。实施例中，例如是以原子层沉积法(ALD)形成低温氧化物层920。低温氧化物层920可以保护硬掩模层910和通道层700不受后续的等向性刻蚀(iso-tropical etching)工艺的破坏。
如图8F所示，刻蚀移除部分的低温氧化物层920及硬掩模层940，暴露出有机介电层930。
如图8G所示，刻蚀移除有机介电层930，且保留低温氧化物层920、硬掩模层910和通道层700。举例而言，如图8G所示，实施例中，位于另一个第二绝缘凹槽600内的有机介电层930在此步骤中被刻蚀移除。
接着，如图8H所示，以等向性刻蚀(iso-tropical etching)工艺刻蚀移除部分的硬掩模层910和部分的通道层700，而形成低温氧化物层920的上部之突出外缘的侧面920s超过硬掩模层910的延伸段910a的侧面910s，延伸段910a的侧面910s超过通道层700的水平延伸段700h的侧面700s。
实施例中，等向性刻蚀工艺例如包括采用热磷酸(H3PO4)刻蚀液或以化学干法刻蚀(chemical dry etch，CDE)工艺刻蚀硬掩模层910，以及采用氨水(NH4OH)或氢氧化四甲基铵(TMAH)刻蚀液、或以化学干法刻蚀(CDE)工艺刻蚀通道层700。
接着，请参照图3，形成顶氧化层900于绝缘层400、第二导体层500和低温氧化物层920上。至此，形成如图3所示的存储器结构30。
根据本发明的实施例的制造方法，可以形成水平延伸段700h用以电性连接至存储装置的位线，同时不刻蚀存储层800。如此一来，可保有存储层800的完整，可以维持存储层800的电场分布均匀性，降低电场分布不均匀可能产生的边缘效应(edge effect)，而可以有效维持并提升存储装置的编程/擦除的操作效能和操作速度。
请同时参照图7A～图7F和图9A～图9B，其绘示依照本发明的又一实施例的一种存储器结构的制造方法示意图。
进行如图7A～图7F的步骤之后，接着，如图9A所示，形成硬掩模层910于通道层700上。实施例中，硬掩模层910例如是氮化硅层。此阶段的硬掩模层910可以用来保护通道层700。
接着，如图9B所示，以等向性刻蚀工艺刻蚀移除部分的硬掩模层910和部分的通道层700，而形成硬掩模层910的延伸段910a的侧面910s超过通道层700的水平延伸段700h的侧面700s。实施例中，例如可以先形成如图8H所示的包括低温氧化物层920的结构，再以稀释氢氟酸(dilutedhydrofluoric acid，DHF)移除低温氧化物层920。
实施例中，等向性刻蚀工艺例如包括采用热磷酸(H3PO4)刻蚀液或以化学干法刻蚀(chemical dry etch)工艺刻蚀硬掩模层910，以及采用氨水(NH4OH)或氢氧化四甲基铵(TMAH)刻蚀液、或以化学干法刻蚀(chemicaldry etch)工艺刻蚀通道层700。
接着，请参照图2，形成顶氧化层900于绝缘层400和第二导体层500上。至此，形成如图2所示的存储器结构20。
图10A～图10K绘示依照本发明的再一实施例的一种存储器结构的制造方法示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图10A所示，形成底氧化层100，以及形成一绝缘层200A于底氧化层100上。实施例中，绝缘层200A例如是氮化硅层，其厚度T1例如是1500～4000埃。
如图10B所示，形成凹槽300A。凹槽300A穿过绝缘层200A且位于底氧化层100上，凹槽300A具有宽度W3例如是70～150纳米。实施例中，例如是刻蚀绝缘层200A并停止于底氧化层100上以形成凹槽300A。
如图10C所示，形成导体部分210于凹槽300A的侧壁上，并定义出第一绝缘凹槽300。实施例中，例如是以导体材料填充凹槽300A，接着刻蚀凹槽300A的导体材料以形成第一绝缘凹槽300及导体部分210，第一绝缘凹槽300具有第一宽度W1为10～30纳米。实施例中，导体材料例如是多晶硅。
如图10D所示，填入绝缘材料于第一绝缘凹槽300中。
如图10E所示，形成多个绝缘层400于第一绝缘凹槽300、导体部分210及绝缘层200A上，以及形成多个牺牲层500A，牺牲层500A与绝缘层400交错叠层。实施例中，绝缘层400例如是氧化硅层，牺牲层500A例如是氮化硅层。
如图10F所示，形成第二绝缘凹槽600，第二绝缘凹槽600穿过绝缘层400和牺牲层500A且位于第一绝缘凹槽300上。第二绝缘凹槽600的第二宽度W2大于第一绝缘凹槽300的第一宽度W1。实施例中，第二绝缘凹槽600的第二宽度W2例如是50～150纳米。
如图10G所示，形成通道层700于第二绝缘凹槽600的至少一侧壁上，以及形成存储层800于通道层700与牺牲层500A之间。
如图10H所示，形成顶氧化层900于绝缘层400和牺牲层500A上。
如图10I所示，形成贯穿开口950。贯穿开口950穿过顶氧化层900、通道层700、存储层800、绝缘层400、牺牲层500A和绝缘层200A，且位于底氧化层100上。
如图10J所示，移除牺牲层500A和绝缘层200A。实施例中，例如经由贯穿开口950导入刻蚀液以将牺牲层500A和绝缘层200A刻蚀移除。
如图10K所示，形成导体部分220和第二导体层500。实施例中，例如经由贯穿开口950导入导体材料填充牺牲层500A和绝缘层200A刻蚀留下的空间，接着再经由贯穿开口950导入刻蚀液将贯穿开口950的导体材料刻蚀分开。至此，形成如图10K所示的存储器结构50A。
另一实施例中，请同时参照图5、图8A～图8H和图10A～图10K，在进行如图10G所示的步骤之后，进行如图8A～图8H所示的步骤以形成如图5所示的低温氧化物层920、硬掩模层910的延伸段910a和通道层700的水平延伸段700h之结构，接着再进行图10H～图10K所示的步骤，最后涂布氧化物材料于顶氧化层900上和贯穿开口950中，则形成如图5所示的存储器结构50。
如图4所示的存储器结构40的制造方法与如图5所示的存储器结构50的制造方法的差异在于如图10B～图10C所示的步骤，其中不形成凹槽300A和导体部分210，而是直接在绝缘层200A中形成具有第一宽度W1为10～30纳米的第一绝缘凹槽300，之后的制造步骤则类似如图10D～图10K所示的步骤。
如图6所示的存储器结构60的制造方法与如图5所示的存储器结构50的制造方法的差异在于如图10B～图10C所示的步骤，其中调整凹槽300A的宽度W3，使宽度W3大于第二绝缘凹槽600预定的第二宽度W2，之后的制造步骤则类似如图10D～图10K所示的步骤。
图11A～图11K-1绘示依照本发明的更一实施例的一种存储器结构的制造方法示意图。本实施例中与前述实施例相同或相似之元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图11A所示，形成底氧化层100于基板100A上，以及形成第一导体层200于底氧化层100上。然后，形成多个绝缘层400于第一导体层200上，以及形成多个第二导体层500，第二导体层500与绝缘层400交错叠层，且第二导体层500和第一导体层200电性隔离。接着，形成硬掩模层970于第二导体层500上。
如图11B～图11B-1所示，其中图11B-1绘示沿图11B的剖面线11B-11B’的剖面示意图，形成凹槽900A，凹槽900A穿过绝缘层400、第二导体层500、第一导体层200及底氧化层100且位于基板100A上。
如图11C～图11C-1所示，其中图11C-1绘示沿图11C的剖面线11C-11C’的剖面示意图，形成通道层700于凹槽900A的至少一侧壁上，以及形成存储层800于通道层700与第二导体层500之间。实施例中，通道层700例如是多晶硅层，存储层800例如可具有氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构的复合层(但不以此为限)。接着，形成硬掩模层910于通道层700上。
如图11D所示，形成有机介电层930于硬掩模层910且填充凹槽900A，以及形成另一个硬掩模层940于有机介电层930上。
如图11E所示，设置一图案化掩模层960于硬掩模层940上，以进行后续的图案化工艺。图案化掩模层960具有至少一开口960a，开口960a对应预定的凹槽900A。
如图11F～图11F-1所示，其中第11F-1图绘示沿图11F的剖面线11F-11F’的剖面示意图，根据图案化掩模层960刻蚀移除部分的有机介电层930和硬掩模层940，暴露出预定的凹槽900A内的硬掩模层910和其下的通道层700。由于有机介电层930的材料相对于硬掩模层910和其下的通道层700具有高选择比，因此移除有机介电层930所留下的硬掩模层910和其下的通道层700保有完整的结构，并未受到刻蚀工艺的破坏。
如图11G所示，形成低温氧化物层920于有机介电层930和硬掩模层940上，并填充于凹槽900A内。
如图11H所示，刻蚀移除部分的低温氧化物层920及硬掩模层940，暴露出有机介电层930。
如图11I～图11I-1所示，其中图11I-1绘示沿图11I的剖面线11I-11I’的剖面示意图，刻蚀移除有机介电层930，且保留低温氧化物层920、硬掩模层910和通道层700。举例而言，如图11I-1所示，实施例中，位于另一个凹槽900A内的有机介电层930在此步骤中被刻蚀移除。
如图11J所示，以等向性刻蚀(iso-tropical etching)工艺刻蚀移除部分的硬掩模层910和部分的通道层700，而形成低温氧化物层920的上部之突出外缘的侧面920s超过硬掩模层910的延伸段910a的侧面910s，延伸段910a的侧面910s超过通道层700的水平延伸段700h的侧面700s。
接着，如图11K～图11K-1所示，其中图11K-1绘示沿图11K的剖面线11K-11K’的剖面示意图，形成顶氧化层900于绝缘层400、第二导体层500、存储层800和低温氧化物层920上。至此，形成如图11K～图11K-1所示的存储器结构1100。
图12A～图12B-1绘示依照本发明的又更一实施例的一种存储器结构的制造方法示意图。本实施例中与前述实施例相同或相似的元件系沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
进行如图11A～图11F-1所示的步骤之后，进行如图9A～图9B所示的步骤，形成如图12A所示的结构，其中硬掩模层910的延伸段910a的侧面910s超过通道层700的水平延伸段700h的侧面700s。
接着，如图12B～图12B-1所示，其中图12B-1绘示沿图12B的剖面线12B-12B’的剖面示意图，形成顶氧化层900于绝缘层400、第二导体层500和存储层800上。至此，形成如图12B～图12B-1所示的存储器结构1200。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (10)
1.一种存储器结构，包括：
一底氧化层；
一第一导体层，位于该底氧化层上；
一第一绝缘凹槽，穿过该第一导体层且位于该底氧化层上，该第一绝缘凹槽具有一第一宽度；
多个绝缘层，位于该第一导体层上；
多个第二导体层，与这些绝缘层交错叠层，且和该第一导体层电性隔离；
一第二绝缘凹槽，穿过这些绝缘层和这些第二导体层且位于该第一绝缘凹槽上，该第二绝缘凹槽具有一第二宽度，该第二宽度大于该第一宽度；
一通道层，位于该第二绝缘凹槽的至少一侧壁上；以及
一存储层，位于该通道层与这些第二导体层之间。
2.根据权利要求1所述的存储器结构，其中该通道层更位于该第二绝缘凹槽的一底面上，该第一导体层和这些第二导体层分别包括多晶硅或钨。
3.根据权利要求1所述的存储器结构，其中该第一导体层具有一厚度为1500～4000埃，该第一绝缘凹槽的该第一宽度为15～30纳米，该第二绝缘凹槽的该第二宽度为70～120纳米。
4.根据权利要求1所述的存储器结构，其中该通道层具有一垂直延伸段和一水平延伸段，该水平延伸段位于这些第二导体层之上，该存储器结构更包括：
一硬掩模层，位于该通道层上，其中该硬掩模层具有一延伸段，该延伸段位于该通道层的该水平延伸段上，且该硬掩模层的该延伸段的延伸长度大于该通道层的该水平延伸段的延伸长度；以及
一低温氧化物层(low-temperature oxide)，位于该硬掩模层上，且完全覆盖该硬掩模层的该延伸段。
5.根据权利要求1所述的存储器结构，更包括：
一贯穿开口，穿过这些绝缘层、这些第二导体层和该第一导体层，且位于该底氧化层上；以及
一顶氧化层，位于这些绝缘层和这些第二导体层上。
6.一种存储器结构的制造方法，包括：
形成一底氧化层；
形成一第一导体层于该底氧化层上；
形成一第一绝缘凹槽，该第一绝缘凹槽穿过该第一导体层且位于该底氧化层上，该第一绝缘凹槽具有一第一宽度；
形成多个绝缘层于该第一导体层上；
形成多个第二导体层，这些第二导体层与这些绝缘层交错叠层，且和该第一导体层电性隔离；
形成一第二绝缘凹槽，该第二绝缘凹槽穿过这些绝缘层和这些第二导体层且位于该第一绝缘凹槽上，该第二绝缘凹槽具有一第二宽度，该第二宽度大于该第一宽度；
形成一通道层于该第二绝缘凹槽的至少一侧壁上；以及
形成一存储层于该通道层与这些第二导体层之间。
7.根据权利要求6所述的存储器结构的制造方法，其中该通道层更位于该第二绝缘凹槽的一底面上，该第一导体层和这些第二导体层分别包括多晶硅或钨。
8.根据权利要求6所述的存储器结构的制造方法，其中该第一导体层具有一厚度为1500～4000埃，该第一绝缘凹槽的该第一宽度为15～30纳米，该第二绝缘凹槽的该第二宽度为70～120纳米。
9.根据权利要求6所述的存储器结构的制造方法，其中该通道层具有一垂直延伸段和一水平延伸段，该水平延伸段位于这些第二导体层之上，该存储器结构的制造方法更包括：
形成一硬掩模层于该通道层上，其中该硬掩模层具有一延伸段，该延伸段位于该通道层的该水平延伸段上，且该硬掩模层的该延伸段的延伸长度大于该通道层的该水平延伸段的延伸长度；以及
形成一低温氧化物层(low-temperature oxide)于该硬掩模层上，且完全覆盖该硬掩模层的该延伸段。
10.根据权利要求6所述的存储器结构的制造方法，更包括：
形成一贯穿开口，该贯穿开口穿过这些绝缘层、这些第二导体层和该第一导体层，且位于该底氧化层上；以及
形成一顶氧化层于这些绝缘层和这些第二导体层上。
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|---|---|
| CN (1) | CN107302006B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110911410A (zh) * | 2018-09-17 | 2020-03-24 | 旺宏电子股份有限公司 | 存储器装置及其制造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110186851A1 (en) * | 2010-02-02 | 2011-08-04 | Samsung Electronics Co., Ltd. | Multilayer semiconductor devices with channel patterns having a graded grain structure |
| KR20130047405A (ko) * | 2011-10-31 | 2013-05-08 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| CN103515392A (zh) * | 2012-06-18 | 2014-01-15 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104425511A (zh) * | 2013-08-29 | 2015-03-18 | 三星电子株式会社 | 具有垂直沟道结构的半导体器件 |
| US20150076586A1 (en) * | 2013-09-15 | 2015-03-19 | SanDisk Technologies, Inc. | Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device |
| CN105226063A (zh) * | 2014-06-25 | 2016-01-06 | 三星电子株式会社 | 具有垂直沟道和气隙的半导体装置 |
| US20160071873A1 (en) * | 2014-09-08 | 2016-03-10 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method of manufacturing same |
-
2016
- 2016-04-13 CN CN201610227245.7A patent/CN107302006B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110186851A1 (en) * | 2010-02-02 | 2011-08-04 | Samsung Electronics Co., Ltd. | Multilayer semiconductor devices with channel patterns having a graded grain structure |
| KR20130047405A (ko) * | 2011-10-31 | 2013-05-08 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| CN103515392A (zh) * | 2012-06-18 | 2014-01-15 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104425511A (zh) * | 2013-08-29 | 2015-03-18 | 三星电子株式会社 | 具有垂直沟道结构的半导体器件 |
| US20150076586A1 (en) * | 2013-09-15 | 2015-03-19 | SanDisk Technologies, Inc. | Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device |
| CN105226063A (zh) * | 2014-06-25 | 2016-01-06 | 三星电子株式会社 | 具有垂直沟道和气隙的半导体装置 |
| US20160071873A1 (en) * | 2014-09-08 | 2016-03-10 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method of manufacturing same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110911410A (zh) * | 2018-09-17 | 2020-03-24 | 旺宏电子股份有限公司 | 存储器装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107302006B (zh) | 2020-01-07 |
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