CN107293550B - 存储器元件及其制作方法 - Google Patents

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Abstract

一种存储器元件，可减少三维垂直通道存储器元件相邻二区块之间的顶部导电结构。在一些实施例中，垂直的柱状体和串行选择线以及字线交叉，并且排列于一个被旋转的网格中，而形成“扭曲”的柱状体阵列。此处所述的三维NAND阵列结构呈现波浪状，顺着排列外缘柱状体的波浪线延伸。例如，串行选择线、字线、接地选择线和接地线任何一者具有波浪形状的侧边。

Description

存储器元件及其制作方法
技术领域
本发明涉及一种高密度存储器元件，特别是一种内含多层存储单元堆叠且排列成三维立体阵列的存储器元件。
背景技术
本申请案与下述的美国申请案相关联，且具有相同的专利权受让人和相同的发明人。
美国专利编号US 9,219,074专利案；2015年12月22日公告；申请案号为No.14/157,550，申请日为2014年1月17日；专利名称为Three-Dimensional SemiconductorDevice；此处并通过引用并入(incorporated by reference)的方式，将此专利全文收载于本说明书之中(公开号为US 2015/0206896于2015年7月23日公开)。
美国专利编号US 9,219,073专利案；2015年12月22日公告；申请案号为No.14/582,848，申请日为2014年12月24日；专利名称为Parallelogram Cell Design For HighSpeed Vertical Channel 3D NAND Memory；此处并通过引用并入的方式，将此专利全文收载于本说明书之中(公开号为US 2015/0206898于2015年7月23日公开)。
美国专利申请案，公开号为US 2015/0206899；2015年7月23日公开；申请案号为No.14/582,963，申请日为2014年12月24日；专利名称为Twisted Array Design For HighSpeed Vertical Channel 3D NAND Memory；此处并通过引用并入的方式，将此专利全文收载于本说明书之中。
美国专利申请案，申请案号为No.14/640,869，申请日为2015年3月6日；专利名称为Separated Lower Select Line In 3D NAND Architecture；此处并通过引用并入的方式，将此专利全文收载于本说明书之中。
美国专利申请案，申请案号为No.14/857,651，申请日为2015年9月17日；专利名称为3D NAND Array Architecture；此处并通过引用并入的方式，将此专利全文收载于本说明书之中。
随着集成电路元件的临界尺寸缩小到了通用存储单元技术领域(common memorycell technologies)的极限，设计师正持续寻找将多层存储器单元平面加以堆叠的技术，以达成更大储存容量、更少每位成本。举例而言，薄膜晶体管技术被应用在电荷捕捉存储器技术，于Lai，et al.，“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-TypeFlash Memory，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006之中，以及于Jung et al.，“Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006之中。此处并通过引用并入的方式，将此文献全文收载于本说明书之中。
另一个于电荷捕捉存储技术中提供垂直NAND元件的结构被描述于Katsumata，etal.，Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-Level-CellOperation for Ultra High Density Storage Devices，”2009Symposium on VLSITechnology Digest of Technical Papers，2009。此处并通过引用并入的方式，将此文献全文收载于本说明书之中。Katsumata等人所描述的结构包括一垂直NAND元件，并使用介电电荷捕捉技术于每一个栅极/垂直信道接口上建立一存储点。这个存储器结构，是以排列来作为NAND元件的垂直通道的半导体材料柱(column)、邻接于基材的下层选择闸以及位于顶端的上层选择闸为基础；使用与半导体材料柱相交的平面字线层来形成多个水平字线；并于各层中形成所谓的环绕式栅极存储单元(gate all around the cell)。
图1和图2是分别显示快闪存储单元的管状纵列的上视图和侧视图。请参照图1的上视图，位线(虚线8)连接至介层导体9，并与位于垂直通道柱状体15的顶部的接触垫10接触。在图式中，接触垫10遮蔽垂直通道柱状体15的核心部分。在剖面图中，显示包括第一硅氧化物层16、氮化硅层17和第二硅氧化物层18(称为ONO结构)的介电电荷捕捉结构，或其他围绕半导体材料柱状壳体14的多层介电电荷捕捉结构。垂直通道柱状体15的直径，亦即是垂直通道柱状体15的第二硅氧化物层18的外径，以字母「a」表示。图1的上视图中，显示与介电电荷捕捉结构的第二硅氧化物层18接触的串行选择线24导电条带，构成垂直通道柱状体15的串行选择栅极。
请参照图2的侧视图，接触垫10覆盖在包括半导体材料柱状壳体14的垂直通道柱状体15核心部分。半导体材料柱状壳体14垂直延伸穿过多层导电条带。这些多层导电条带包含作为串行选择线24的导电条带、多层堆叠建构来作为字线(WLs)20-23的导电条带以及位于底层的接地选择线25导电条带。在本实施例中，导电的半导体材料柱状壳体14中具有绝缘核心11。在另一实施例中，柱状壳体的内部核心具有金属材料。在另一实施例中，导电的半导体材料是一种实心圆柱半导体材料。包括例如第一硅氧化物层16、氮化硅层17和第二硅氧化物层18(称为ONO结构)的介电电荷捕捉结构或其他多层介电电荷捕捉结构围绕半导体材料柱状壳体14。柱状体15的直径，亦即是柱状体15的外缘介电层的外径，以字母「a」表示。介电电荷捕捉结构的外缘第二硅氧化物层18与建构用来作为字线20-23的导电条带(层)接触，进而在二者的交叉点构成存储单元。在本实施例中，位于底层的导电条带建构用来作为接地选择线25，同时也与介电电荷捕捉结构的第二硅氧化物层18接触。在一些实施例之中，位于串行选择线24导电条带和接地选择线25导电条带其中之一或二者之间的介电材质与介电电荷捕捉结构的介电材质不同。
如图1的上视图所示，串行选择线导电条带24与柱状体15互相交叉(intersected)。因此串行选择线导电条带24是一种环绕式栅极。位于串行选择线导电条带24下方作为字线20-23的每一个导电条带也与柱状体15互相交叉，每一个也都是一个环绕式栅极。柱状体15的柱身(frustum)与导电条带20-23的组合，会在字线20-23导电条带的每一个阶层形成一个存储单元。位于字线20-23导电条带下方的接地选择线导电条带25也与柱状体15互相交叉。
因此，在通过位线(BL)8和接地区之间的半导体材料柱状体的电流路径上形成NAND串行。其中，接地区(GND，未显示)位于半导体材料柱状体的下方。
图3是显示一种三维立体半导体元件。其包括位于基材(未显示)上方的多层字线20-23导电条带叠层、多个延伸穿过叠层的柱状体15。每一个柱状体15包括多个串联存储单元的多个通道以及多个串行选择线24。这些信道位于字线20-23导电条带和柱状体15交叉点上。串行选择线24导电条带则位于字线20-23导电条带上方的串行选择线层中。每一个串行选择线导电条带24分别与这些柱状体15交叉。每一个柱状体15与串行选择线24导电条带的交叉点定义出一个柱状体的15串行选择栅极(SSG)。此一结构还包含平行基材且形成在导电条带20-23下方的一个阶层的接地选择线导电条带25A和25B。共同源极线(CSL)27形成在接地选择线导电条带25A和25B下方的一个阶层。每一个柱状体15与接地选择线导电条带25A和25B的交叉点定义出一个柱状体15的接地选择栅极(GSG)。这些柱状体15中共享接地选择线导电条带25A多个柱状体15，可以耦接至共同源极线27，可通过接地选择线导电条带25A来被选择进行操作。同样地，这些柱状体15中共享接地选择线导电条带25B多个柱状体15，可以耦接至共同源极线27，可通过接地选择线导电条带25B来进行选择与操作。此一结构还包含平行基材且形成于串行选择线导电条带24上方阶层的字线8。每一条字线8分别位于一个柱状体15上方；且每一个柱状体15分别位于一条字线8下方。柱状体15可如图1和图2所述的方式来加以建构。在此结构中，与单一串行选择线导电条带24耦合的一群柱状体15，沿着垂直位线8的方向排列成一直线；且每一条位线包括一个柱状体15。每一条位线耦接该群柱状体中的一个柱状体15。
如图3所显示，三维立体半导体元件典型的安排具有一个阶梯状接触结构连接至字线导电层。在此一结构上进行深度蚀刻以形成用来连接导电层与上方金属内连线的多个接触结构。在典型的设计中，一个区块(block)中柱状体的行数至少和接触结构的数目一样多；存储层也是。例如参见Komori，Y.，et al.，″Disturbless flash memory due to highboost efficiency on BiCS structure and optimal memory film stack for ultrahigh density storage device，″IEEE Int’l Electron Devices Meeting，pp.1-4，15-17Dec 2008。此处并通过引用并入的方式，将此文献全文收载于本说明书之中。
此处存储器结构的布局可以延伸而具有与导电堆叠层连接的顶部导电结构(overhead connectors)，以及直径相对较大的垂直通道柱状体。其中，这种顶部导电结构是三维立体存储器位密度的限制条件。
因此，有需要创造一种稳健的解决方案，在增加三维立体存储器结构的位密度的同时，降低增加位密度所带来的负面冲击。提供较佳的芯片良率、较高密度、效能较强大的电路、构件与***。
发明内容
描述一种存储器元件，包括位于一组位线下方的垂直NAND串行阵列。此位线沿着一位线方向延伸。垂直NAND串行的串行选择线和字线包括建构于堆叠的多层导电层中的多条导电条带。位于阵列中的NAND串行延伸穿过多层的导电条带。位于给定的阵列分页子集(subset of the array page)中的NAND串行耦接至对应的单一串行选择线的导电条带。此处所述的子集是指包含多个NAND串行的一个分页。每一个分页中的多个NAND串行设置在一个网格(grid)之中。其中此网格相对于位线方向偏离了一个偏离角度(off-angle)。串行选择线的导电条带具有弯曲(curved sides)的侧边。多条字线的导电条带和接地选择线的导电条带可以具有弯曲的侧边。弯曲侧边可以增进NAND串行区块(block)的布局密度。其中，NAND串行区块包含设置在偏离网格之中的多个分页。
每一个分页中的多个NAND串行设置在一个规律网格之中。此规律网格相对于位线方向倾斜偏离。位于每一个分页中的规律网格具有一个规律间距(regular pitch)。其中，规律间距的指向偏离位线方向。相邻第一和第二分页中的规律网格可以抵销(off-set)此规律间距。这种抵销方式可以发生于位线方向和垂直位线方向之一者或二者中。
上述发明内容是为了提供此处所揭露的技术不同面向的基础介绍，并非用来限定本发明的关键元件或划定本发明的范围。其只是以简化的方式呈现一些概念来作为揭露内容的前奏，更详细的描述将于稍后呈现。发明的特定面向将描述于以下的申请专利范围、说明书及图式。
附图说明
为了让上述及本发明的其他面向有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
图1和图2是分别显示快闪存储单元的管状纵列的上视图和侧视图；
图3是显示一种三维立体半导体元件；
图4A和图4B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图；其中，上视图是显示串行选择线；
图5A和图5B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图；其中，上视图是显示字线；
图6是一上视图，显示与柱状体的顶部电性连结的一组平行位线；
图7是一上视图，显示与柱状体的顶部电性连结的一组平行位线；其中，柱状体与具有波浪状侧边的串行选择线交叉；
图8是一上视图，显示与柱状体的顶部电性连结的一组平行位线；其中，柱状体与具有波浪状侧边的串行选择线交叉，且串行选择线被移动而使彼此更加靠近；
图9是一上视图，显示与柱状体的顶部电性连结的一组平行位线；其中，柱状体与具有波浪状侧边的串行选择线交叉，且串行选择线被移动而使彼此又更靠近；
图10与图7类似，显示使用具有波浪状侧边的串行选择线所节省的面积；
图11与图6类似，显示使用具有波浪状侧边的串行选择线所节省的面积；
图12A和图12B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图；其中，上视图是显示接地选择线；
图13A和图13B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图；其中，上视图是显示接地线；
图14是显示一种具有此处所述的波浪状侧边的三维垂直栅极存储器阵列的集成电路存储器简化方块图。
【符号说明】
8：位线 9：介层导体
10：接触垫 11：绝缘核心
14：半导体材料柱状壳体 15：柱状体
16：第一硅氧化物层 17：氮化硅层
18：第二硅氧化物层 20-23：字线
24、115、215、315、415、515、615：串行选择线
24A、24B：串行选择线导电条带
25、26A、26B：接地选择线
25A、25B：接地选择线导电条带 27：共同源极线
32：绝缘介电层 33A：第一侧边
33B：第二侧边 34：位线方向
35A：第一波浪线 35B：第二波浪线
35Ac、35Bc：波峰柱状体
35At、35Bt：波谷柱状体
36A、36B：柱状体波浪线
37A、37B：字线导电条带的侧边
38A、38B：接地选择线的侧边 41：接地线的上方层
42：接地线的下方层
43A、43B：接地线的侧边
141、143、241、242、243、244：柱状体
163、164、263、264、363、364、463、464、563、564、663、664：串行选择线的侧边
163：串行选择线的顶部侧边
264：串行选择线的底部侧边
361、362、461、462：波浪线(网网格线)
470：区域563、664：导电条带相邻侧边
769：串行选择线的间距 782、890：直角三角形
3-4-5：直角三角形的边 958：平面译码器
960：存储器阵列 961：行译码器
962：字线 963：列译码器
966：传感放大器/数据输入结构 967：数据总线
968：电压供应线或供应器 969：状态机
971：数据输入线 974：其他电路
975：集成电路 A-A’：剖线
a：第二硅氧化物层的外径(柱状体的直径)
b：从外缘柱状体到串行选择线侧边的距离
B-B’：剖线 BL：位线
c：分隔串行选择线的距离 CSL：共同源极线
g：串行选择线的间距 GND：接地区
GSG：接地选择栅极 h：节省的间距
h764：距离差额 q766、q’768：方向
R1、R2：横向维度 SSL：串行选择线
SSG：串行选择栅极
S260、S’360、S”460、S”’660、S760、S’762、d、e、f：距离
WLs：字线 θ：偏离角度
偏离角度
SSLxTy、SSL2T21 541、SSL1T39 643、SSL2T39 542：耦接至位线y的柱状体与串行选择线x顶部侧边之间的距离
SSLxBy、SSL1B21 641、SSL1B24 642：耦接至位线y的柱状体与串行选择线x底部侧边之间的距离
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
增加三维立体存储器结构的位密度，同时降低增加位密度所带来的负面冲击的其中一种解决方案，已经于前述全文收载于本说明书中，描述「扭曲阵列(twisted array)」结构的美国专利申请案，公开编号为US 2015/0206899，中讨论过。本文更详细描述，在具有多层平行基材的导电层堆叠结构的存储器元件中，每一个垂直基材的柱状体具有多个串连的存储单元，位于柱状体与导电层之间的交叉点上。多条串行选择线(SSL)位于导电层的上方。每一个柱状体与一条串行选择线定义出一个串行选择栅极。多个位线位于串行选择线上方。多个柱状体中的多个柱状体排列在一个规律网格之中。其中此网格相对于位线旋转。此网格可具有正方形、长方形或钻石形单元，且可相对于位线偏离一个偏离角度θ。其中，tan(θ)＝±X/Y，X和Y是互质的整数。串行选择线具有足够的宽度，在与位于一个单元侧边的两个柱状体交叉；或者与单元中的所有柱状体交叉；或者具有足够的宽度与相邻二单元中的二个或更多的柱状体交叉。这个比例可容许设置更高密度的位线，由于平行操作(parallel operation)的增加，进而达成更高的数据速率(data rate)。这样也可以使串行选择线的数量变少，减少读取距离(read distance)，降低电力消耗，并通过降低单元包电容的方式，更进一步增进数据速率。
上述问题的另一种解决方案，已经于前述全文收载于本说明书中，描述「平行四边形存储单元(parallelogram cell)」结构，此处亦称作扭曲阵列，的美国专利申请案，公开编号为US 9,219,073，中讨论过。本文更详细描述，多个柱状体中的多个柱状体并未排列在一个旋转的网格之中，而是排列在一个具有非长方形的平行四边形(non-rectangularparallelogram)的规律网格之中。这些柱状体可被排列并定义出一定数目的平行柱状体扁平电缆。这些柱状体扁平电缆与位线交叉并夹一个锐角θ＞0°。每一条柱状体扁平电缆具有n个柱状体，n＞1。其中每一个柱状体都与一条共同的串行选择线交叉。通过这个扭曲阵列设计，此平行四边形阵列设计也可容许设置更高密度的位线，通过平行操作的增加达成更高的数据速率。这样也可以使串行选择线的数量变少，因而减少干扰，降低电力消耗，并通过降低单元包电容的方式，更进一步增进数据速率。
在上述二种解决方案之中，此技术的所以得到好处的原因，部分是因为在传统阵列结构中串行选择线具有相对于位线明显较宽的宽度。然而，此种做法有其极限。因为一条串行选择线与一条位线必须定义出唯一的一个柱状体。假如串行选择线在条位线方向的宽度太宽，位于单一位线下方多于一个的柱状体，也会同时位于一条串行选择线的下方，进而产生了地址冲突(addressing conflict)。假如串行选择线在条位线方向的宽度太窄，某一些位线与串行选择线交会的部分不会有柱状体与的交叉。
串行选择线导电条带的布局通常垂直于位线，位于串行选择线下方，并设置于具有偏离角的网格中的扭曲阵列布局的导电层堆叠结构必须考虑靠近串行选择线侧边的柱状体的制程与效能极限。因此引进了柱状体区块布局中耦接至单一串行选择线导电条带的顶部结构(overhead)，来考虑前述程与效能极限。
图4A和图4B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图。其中，上视图是显示了导电条带24A和24B用来作为设置在扭曲阵列的各个柱状体区块中的相邻串行选择线。图4B是显示通过剖线A-A’和B-B’，即显示于图4A所示的上视图中的曲折线，的剖面结构侧视图。图4B所显示的剖线A-A’的剖面结构，邻接剖线B-B’的剖面结构。存储器元件包括位于集成电路基材上方与多个绝缘层交错的导电层堆叠结构。导电层堆叠结构包含至少一个具有接地选择线25的底部导电层、多个用来作为字线20-23的中间导电层以及一个具有串行选择线24的顶部导电层。柱状体15与导电层堆叠结构交叉。
虽然图中仅显示四层导电层来作为字线20-23。但在其他实施例的中，字线的层数可以是任何一个数目。例如，8层、16层或32层。同样的，在不同实施例中的柱状体、串行选择线、接地选择线和/或接地线的数目都可以不同。
垂直信道结构中的柱状体15与导电层堆叠结构中的多个导电层垂直并交叉。多个存储器单元分别设置于导电层堆叠结构的多个导电与多个层柱状体15的侧面交叉点之间的接口区上。
请参照图4A所显示的布局图，与串行选择线导电条带24A交叉的柱状体区块和与串行选择线导电条带24B交叉的柱状体区块皆建构成扭曲阵列。在本实施例之中，扭曲阵列的每一个区块包含一个规律网格。每一个规律网格具有两个横向维度(lateraldimensions)R1和R2，相对于位线方向34分别旋转了一个锐角偏离角度θ和一个钝角偏离角度并且在两个横向维度R1和R2上具有横向间距。因此以下所述的位线间距(bit linepitch)，小于柱状体在钝角偏离角度的横向维度R2的横向间距；也小于柱状体在钝角偏离角度θ的横向维度R1的横向间距。在一较佳实施例的中，多个区块中沿着多条位线中的同一条位线的区块具有央同的锐角偏离角度θ和钝角偏离角度在另一些实施例中，锐角偏离角度θ和钝角偏离角度的实施，可以在不同区块而有所不同。在其他实施例中，具有不同数目的柱状体、用来定义柱状***置的规律网格，以及/或不同数目的位线。
如图所示，与串行选择线导电条带24A交叉的第一分页柱状体，包括第一外缘子集的柱状体，配置于第一波浪线35A上。其中，第一波浪线35A因偏离角度而与位线方向交叉。串行选择线导电条带24A具有位于串行选择线导电条带24A和24B之间的第一侧边33A以及顺着第一波浪线35A的波浪外形。
第二分页柱状体，包括第一外缘子集的柱状体，配置于第二波浪线35B上。其中，第二波浪线35B因约略直交方向的偏离角度而与位线方向交叉。串行选择线导电条带24B具有位于串行选择线导电条带24A和24B之间的第二侧边33B以及顺着第二波浪线35B的波浪外形。第一波浪线35A和第二波浪线35B是由个别区块中位于外缘子集中相邻的柱状体之间的直线线段所构成。第一侧边33A和第二侧边33B与直线线段等距地顺着波浪线延伸。在另一些实施例中，导电条带的波浪形状并非由直线线段所构成，而可以是由曲线线段所构成，或是由直线线段和曲线线段的组合所构成，顺着外缘柱状体所定义的波浪线以较不僵固的形态延伸。串行选择线导电条带24A和24B的相反两侧边的外观，则是顺着波浪线36A和36B延伸。例如，第一波浪线35A具有多个相对于垂直于位线的直线的波锋(crests，例如在柱状体35Ac的位置)和波谷(troughs，例如在柱状体35At的位置)。在本图式中，波峰是该直线的最右侧的顶点。在本图式中，波谷是第一波浪线35A最左边的最低点(nadirs)。同样的，第二波浪线35B具有多个波锋(例如在柱状体35Bc的位置)和波谷(例如在柱状体35Bt的位置)。在本图式中，波峰是第二波浪线35B最右侧的顶点。在本图式中，波谷是第二波浪线35B最最左边的最低点。位于两个导电条带的相邻侧边上的二波谷柱状体35At和35Bt沿着位线方向排列，且可与相同位线重叠。位于两个导电条带的相邻侧边上的波峰柱状体35Ac和35Bc沿着位线方向排列，且可与相同位线重叠。在另一些实施例中，波峰和波谷可不以上述方式排列。
导电条带(包括串行选择线导电条带24A和24B)的侧边是顺着柱状体波浪线延伸的侧边，在本说明中，侧边可以为曲线，或者在波峰或波谷处产生间断或不间断，如锯齿状所示。波浪线上每一个柱状体与导电条带的侧边在位线方向的距离有一个最小值，以至少足以满足制造和性能公差，以使导电条带可靠地围绕位于波浪线上的柱状体；且高于这个最小值的距离范围，必须小于波谷和波峰之间在位线方向的距离的程度。当一线段或侧边的形状不是直线，即可称该线段或侧边为「波浪状」。在一实施例中，波浪线或侧边的形状可以是曲线。在另一实施例中，波浪线或侧边的形状是多条直线的联集(concatenation)。因此，虽然单独线段皆为直线，其联集仍非直线。
这种由一或多条曲线及/或串接线段所组成的波浪形状，个自侧边的任两个线段所形成的夹角不会是180°。
在图4A所显示的实施例之中，一区块中沿着一给定位线的外缘柱状体比位于该位线上到串行选择线的侧边的其他柱状体，还要靠近此位线。在本实施例中，波浪形状以维持等距的方式顺着一条波浪线延伸。达到几纳米的微小制程参数是可预期的。
串行选择线导电条带24A和24B具有波浪形状的侧边33A和33B顺着柱状体的波浪线35A和35B延伸。
波浪线35A和35B和位线方向34以非垂直的角度交叉。第6至11图显示有沿着位线方向34延伸的位线。
请参照图4B，绝缘介电层32将每一层导电条带彼此分隔。例如将作为字线20-23的导电条带彼此分隔。
导电层堆叠结构的导电条带以及串行选择线导电条带24A和24B的侧边可以具有波浪形状。三维存储器元件具有波浪形状的侧边的部分有字线、串行选择线、接地选择线以及接地的共享源极线或接地线。
柱状体15的垂直信道结构包括适合作为存储器构件的通道的半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGE)、砷化镓(GaAs)、碳化硅(SiC)和/或石墨烯(Graphene)。存储器元件中的存储器构件包括电荷储存结构，例如闪存技术所习知的介电电荷捕捉结构，如硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide、ONO)结构、一硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)结构、一能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)结构、一氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)结构以及一金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-k bandgap-engineeredsilicon-oxide-nitride-oxide-silicon，MA BE-SONOS)。
字线堆叠结构，例如图中所显示包含字线导电条带20-23的堆叠结构，与整体结构中的柱状体区块交叉，进而定义出一个存储单元区块。因此，为了要从存储器的特定区块中读取数据，控制电路须活化(activate)一条字线，例如导电条带20，以选取一个存储单元区块，以及该区块中的特定阶层；并进一步活化一条串行选择线24，以选取一特定的柱状体分页。同时活化接地选择线25的接地选择栅极，至少选择被字线选择的区块。一个存储单元分页经由耦接至被选择的柱状体分页顶端的位线而被平行地读取至分页缓冲器(未显示)。(此处所述的「活化」一词是代表施加特定偏压使被连接的存储单元或开关产生效能(giveeffect)。此偏压可以是高压或低压，取决于存储器的设计和被执行的操作内容)。根据制造规格和设计，分页缓冲器可以经由不同组的位线耦合至多个存储单元区块，可以保存比来自单一区块的一分页还多的数据。
图5A和图5B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图。其中，上视图是显示具有波浪形状侧边的字线导电条带20。图5A和图5B所显示的结构大致与图4A和图4B所显示者相同。不过图4A是显示被绝缘介电层32所分隔的串行选择线导电条带24A和24B的上视图，而图5A是显示字线20导电条带的上视图。图5A是显示通过图5B的剖线39的剖面结构侧视图。
字线导电条带的侧边，例如侧边37A和37B，具有顺着柱状体波浪线35A和35B延伸的波浪状形状。字线导电条带的相对侧边顺着柱状体波浪线36A和36B延伸。
图6是一上视图(相对图4A和图5A旋转90°)，显示与柱状体的顶部电性连结的一组平行位线8。其中，柱状体与分别具有直线侧边163、164、263和264的串行选择线115和215交叉。在具有位线8的位线阶层下方的串行选择线阶层中，串行选择线115和215与柱状体交叉。每一个柱状体15具有两个对应的距离，分别是该柱状体到串行选择线的顶部侧边的距离，另一个为该柱状体到串行选择线的底部侧边的距离。串行选择线115的顶部侧边163和串行选择线215的底部侧边264是通过一段距离S260彼此分隔。
在图中所显示的实施例中，以下4种等于或在几纳米的微小制程参数范围之内的较短距离，代表较窄的制程裕度(process window)：(i)柱状体141到串行选择线115的顶部侧边163的距离、(ii)柱状体143到串行选择线115的顶部侧边163的距离、(iii)柱状体242到串行选择线215的底部侧边264的距离以及(iv)柱状体244到串行选择线215的底部侧边264的距离。此处的柱状体是以短虚线圆圈来加以显示。
在图中所显示的实施例中，以下4种等于或在几纳米的微小制程参数范围之内的较长距离，代表较宽的制程裕度：(i)柱状体142到串行选择线115的顶部侧边163的距离、(ii)柱状体144到串行选择线115的顶部侧边163的距离、(iii)柱状体241到串行选择线215的底部侧边264的距离以及(iv)柱状体243到串行选择线215的底部侧边264的距离。此处的柱状体是以长虚线圆圈来加以显示。
不同的长短距离意谓着不同的制程裕度。不同的制程裕度是由于旋转的柱状体网格所至。其中，柱状体是位于具有直线侧边，且包含顶部和底部侧边的串行选择线115和215上。串行选择线115和串行选择线215是通过一段距离S260彼此分隔。当旋转网格的旋转轴未平行一条串行选择线，就会造成不同的制程裕度。
图7和图6类似，使用相同的元件符号来代表相同的元件。不过，对比于图6所显示的串行选择线115和串行选择线215的直线侧边163、164、263和264，图7中所显示的串行选择线315和串行选择线415具有波浪形状的侧边363、364、463和464。
串行选择线315和串行选择线415的侧边，与位于规律网格上的波浪线平行。其中，网格是用来定位各自串行选择线中的柱状体的位置。串行选择线中的外缘柱状体，相对于串行选择线中的其他柱状体，是串行选择线中最靠近对应的串行选择线侧边的柱状体。柱状体15的波浪线361、362、461和462是通过相连接的部分网网格线来加以定义。串行选择线315和串行选择线415具有波浪形状的侧边顺着波浪线361、362、461和462延伸。部分网网格线361、362、461和462与位线8的位线方向以非垂直的角度交叉。例如，串行选择线315的顶部侧边与一组用来连接串行选择线315中的顶部柱状体的网网格线361平行。在另一实施例中，串行选择线415的顶部侧边与一组用来连接串行选择线415中的底部柱状体的网网格线462平行。在本实施例中，一线段以维持等距的方式顺着另一线段延伸。达到几纳米的微小制程参数是可预期的。
串行选择线315和415一般是比较窄的，如图7所显示具有波浪形状侧边363、364、463和464的串行选择线315和415，比图6所显示具有直线侧边163、164、263和264的串行选择线115和215(如图7中的直线虚线所显示)还要窄。串行选择线115和串行选择线215通过一段距离S260彼此分隔。串行选择线315和串行选择线415通过一段与距离S260不同的距离S’360彼此分隔。在本实施例中，距离S’360大于距离S260。距离S’360较宽的原因是移除了额外的串行选择线材料，而使得外缘柱状体15具有较大的制程裕度。在移除额外的串行选择线材料之后，比其他柱状体更靠近串行选择线侧边的外缘柱状体15，一般来说会具有相同和较窄的制程裕度。
在图式所显示的实施例之中，位于波浪线461上的波谷柱状体以及位于波浪线361上的波谷柱状体，可与相同位线重叠并连接至该位线(例如，图式中56条位线中的编号第22条位线)。位于波浪线361上的波峰柱状体以及位于波浪线461上的波峰柱状体，可与相同位线重叠并连接至该位线(例如，图式中56条位线中的编号第18条位线)。此处所数的柱状体网格的结构与第4图所显示者不同。
图8是一上视图，与图7类似，都显示与柱状体的顶部电性连结的一组平行位线8。其中，柱状体与具有波浪状侧边的串行选择线交叉，且串行选择线315和415以及柱状体的网格都被移动而使其沿着位线方向彼此更加靠近。结果，使串行选择线315的网格间距，沿着位线方向偏离串行选择线415的网格间距。
在图8中，当移动串行选择线315和415使其更加靠近之后，串行选择线315和415通过比图7所显示的距离S’360更窄的距离S”460彼此分隔。移动的方向是对应沿着位线8的位线方向移动串行选择线使其相互靠近。由于移动方向只有纯粹的垂直移动，因此比较垂直移动前后，串行选择线315和415相对于位线的柱状体分布是相同的。每一个柱状体分布的特性是每一条位线所对应的每一条串行选择线，其柱状体的数目都相等。且沿着位线串行选择线315和415中柱状体的相对位置也相同。在图式所显示的实施例之中，如图7所显示，位于波浪线461上的波谷柱状体以及位于波浪线361上的波谷柱状体，可与相同位线重叠并连接至该位线(例如，图式中56条位线中的编号第22条位线)。位于波浪线361上的波峰柱状体以及位于波浪线461上的波峰柱状体，可与相同位线重叠并连接至该位线(例如，图式中56条位线中的编号第18条位线)。
然而，在波峰和波谷柱状体的附近区域470仍然显示不均匀的布局和制程裕度。在区域470中，串行选择线315和415通过距离S”460彼此分隔。
图9是一上视图，与图8类似，都显示与柱状体的顶部电性连结的一组平行位线8。其中，柱状体与具有波浪状侧边的串行选择线交叉，且串行选择线315和415以及柱状体的网格都被垂直移(沿着位线方向)和水平(垂直位线方向)动而使其彼此更加靠近。水平移动的方向是对应沿着垂直位线8的位线方向移动串行选择线来使其相互靠近。水平移动尺寸的实施例包括，将整体串行选择线沿着增加位线编号或减少位线编号的方向，移动1、2或3条位线的位移幅度。换言之，假如将整体串行选择线沿着增加位线编号或减少位线编号的方向，移动1、2或3条位线的位移幅度，不同串行选择线的柱状体分布可相互匹配。
在图9所显示的布局之中，位于两个导电条带相邻侧边563
和664上的波谷柱状体沿着位线方向排列，并且被同一条位线(例如，图式中56条位线中的编号第25条位线)所覆盖。位于两个导电条带相邻侧边563和664上的波峰柱状体35Ac和35Bc沿着位线方向排列，并且被同一条位线(例如，图式中56条位线中的编号第21条位线)。在另一些实施例之中，波谷柱状体和波峰柱状体可不以此方式排列。
结果，大致上减少甚至消除了串行选择线导电条带的分隔距离和制程裕度不平均的区域。由于移动方向是水平方向，因此，水平移动前的串行选择线315和415整体柱状体分布与水平移动后的串行选择线315和415整体柱状体分布不同。在不同的串行选择线的柱状体分布中，沿着不同位线，不同串行选择线515和615的柱状体都具有相对于串行选择线515和615的侧边563、564、663和664不同的相对位置。在不同实施例之中，水平移动之后用来分隔串行选择线515和615的距离S”’660可以等于、小于或大于来分隔水平移动之前用来分隔串行选择线315和415的距离S”460。
SSLxTy是表示耦接至位线y的柱状体与串行选择线x顶部侧边之间的距离；SSLxBy是表示耦接至位线y的柱状体与串行选择线x底部侧边之间的距离。例如，SSL1B24 642是表示耦接至位线24的柱状体与串行选择线1底部侧边之间的距离。在不同串行选择线中的不同柱状体分布的实施例以如下方式表示：
(i)SSLaTn≠SSLa+1Tn例如，SSL1T39 643≠SSL2T39 542
(ii)SSLaBm＝SSLa+1Tm例如，SSL1B21 641＝SSL2T21 541
一种制作存储器元件的方法包括下述步骤：形成位于一组位线下方的垂直NAND串行阵列，使位线沿着一位线方向延伸。以及形成NAND串行的串行选择线和字线，使串行选择线和字线包括导电条带。此一方法包括在阵列中建构垂直NAND串行，使其延伸穿过导电条带的多导电层，进入NAND串行分页，使给定的分页中的NAND串行耦接至对应该给定分页的串行选择线。每一个分页中的NAND串行设置在一个网格之中。其中此网格相对于位线方向偏离了一个偏离角度。此一方法包括在串行选择线的导电条上形成弯曲的侧边，以使分页更紧密堆积。此一方法包括在多条字线的导电条带上形成弯曲的侧边。阵列中的NAND串行也可以包含位于该导电条带层的接地选择开关。此一方法包括在多条接地选择线的导电条带上形成弯曲的侧边。
如图8和图9所述，此一方法包括将每一分页的NAND串行置于一个规律网格之中，使规律网格相对于位线方向倾斜偏离，并使位于每一个分页中的规律网格具有一个规律间距，其中规律间距的指向偏离位线方向。并且抵销相邻第一和第二分页中规律网格的规律间距。这种抵销方式可以发生于位线方向(如图8所示)和垂直位线方向(如图9所示)之一者或二者中。
图10与图7类似，显示使用具有波浪状侧边的串行选择线所节省的面积。
例如交叉阴影线区域(cross-hatched region)780代表具有波浪状侧边的串行选择线315和415与原先具有直线侧边的串行选择线115和215相比所省下的面积。被省下的面积是通过串行选择线的间距769所节省下来的部分，也就是(i)用来分隔具有直线侧边的串行选择线115和215的距离S760以及(i)用来分隔具有波浪状侧边的串行选择线315和415的距离S’762二者之间的距离差额h764。
距离差额h764大约是沿着位线方向，即对应3-4-5直角三角形782的3号侧边方向，的距离差额。在本实施例中，3-4-5直角三角形782的5号侧边的长度等于存储单元的直径。相位于3-4-5直角三角形782的边长长度，h 764＝(3/5)×a。因此，因为将串行选择线的直线侧边改为波浪状侧边而被省下的面积，是与沿着串行选择线的间距769方向的距离相对应，或者h 764＝(3/5)×a。此一近似结果是来自于方向q 766和q’768之间的些微差异。方向q 766平行位线8是用来测量串行选择线315和415之间的距离。方向q’768是垂直串行选择线315和415偏移的外缘侧边，用来测量外缘侧边之间的距离。
图11与图6类似，显示使用具有波浪状侧边的串行选择线所节省的面积。下表是列示采用相关的尺寸实例所计算出的节省面积。
其中，柱状体的直径「a」显示于图1和图2中。
从外缘柱状体到串行选择线侧边的距离「b」显示于图11的串行选择线115的两侧。
分隔串行选择线的距离「c」显示于图11中，用来分隔串行选择线115和215。
距离「d」近似于沿着位线方向，对应3-4-5直角三角形890的4号侧边长度，的距离。3-4-5直角三角形890的5号侧边长度等于6单位的存储单元直径a或6×a。根据3-4-5直角三角形890的相对长度，距离d＝(4/5)×6×a。
距离「e」是距离d和一个额外单元的存储单元直径a的加总，或者是距离d和位于距离d两侧的半个单元的存储单元直径a」的加总，e＝d+a。
距离「f」是距离e和位于两侧的距离「b」的加总，f＝e+2b。
距离「g」是距离e和距离f的加总。
在一实施例中，采用波浪形状的侧边可以节省8.3％的面积。在其他实施例中，a、b、c、d、e、f、g和h的数值至少会有一或多个与本实施例不同。
图12A和图12B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图。图12A是图12B的上视图。图12B是显示通过剖线40穿过较低阶层导电条带的接地选择线26A和接地选择线26B的剖面结构侧视图。图12A和图12B所显示的结构大致与图4A和图4B所显示者相同。不过图12A和图12B将图4A和图4B所显示的接地选择线25区分成多条且可分别开启的接地选择线26A和26B。如图12A所显示，接地选择线26A和26B二者都具有波浪形状的外观。
在图12A中，接地选择线的侧边，例如接地选择线26A和26B的侧边38A和38B，具有顺着柱状体波浪线35延伸的波浪形状外观。
图13A和图13B是分别显示使用垂直信道结构的三维存储器元件的实施例的上视图和侧视图。图13A是图13B的上视图。图13B是显示通过剖线41的剖面结构侧视图。图13A和图13B所显示的结构大致与图4A和图4B所显示者相同。不过图13A和图13B还显示了多条位于接地选择线25下方的接地线(或共享源极线)41/42。接地线的上方层41是具有掺杂浓度约1020/cm3的n型或p型重掺杂多晶硅层。接地线的下方层42是金属，例如钨(W)，层。如图13A所显示，接地线41/42的每一层都具有波浪形状的外观。
接地线的侧边，例如接地线41/42的侧边43A和43B，具有顺着外缘柱状体波浪线36A和36B延伸的波浪形状外观。
图14是显示一种具有此处所述的波浪形状侧边的三维垂直栅极存储器阵列的集成电路存储器简化方块图。
集成电路975包括位于半导体基材上的存储器阵列960。此处的存储器阵列960是以具有非线性或波浪形状的侧边的区块结构来实现。例如，串行选择线、字线、接地选择线和接地线任何一者具有波浪形状的侧边。包含高压驱动器的行译码器(row detector)961耦接至多条字线962，且沿着存储器阵列960中的行(row)配置。列译码器(column decoder)963耦接至多条位线964(或如前所述的串行选择线)，且沿着存储器阵列960中的列(column)配置，用来从存储器阵列960中的存储单元读取数据或将数据写入存储单元。平面译码器(plane decoder)958经由多条串行选择线959(或如前所述的位线)耦接至存储器阵列960中的多个平面层。地址(address)由总线(bus)提供至列译码器963、平面译码器958和行译码器961。传感放大器/数据输入结构966，在本实施例中，是经由数据总线967耦接至列译码器963。数据可经由数据输入线971，从集成电路975上的输入/输出埠或集成电路975内部或外部的其他数据源提供至传感放大器/数据输入结构966。在图式所显示的实施例之中，集成电路975可以包含其他电路974，例如一般用途处理器或特殊用途处理器，抑或是由NAND快闪存储单元阵列所支持，提供***整合芯片功能(system-on-a-chipfunctionality)的组合模块。数据可经由数据输入线972，从传感放大器/数据输入结构966提供至集成电路975上的输入/输出埠，或集成电路975内部或外部的其他数据终点(datadestinations)。
控制器，在本实施例是以偏压安排状态机969来实现，控制由电压供应线或供应器968所提供的偏压配置供应电压(bias arrangement supply voltages)的应用，例如读取、写入、抹除、读取验证以及写入验证的电压。此一控制器可以使用该技术领域所习知的特殊用途逻辑电路来加以实现。在另一实施例中，控制器包括在同一集成电路中用来执行计算器程序以控制元件的操作的一般用途处理器。在又一实施例中，可以采用殊用途逻辑电路和一般用途处理器的组合来实现此控制器。
偏压安排状态机969是建构来执行包含读取、写入和抹除的存储器操作，例如通过对多条字线中被选择的一条字线施加一读取偏压，并使用串行选择线的讯号选择一个分页来进行读取操作。
存储器阵列960可以包括电荷捕捉存储单元，通过建立对应不同电荷储存量的多重写入水平，来使每一个存储单元储存多个位。其中，不同的电荷储存量可建立存储单元不同的临界电压。
可见少三维垂直栅极存储器元件相邻区块的顶部导电结构。在“扭曲”的柱状体阵列中，垂直柱状体与水平的串行选择线和字线交叉，并被排列于旋转后的规则网格交叉点上。柱状体阵列中的外缘柱状体被放置于波浪线上。三维NAND阵列结构的侧边具有波浪型外观，顺着柱状体阵列的波浪线延伸。例如串行选择线、字线、接地选择线和接地线具有波浪形状的侧边，顺着柱状体阵列的波浪线延伸。柱状体阵列的波浪线以及串行选择线、字线、接地选择线和接地线的波浪形侧边可消除三维NAND阵列结构侧边多余的材料，并减少顶部导电结构。
本发明得不同实施例是适用于形成在基材上的存储器元件。此存储器元件包括具有垂直信道结构的三维存储器元件。
具有垂直信道结构的三维存储器元件包含多条字线的多层导电层的堆叠结构、多个柱状体、位于多层导电层上的多条串行选择线以及多条沿着位线方向延伸，并位于串行选择线上方的位线。
每一个柱状体都包含多个彼此串联的存储单元，位于柱状体和多层导电层的交叉点上。在一些实施例中，多个柱状体中的多个柱状体排列在一个规律网格上。此规律网格具有多个横向维度。
在一些实施例中，串行选择线分别和柱状体的子集交叉，此处所述的子集代表一个分页。多个柱状体中的一个柱状体与多条串行选择线中的一条串行选择线的交叉点，分别定义出一个柱状体的串行选择栅极。
多个柱状体中的多个外缘柱状体靠近多条串行选择线的侧边。多个柱状体中的多个外缘柱状体排列形成波浪线。
在本技术的一实施例中，每一条串行选择线都具有波浪形状的侧边，沿着多个柱状体排列而成的波浪线延伸。
在本技术的一实施例中，每一条字线都具有波浪形状的侧边，沿着多个柱状体排列而成的波浪线延伸。
在本技术的一实施例中，接地选择线是位于用来作为字线的多层导体层堆叠结构的下层。接地选择线具有波浪形状的侧边，沿着多个柱状体排列而成的波浪线延伸。
在本技术的一实施例中，接地线是位于基材上方，且位于用来作为字线的多层导体层堆叠结构的下方。接地线具有波浪形状的侧边，沿着多个柱状体排列而成的波浪线延伸。
在本技术的一实施例中，位于多条字线中与多个柱状体交叉的的一个字线子集，这些柱状体又与第一串行选择线交叉，子集中的每一条字线具有位于(i)最靠近第一串行选择线的第二侧边的柱状体以及(ii)第一串行选择线的第二侧边之间的距离。此第一距离等于该距离的最小值。
在本技术的一实施例中，多条位线中的第一位线，从第一位线端点延伸至第二位线端点。第一位线和多条串行选择线中的第一串行选择线及第二串行选择线重叠。第一串行选择线及第二串行选择线都包含位置相对的第一侧边和第二侧边。第一位线端点比第二位线端点更接近第一侧边。
第一位线和多个柱状体的第一子集交叉，其中这些柱状体都和第一串行选择线交叉。第一位线和多个柱状体的第二子集交叉，其中这些柱状体都和第二串行选择线交叉。柱状体的第一子集包括最靠近第一串行选择线的第一侧边的第一柱状体。柱状体的第二子集包括最靠近第二串行选择线的第一侧边的第二柱状体。
第一距离位于第一柱状体和第一串行选择线的第一侧边之间；第二距离位于第二柱状体和第二串行选择线的第一侧边之间。且第一距离和第二距离不同。
在本技术的一实施例中，多条位线中的第二位线，从第三位线端点延伸至第四位线端点。第二位线和多条串行选择线中的第一串行选择线及第二串行选择线重叠。第一串行选择线及第二串行选择线都包含位置相对的第一侧边和第二侧边。第三位线端点比第四位线端点更接近第一侧边。
第二位线和多个柱状体的第三子集交叉，其中这些柱状体都和第二串行选择线交叉。柱状体的第三子集包括最靠近第二串行选择线的第一侧边的第三柱状体。
第三距离位于第三柱状体和第一串行选择线的第二侧边之间。且第一距离和第三距离相同。
在本技术的一实施例中，第一位线和第二位线相邻。
“横向”维度对于结构的维度来说，一般是指与基材平行。“垂直”方向对于结构的维度来说，一般是指与基材垂直。另外，若指某一层位于其他层“上方(above)”或“下方(below)”，在一些实施例之中，这样的描述可以包含一或多个中间层，将该层与其他层分隔。如果没有中间层，则在这些实施例中会使用“正上方(immediately above)”或“正下方(immediately below)”来描述。相同的解释方式，也适用于描述某一层“叠置(superposing)”于其他层、某一层位于其他层“之下(underlying)”或某一层位于其他层“之上(over)”。
两个对象相互“邻接(adiacent)”，是指二者未被相同型态的对象分隔。例如，两条串行选择线相互“邻接”是指没有一条中间串行选择线位于二者中间，即便此二条串行选择线并为彼此接触。除非明白地强调，否则“邻接」一词并未要求要紧密毗邻(Immediateadiacency)。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种存储器元件，包括：
一NAND串行阵列，位于多条位线下方，所述位线沿着一位线方向延伸；
多条串行选择线和多条字线，包括建构于多个导电层中的多个导电条带；
一第一分页，包括该NAND串行阵列中的多条NAND串行，延伸穿过所述导电层，耦接至所述串行选择线中的一第一串行选择线；该第一分页中的所述NAND串行设置在一第一网格(grid)之中，该第一网格相对于该位线方向偏离了一偏离角度(off-angle)；且所述串行选择线的所述导电条带分别具有至少一弯曲侧边(curved sides)。
2.如权利要求1所述的存储器元件，其特征在于，所述字线的所述导电条带分别具有至少一弯曲侧边。
3.如权利要求1所述的存储器元件，其特征在于，该NAND串行阵列中的所述NAND串行具有多个接地选择开关，所述接地选择开关包括多个导电条带位于所述导电层中，且所述接地选择开关中的所述导电条带分别具有至少一弯曲的侧边。
4.如权利要求1所述的存储器元件，其特征在于，还包括一第二分页耦接至所述串行选择线中的一第二串行选择线，该第二串行选择线与该第一串行选择线邻接，且包含多个导电条带分别具有至少一弯曲侧边；
所述位线叠置于该第一分页和该第二分页之上，并且彼此之间具一位线间距(bitline pitch)，每一所述位线分别只与该第一分页和该第二分页中的一对应的NAND串行连接；
其中，该第二分页包括一第二网格，且该第一网格和该第二网格二者皆为一规律网格；每一所述规律网格具有一第一横向维度(lateral dimensions)和一第二横向维度，分别相对于该位线方向旋转一锐角偏离角度和一钝角偏离角度；并分别在该第一横向维度和该第二横向维度上具有一第一横向间距和一第二横向间距，且该位线间距小于该第二横向间距；
其中，该第一分页包括一第一外缘NAND串行子集，配置于一第一波浪线上，该第一波浪线因该偏离角度而与该位线方向交叉；该第一串行选择线的所述导电条带的所述弯曲侧边的集合为一第一侧边，位于该第一串行选择线和该第二串行选择线之间，并顺着该第一波浪线延伸；以及
其中，该第二分页包括一第二外缘NAND串行子集，配置于一第二波浪线上，该第二波浪线因该偏离角度而与该位线方向交叉；该第二串行选择线的所述导电条带的所述弯曲侧边的集合为一第二侧边，位于该第一串行选择线和该第二串行选择线之间，并顺着该第二波浪线延伸。
5.如权利要求1所述的存储器元件，其特征在于，还包括一第二分页包括该NAND串行阵列中的多条NAND串行，设置在一第二网格之中，该第二网格邻接该第一网格；
其中该第一网格包括一第一外缘NAND串行子集，配置于一第一波浪线上，该第一波浪线具有至少一波峰(crest)和一波谷(trough)相对于垂直该位线方向的一第一直线；以及包括一第二外缘NAND串行子集，配置于一第二波浪线上，该第二波浪线具有至少一波峰和至少一波谷相对于垂直该位线方向的一第二直线；
该第二网格包括一第二外缘NAND串行子集，配置于一第三波浪线上，该第三波浪线位于该第二网格的一侧边，且具有至少一波峰和至少一波谷相对于垂直该位线方向的一第三直线；以及包括一第四外缘NAND串行子集，配置于一第四波浪线上，该第四波浪线具有至少一波峰和至少一波谷相对于垂直该位线方向的一第四直线；以及
其中，该第一分页中位于该第一波浪线上的该波峰上的一NAND串行，连接至所述位线中的一特定位线；且该第二分页中位于该第三波浪线上的该波峰上的一NAND串行，连接至该特定位线。
6.如权利要求1所述的存储器元件，其特征在于，还包括一第二分页包括该NAND串行阵列中的多条NAND串行，设置在一第二网格之中，该第二网格邻接该第一网格；
其中该第一网格包括一第一外缘NAND串行子集，配置于一第一波浪线上，该第一波浪线具有至少一波峰(crest)和一波谷(trough)相对于垂直该位线方向的一第一直线；以及包括一第二外缘NAND串行子集，配置于一第二波浪线上，该第二波浪线具有至少一波峰和至少一波谷相对于垂直该位线方向的一第二直线；
该第二网格包括一第二外缘NAND串行子集，配置于一第三波浪线上，该第三波浪线位于该第二网格的一侧边，且具有至少一波峰和至少一波谷相对于垂直该位线方向的一第三直线；以及包括一第四外缘NAND串行子集，配置于一第四波浪线上，该第四波浪线具有至少一波峰和至少一波谷相对于垂直该位线方向的一第四直线；以及
其中，该第一分页中位于该第一波浪线上的该波峰上的一NAND串行，连接至所述位线中的一特定位线；且该第二分页中位于该第四波浪线上的该波峰上的一NAND串行，连接至该特定位线。
7.如权利要求1所述的存储器元件，其特征在于，包括一第二分页包括该NAND串行阵列中的多条NAND串行，设置在一第二网格之中，该第二网格邻接该第一网格；
其中该第一网格包括一第一外缘NAND串行子集，配置于一第一波浪线上，该第一波浪线具有至少一波峰(crest)和一波谷(trough)相对于垂直该位线方向的一第一直线；以及包括一第二外缘NAND串行子集，配置于一第二波浪线上，该第二波浪线具有至少一波峰和至少一波谷相对于垂直该位线方向的一第二直线；
该第二网格包括一第二外缘NAND串行子集，配置于一第三波浪线上，该第三波浪线位于该第二网格的一侧边，且具有至少一波峰和至少一波谷相对于垂直该位线方向的一第三直线；以及包括一第四外缘NAND串行子集，配置于一第四波浪线上，该第四波浪线具有至少一波峰和至少一波谷相对于垂直该位线方向的一第四直线；以及
其中，该第一分页中位于该第一波浪线上的该波峰上的一NAND串行，连接至所述位线中的一特定位线；且该第二分页中位于该第三波浪线上的该波谷上的一NAND串行，连接至该特定位线。
8.如权利要求1所述的存储器元件，其特征在于，包括一第二分页包括该NAND串行阵列中的多条NAND串行，设置在一第二网格之中，该第二网格邻接该第一网格；
其中该第一网格和该第二网格分别配置成一规律网格，相对于该位线方向偏离该偏离角度，每一所述规律网格具有一规律间距，具有偏离该位线方向该偏离角度的一指向；以及
该第一网格和该第二网格的所述规律间距在垂直该位线方向上相互抵消。
9.如权利要求1所述的存储器元件，其特征在于，包括一第二分页包括该NAND串行阵列中的多条NAND串行，设置在一第二网格之中，该第二网格邻接该第一网格；
其中该第一网格和该第二网格分别配置成一规律网格，相对于该位线方向偏离该偏离角度，每一所述规律网格具有一规律间距，具有偏离该位线方向该偏离角度的一指向；以及
该第一网格和该第二网格的所述规律间距在该位线方向上相互抵消。
10.如权利要求1所述的存储器元件，其特征在于，包括一第二分页包括该NAND串行阵列中的多条NAND串行，设置在一第二网格之中，该第二网格邻接该第一网格；
其中该第一网格和该第二网格分别配置成一规律网格，相对于该位线方向偏离该偏离角度，每一所述规律网格具有一规律间距，具有偏离该位线方向该偏离角度的一指向；以及
该第一网格和该第二网格的所述规律间距在该位线方向上以及在垂直该位线方向上相互抵消。
11.一种存储器元件位于一基材上，其特征在于，包括：
一多层堆叠结构包含多个导电条带；
多个柱状体延伸穿过该多层堆叠结构；
多个存储单元位于所述柱状体和所述导电条带之间的多个交叉点上；
一第一串行选择线和一第二串行选择线，皆位于该多层堆叠结构；其中所述柱状体中延伸穿过该第一串行选择线的多个柱状体为一第一分页；所述柱状体中延伸穿过该第二串行选择线的多个柱状体为一第二分页；
多个串行选择栅极，位于所述柱状体与该第一串行选择线和该第二串行选择线之间的多个交叉点上；
多条位线，位于该第一串行选择线和该第二串行选择线上方，具有一位线间距，其中每一所述位线分别与该第一分页和该第二分页中的一对应柱状体连接；
其中该第一分页和该第二分页的所述柱状体分别排列于一第一网格和一第二网格，且该第一网格和该第二网格二者皆为一规律网格；每一所述规律网格具有一第一横向维度和一第二横向维度，分别相对于该位线方向旋转一锐角偏离角度和一钝角偏离角度；并分别在该第一横向维度和该第二横向维度上具有一第一横向间距和一第二横向间距，且该位线间距小于该第二横向间距；
该第一网格和该第二网格的所述第一横向间距和所述第二横向间在垂直该位线方向上相互抵消；
该第一分页具有一第一外缘柱状体子集，配置于一第一波浪线上，该第一波浪线因该偏离角度而与该位线方向交叉；该第一串行选择线包含多个所述导电条带，且具有一第一弯曲侧边，位于该第一串行选择线和该第二串行选择线之间，并顺着该第一波浪线延伸；以及
该第二分页具有一第二外缘柱状体子集，配置于一第二波浪线上，该第二波浪线因该偏离角度而与该位线方向交叉；该第二串行选择线包含多个所述导电条带，且具有一第二弯曲侧边，位于该第一串行选择线和该第二串行选择线之间，并顺着该第二波浪线延伸。
12.如权利要求11所述的存储器元件，其特征在于，该第一波浪线包括至少一波峰柱状体配置在相对于垂直该位线方向的一第一直线的至少一波峰上，以及至少一波谷柱状体配置在相对于该第一直线的至少一波谷上；该第二波浪线具有至少一波峰柱状体配置在相对于垂直该位线方向的一第二直线的至少一波峰上，以及至少一波谷柱状体配置在相对于该第二直线的至少一波谷上；
其中，该第一分页中位于该第一波浪线上的一波峰柱状体，连接至所述位线中的一特定位线；且该第二分页中位于该第二波浪线上的一波峰柱状体，连接至该特定位线。
13.如权利要求11所述的存储器元件，其特征在于，该第二分页具有一第三外缘柱状体子集，配置于一第三波浪线上，该第三波浪线因该偏离角度而与该位线方向交叉；该第二串行选择线包含多个所述导电条带，且具有一第三弯曲侧边相对于该第二弯曲侧边，并顺着该第三波浪线延伸；
该第一波浪线包括至少一波峰柱状体配置在相对于垂直该位线方向的一第一直线的至少一波峰上，以及至少一波谷柱状体配置在相对于该第一直线的至少一波谷上；该第三波浪线具有至少一波峰柱状体配置在相对于垂直该位线方向的一第三直线的至少一波峰上，以及至少一波谷柱状体配置在相对于该第三直线的至少一波谷上；
其中，该第一分页中位于该第一波浪线上的一波峰柱状体，连接至所述位线中的一特定位线；且该第二分页中位于该第三波浪线上的一波峰柱状体，连接至该特定位线。
14.如权利要求11所述的存储器元件，其特征在于，所述导电条带具有至少一弯曲侧边位于该多层堆叠结构的一侧。
15.如权利要求11所述的存储器元件，其特征在于，更包括一接地选择导电条带位于该多层堆叠结构的下方；该第一分页和该第二分页中的所述柱状体延伸穿过该接地选择导电条带；且该接地选择导电条带具有至少一弯曲侧边。
16.如权利要求11项所述的存储器元件，其特征在于，更包括：
一源极线，位于该多层堆叠结构的下方，至少连接该第一分页；以及
一接触结构，邻接该第一分页，并延伸至该源极线，且该接触结构具有至少一弯曲侧边。
17.一种存储器元件的制作方法，包括：
形成一NAND串行阵列，位于多条位线下方，使所述位线沿着一位线方向延伸；
形成多条串行选择线和多条字线，使所述串行选择线和所述字线包括建构于多个导电层中的多个导电条带；
形成一第一分页，使该第一分页包括该NAND串行阵列中的多条NAND串行，延伸穿过所述导电层，耦接至所述串行选择线中的一第一串行选择线；使该第一分页中的所述NAND串行设置在一第一网格之中，使该第一网格相对于该位线方向偏离了一偏离角度；且使所述串行选择线的所述导电条带分别具有至少一弯曲侧边。
18.如权利要求17所述的存储器元件的制作方法，其特征在于，所述字线的所述导电条带分别具有至少一弯曲侧边。
19.如权利要求17所述的存储器元件的制作方法，其特征在于，该NAND串行阵列中的所述NAND串行具有多个接地选择开关，所述接地选择开关包括多个导电条带位于所述导电层中，且所述接地选择开关中的所述导电条带具有多个弯曲的侧边。
20.如权利要求17所述的存储器元件的制作方法，其特征在于，还包括：
形成一第二分页于该NAND串行阵列中，使该第二分页包括该NAND串行阵列中的多条NAND串行，设置在一第二网格之中；其中该第一网格和该第二网格分别配置成一规律网格，相对于该位线方向偏离该偏离角度，每一所述规律网格具有一规律间距，具有偏离该位线方向该偏离角度的一指向；以及
使该第一网格和该第二网格的所述规律间距在垂直该位线方向上相互抵消。
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