CN107180860B - 半导体装置 - Google Patents

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Abstract

本发明提供一种减少制造时的繁琐度的技术。本发明的半导体装置具备：由含有镓的氮化物半导体形成的n型半导体区域、与上述n型半导体区域相接且由上述氮化物半导体形成的p型半导体区域、与上述n型半导体区域欧姆接触的第1电极、与上述p型半导体区域欧姆接触的第2电极，其中，上述第1电极和上述第2电极主要由相同的金属形成，上述相同的金属是选自钯、镍、铂中的至少一个金属，上述n型半导体区域的p型杂质浓度和上述p型半导体区域的p型杂质浓度实质上相同，上述n型半导体区域中，n型杂质浓度与p型杂质浓度之差为1.0×1019cm‑3以上。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往以来，已知使用氮化镓(GaN)作为半导体材料的具备包含p型杂质的p型半导体区域和包含n型杂质的n型半导体区域的半导体装置(例如，专利文献1等)。
专利文献1中，与n型半导体区域相接的源电极，为了得到n型半导体区域和欧姆特性而由钛(Ti)和铝(Al)形成，与p型半导体区域相接的主电极为了得到p型半导体区域和欧姆特性而由镍(Ni)形成。
现有技术文献
专利文献
专利文献1：日本特开2009－177110号公报
专利文献2：日本特开平7－045867号公报
专利文献3：日本特开平9－064337号公报
专利文献4：日本特开2006－313773号公报
专利文献5：日本专利第4175157号
发明内容
专利文献1中，与n型半导体区域相接的电极和与p型半导体区域相接的电极，由不同材料形成。但是，与n型半导体区域相接的电极和与p型半导体区域相接的电极由不同材料形成时，需要使各自的电极在不同工序中形成，制造工序繁琐。因此，期望与n型半导体区域相接的电极和与p型半导体区域相接的电极由相同的材料形成的技术。
本发明是为了解决上述的课题的至少一部分而进行的，可通过以下方式实现。
(1)根据本发明的一个方式，可提供一种半导体装置。该半导体装置具备：由含有镓的氮化物半导体形成的n型半导体区域、与上述n型半导体区域相接且由上述氮化物半导体形成的p型半导体区域、与上述n型半导体区域欧姆接触的第1电极、与上述p型半导体区域欧姆接触的第2电极，其中，上述第1电极和上述第2电极主要由相同的金属形成，上述相同的金属是选自钯、镍、铂中的至少一个金属，上述n型半导体区域的p型杂质浓度和上述p型半导体区域的p型杂质浓度实质上相同，在上述n型半导体区域中，n型杂质浓度与p型杂质浓度之差为1.0×1019cm-3以上。根据该方式的半导体装置，由于第1电极和第2电极主要由相同的金属形成，因此能够减少制造时的繁琐度。
(2)上述半导体装置中，上述第1电极与上述第2电极可以是相同的电极。根据该方式的半导体装置，能够将半导体装置微细化。
(3)上述半导体装置中，在上述n型半导体区域中，n型杂质浓度与p型杂质浓度之差可以为1.0×1021cm-3以下。根据该方式的半导体装置，能够抑制n型半导体区域的表面的粗糙。
(4)在上述半导体装置中，上述氮化物半导体可以含有铝和铟的至少一方。在该方式的半导体装置中，也不妨碍由相同的金属形成第1电极和第2电极。
(5)上述半导体装置中，上述p型半导体区域的p型杂质浓度可以为1.0×1018cm-3以上。根据该方式的半导体装置，能够得到良好的欧姆接触。
(6)上述半导体装置中，在上述n型半导体区域中，n型杂质浓度与p型杂质浓度之差可以为5.0×1019cm-3以上。根据该方式的半导体装置，能够得到更良好的欧姆接触。
(7)上述半导体装置中，在上述n型半导体区域中，n型杂质浓度与p型杂质浓度之差可以为1.0×1020cm-3以上。根据该方式的半导体装置，能够得到更良好的欧姆接触。
(8)上述半导体装置中，上述p型半导体区域所含的p型杂质可以含有镁和锌的至少一方。该方式的半导体装置中，也不妨碍由相同的金属形成第1电极和第2电极。
(9)上述的半导体装置中，上述n型半导体区域所含的n型杂质可以含有硅和锗的至少一方。该方式的半导体装置中，也不妨碍由相同的金属形成第1电极和第2电极。
(10)上述半导体装置中，可以是越远离与上述第2电极接触的面，上述p型半导体区域的p型杂质浓度变得越低。根据该方式的半导体装置，能够减少p型半导体区域与第2电极的接触电阻。
(11)上述半导体装置中，上述n型半导体区域与上述第1电极接触的面和上述p型半导体区域与上述第2电极接触的面可以在不同平面上。根据该方式的半导体装置，第1电极和第2电极主要由相同的金属形成，因此能够减少制造时的繁琐度。
本发明还能够以半导体装置以外的各种方式实现。例如，以半导体装置的制造方法、使用上述制造方法制造半导体装置的装置等方式实现。
根据本申请发明的半导体装置，由于第1电极和第2电极主要由相同的金属形成，因此能够减少制造时的繁琐度。
附图说明
图1是示意地表示第1实施方式中的半导体装置的构成的截面图。
图2是表示第1实施方式中的半导体装置的制造方法的工序图。
图3是示意地表示晶体生长后的基板的状态的截面图。
图4是示意地表示形成有膜的状态的截面图。
图5是示意地表示形成有掩模的状态的截面图。
图6是示意地表示在p型半导体区域进行离子注入的状态的截面图。
图7是示意地表示形成有盖膜的状态的截面图。
图8是示意地表示第1评价试验中使用的半导体元件的构成的截面图。
图9是从上方(+Z轴向侧)示意地表示半导体元件的构成的图。
图10是表示第1评价试验的结果的图。
图11是表示第2评价试验的结果的图。
图12是表示第3评价试验的结果的图。
图13是示意地表示第2实施方式中的半导体装置的构成的截面图。
图14是示意地表示第3实施方式中的半导体装置的构成的截面图。
图15是表示变形例的示意图。
图16是表示变形例的示意图。
符号说明
100…半导体装置
100A…半导体装置
100B…半导体装置
110…基板
112…半导体层
114…p型半导体区域(半导体层)
114C…p型半导体区域
114D…p型半导体区域
116…n型半导体区域(半导体层)
116A…离子注入区域
118…p型半导体区域
121…接触孔
122…沟槽
124…接触孔
128…沟槽
130…绝缘膜
141…第1电极
141A…电极
142…栅电极
143…漏电极
144…第2电极
210…膜
220…掩模
240…盖膜
300…半导体元件
310…基板
311…缓冲层
312…半导体层
320…p型半导体区域
330…n型半导体区域
341…电极
344…电极
具体实施方式
A.第1实施方式
A－1.半导体装置的构成
图1是示意地表示第1实施方式中的半导体装置100的构成的截面图。半导体装置100是使用氮化镓(GaN)而形成的GaN系的半导体装置。在本实施方式中，半导体装置100为纵型沟槽MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)。在本实施方式中，半导体装置100可用于电力控制，也被称为电力设备。
图1中，图示了彼此正交的XYZ轴。图1的XYZ轴中，X轴是从图1的纸面左面朝着纸面右面的轴，+X轴方向是朝着纸面右面的方向，-X轴方向是朝着纸面左面的方向。图1的XYZ轴中，Y轴是从图1的纸面正面朝着纸面背面的轴，+Y轴方向是朝着纸面背面的方向，-Y轴方向是朝着纸面正面的方向。图1的XYZ轴中，Z轴是从图1的纸面下侧朝着纸面上侧的轴，+Z轴方向是朝着纸面上侧的方向，-Z轴方向是朝着纸面下侧的方向。
半导体装置100具备基板110、半导体层112、p型半导体区域114、n型半导体区域116。p型半导体区域114也称为半导体层114，n型半导体区域116也称为半导体层116。半导体装置100进一步具备绝缘膜130、第1电极141、第2电极144、栅电极142、漏电极143，另外，具有沟槽122、128。
半导体装置100的基板110是沿着X轴和Y轴扩展的成为板状的半导体层。本实施方式中，基板110主要由含有镓(Ga)的氮化物半导体形成。在本实施方式中，基板110主要由氮化镓(GaN)形成。本说明书的说明中，“主要由X形成”是指以摩尔分率含有90％以上的X。在本实施方式中，基板110是含有硅(Si)作为供体元素的n型半导体。
半导体装置100的半导体层112位于基板110的+Z轴向侧，是沿着X轴和Y轴扩展的第1半导体层。在本实施方式中，半导体层112主要由氮化镓(GaN)形成。在本实施方式中，半导体层112是含有硅(Si)作为供体元素的n型半导体。在本实施方式中，半导体层112中含有的硅(Si)浓度的平均值约为1×1016cm-3。在本实施方式中，半导体层112是通过有机金属气相沉积法(MOCVD：Metal Organic Chemical Vapor Deposition)形成于基板110上的层。在本实施方式中，半导体层112的厚度(Z轴向的长度)约10μm(微米)。
半导体装置100的p型半导体区域114位于半导体层112的+Z轴向侧，是沿着X轴和Y轴扩展的第2半导体层。p型半导体区域114由含有镓(Ga)的氮化物半导体形成。本实施方式中，p型半导体区域114主要由氮化镓(GaN)形成。
在本实施方式中，p型半导体区域114是含有镁(Mg)作为受体元素的p型半导体的区域。在本实施方式中，p型半导体区域114中含有的镁(Mg)浓度的平均值为1.0×1018cm-3。在本实施方式中，p型半导体区域114是通过MOCVD形成在半导体层112上的层。在本实施方式中，p型半导体区域114的厚度(Z轴向的长度)约为1.2μm。
半导体装置100的n型半导体区域116位于p型半导体区域114的+Z轴向侧的一部分，是沿着X轴和Y轴扩展的第3半导体层。n型半导体区域116由含有镓(Ga)的氮化物半导体形成。本实施方式中，p型半导体区域114主要由氮化镓(GaN)形成。在本实施方式中，n型半导体区域116是含有硅(Si)作为供体元素的n型半导体。
在本实施方式中，n型半导体区域116是通过向p型半导体区域114的+Z轴向侧的一部分进行硅(Si)的离子注入而形成的区域。因此，p型半导体区域114的p型杂质浓度与n型半导体区域116的p型杂质浓度实质上相同。另外，p型半导体区域114与n型半导体区域116相接。应予说明，“实质上相同的浓度”表示浓度之差为±10倍以内。在本实施方式中，n型半导体区域116中含有的硅(Si)浓度的平均值为2.1×1020cm-3。因此，本实施方式中，与n型半导体区域116的p型杂质浓度实质上相同的浓度是指2.1×1019cm-3～2.1×1021cm-3的浓度。
n型半导体区域116中，n型杂质浓度与p型杂质浓度之差为1.0×1019cm-3以上。在本实施方式中，n型杂质浓度与p型杂质浓度之差为2.1×1020cm-3。
半导体装置100的沟槽122形成于半导体层112、114、116，是向半导体层112，114，116的厚度方向(－Z轴向)凹陷的槽部。沟槽122从n型半导体区域116的+Z轴向侧贯通p型半导体区域114和n型半导体区域116到达半导体层112。在本实施方式中，沟槽122通过对半导体层112、114、116的干式蚀刻而形成。
半导体装置100的沟槽128形成在p型半导体区域114、116，是向半导体层114，116的厚度方向(－Z轴向)凹陷的槽部。沟槽128从p型半导体区域114的+Z轴向侧贯通p型半导体区域114而到达半导体层112。沟槽128用于从形成于基板110上的其他的元件中分离半导体装置100。在本实施方式中，沟槽128与n型半导体区域116相比位于－X轴向侧。在本实施方式中，沟槽128通过对p型半导体区域114、116的干式蚀刻而形成。
半导体装置100的绝缘膜130是具有电绝缘性的膜。绝缘膜130从沟槽122的内侧沿外侧而形成。在本实施方式中，绝缘膜130不仅在沟槽122的内侧，还在p型半导体区域114和n型半导体区域116中的+Z轴向侧的面以及沟槽128的内侧形成。在本实施方式中，绝缘膜130主要由二氧化硅(SiO2)形成。在本实施方式中，绝缘膜130是由原子层堆积法(ALD：Atomic Layer Deposition)形成的膜。
绝缘膜130具有接触孔121和接触孔124。接触孔121是贯通绝缘膜130而到达n型半导体区域116的贯通孔。接触孔124是贯通绝缘膜130而到达p型半导体区域114的贯通孔。在本实施方式中，接触孔121、124通过对绝缘膜130的湿式蚀刻而形成。
半导体装置100的第1电极141是形成于接触孔121的电极。第1电极141与n型半导体区域116欧姆接触。在此，欧姆接触意味着接触电阻较低的接触，不是肖特基接触。在本实施方式中，第1电极141主要由钯(Pd)形成。
半导体装置100的第2电极144是形成于接触孔124的电极。第2电极144与p型半导体区域114欧姆接触。在本实施方式中，第2电极144主要由属于与第1电极141的材料相同的金属的钯(Pd)形成。
半导体装置100的栅电极142是介由绝缘膜130形成于沟槽122的电极。在本实施方式中，栅电极142主要由铝(Al)形成。栅电极142外加有电压时，在p型半导体区域114形成反转层，该反转层作为沟道发挥功能，由此在第1电极141与漏电极143之间形成导通路径。
半导体装置100的漏电极143是形成于基板110的－Z轴向侧的面的电极。漏电极143与基板110欧姆接触。在本实施方式中，漏电极143是在由钛(Ti)形成的层上层叠由铝(Al)形成的层后进行退火处理(热处理)的电极。
A－2.半导体装置的制造方法
图2是表示第1实施方式中的半导体装置100的制造方法的工序图。首先，制造者准备基板110。在本实施方式中，基板110主要由氮化镓(GaN)形成，是含有硅(Si)作为供体元素的n型半导体。
制造者在基板110上将半导体层112、114依次通过晶体生长而形成(工序P110)。在本实施方式中，制造者使用MOCVD形成半导体层112、114。
图3是示意地表示晶体生长后的基板110的状态的截面图。在本实施方式中，半导体层112主要由氮化镓(GaN)形成，是含有硅(Si)作为第1供体元素的n型半导体。另外，在本实施方式中，p型半导体区域114主要由氮化镓(GaN)形成，是含有镁(Mg)作为受体元素的p型半导体。如图3所示，在基板110上形成半导体层112，在半导体层112上形成p型半导体区域114。应予说明，p型半导体区域114中的p型杂质浓度通过调整晶体生长的条件而能够调整到所希望的浓度。
晶体生长(工序P110(参照图2))之后，制造者进行用于使p型半导体区域114中的镁(Mg)活性化的热处理(工序P115)。
热处理(工序P115)后，制造者从p型半导体区域114的上方将供体元素离子注入(工序P120)。在本实施方式中，制造者将作为第2供体元素的硅(Si)离子注入到p型半导体区域114中。具体而言，首先，制造者在p型半导体区域114上形成膜。
图4是示意地表示形成有膜210的状态的截面图。膜210用于调整以离子注入而注入的杂质的p型半导体区域114中的分布。即，膜210用于在将注入到p型半导体区域114的供体元素在p型半导体区域114的表面附近集聚。另外，膜210还具有防止随着离子注入的p型半导体区域114中的表面的损伤的功能。本实施方式中，使用膜厚为30nm的二氧化硅(SiO2)的膜作为膜210。在本实施方式中，制造者通过等离子体CVD(化学气相沉积：ChemicalVapor Deposition)形成膜210。接下来，制造者在膜210上的一部分形成掩模220。
图5是示意地表示形成有掩模220的状态的截面图。掩模220形成于p型半导体区域114的没有注入供体元素的区域上。在本实施方式中，制造者通过光致抗蚀剂(Photoresist)形成掩模220。在本实施方式中，掩模220的膜厚约为2μm。
接下来，制造者从p型半导体区域114的上方离子注入供体元素(工序P120)。在本实施方式中，制造者对p型半导体区域114离子注入作为供体元素的硅(Si)。本实施方式中，离子注入的次数为2次，将离子注入的方式在以下示出。
＜离子注入的方式＞
·第一次
加速电压：50keV
剂量：1×1015cm-2
·第二次
加速电压：100keV
剂量：1×1015cm-2
图6是示意地表示在p型半导体区域114进行离子注入的状态的截面图。通过离子注入，膜210的未被掩模220覆盖的部分的下方，形成离子注入区域116A作为向p型半导体区域114注入供体元素的区域。
离子注入区域116A中的n型杂质浓度可以通过调整膜210的材质、膜厚、离子注入的加速电压、剂量而调整为所希望的浓度。应予说明，离子注入区域116A未被活性化成使被注入的n型杂质作为供体元素发挥功能，因此不具有n型的导电性。因此，离子注入区域116A是电阻高的区域。
接下来，制造者将供体元素向p型半导体区域114注入后，从p型半导体区域114的表面除去膜210和掩模220。在本实施方式中，制造者通过湿式蚀刻除去掩模220和膜210。由此，结束离子注入(工序P120(参照图2))。
进行离子注入(工序P120)后，制造者为了使n型半导体区域116中的供体元素活性化而进行活性化退火(工序P130)。活性化退火中，制造者通过对p型半导体区域114进行加热而将具有n型的导电性的n型半导体区域116形成在p型半导体区域114上。首先，制造者在p型半导体区域114和离子注入区域116A上形成盖膜240。
图7是示意地表示形成有盖膜240的状态的截面图。盖膜240具有防止随着加热发生的p型半导体区域114和离子注入区域116A中的表面的损伤的功能。在本实施方式中，制造者通过等离子体CVD形成盖膜240。另外，在本实施方式中，盖膜240主要由氮化硅(SiN)形成，膜厚约为50nm。
接下来，制造者对p型半导体区域114和离子注入区域116A进行加热。加热p型半导体区域114和离子注入区域116A的温度优选为800℃～1250℃。在本实施方式中，制造者在以下的条件下进行热处理。
＜热处理的条件＞
气氛气体：氮气
加热温度：1150℃
加热时间：4分
利用热处理，离子注入区域116A成为n型半导体区域116。热处理后，制造者从p型半导体区域114和离子注入区域116A(n型半导体区域116)的上方除去盖膜240。在本实施方式中，制造者通过湿式蚀刻除去盖膜240。由此，结束活性化退火(工序P130(参照图2))。
进行活性化退火(工序P130)后，制造者利用干式蚀刻形成沟槽122、128(工序P140)。在本实施方式中，制造者通过使用氯系气体的干式蚀刻形成沟槽122、128。
形成沟槽122、128后(工序P140)，制造者形成绝缘膜130(工序P150)。在本实施方式中，制造者对在p型半导体区域114和n型半导体区域116的+Z轴向侧露出的表面通过ALD而将绝缘膜130成膜。
其后，制造者形成第1电极141、第2电极144、栅电极142、漏电极143(工序P160)。具体而言，制造者在绝缘膜130上利用湿式蚀刻形成接触孔121、124(参照图1)。其后，制造者在相同的工序中，在接触孔121形成第1电极141，在接触孔124形成第2电极144。形成第1电极141和第2电极144后，制造者在沟槽122上介由绝缘膜130形成栅电极142。形成栅电极142后，制造者在基板110上形成漏电极143。经由这些工序完成半导体装置100。
A－3.效果
根据第1实施方式，由于第1电极141和第2电极144主要由相同的金属形成，因此可以利用相同的工序形成第1电极141和第2电极144。因此，能够减少制造时的繁琐度。
另外，利用不同工序形成第1电极141和第2电极144时，需要利用光致抗蚀剂多次形成掩模。但是，由于利用相同的工序形成第1电极141和第2电极144，因此能够减少进行掩模形成的次数。作为其结果，能够减少起因于掩模形成的次数的设计误差，能够进行半导体装置的微细化。
应予说明，为了使第1电极141和第2电极144主要由相同的金属形成，需要为能够与n型半导体区域116得到欧姆接触且与p型半导体区域114也能够得到欧姆接触的条件。将表明本实施方式的半导体装置100满足该条件的评价试验在以下示出。
A－4.第1评价试验
图8是示意地表示第1评价试验中使用的半导体元件300的构成的截面图。图8中，与图1同样地示出XYZ轴。半导体元件300具备基板310、缓冲层311、半导体层312、p型半导体区域320、n型半导体区域330、电极341、344。半导体元件300是为了利用基于传送线路模型(Transfer Length Model:TLM)的方法测定接触电阻而使用的元件。
半导体元件300的基板310主要由蓝宝石形成。半导体元件300的缓冲层311是通过MOCVD形成在基板310上的层。
半导体元件300的半导体层312是通过MOCVD形成在缓冲层311上的层。半导体层312是主要由氮化镓(GaN)形成的本征半导体(i型半导体)。
半导体元件300的p型半导体区域320是通过MOCVD形成在半导体层312上的区域。p型半导体区域320主要由氮化镓(GaN)形成，是含有镁(Mg)作为受体元素的p型半导体。半导体元件300预先进行用于使p型半导体区域320中的镁(Mg)活性化的热处理。
半导体元件300的n型半导体区域330是通过对p型半导体区域320的离子注入而形成的区域。因此，n型半导体区域330中的p型杂质浓度与p型半导体区域320中的p型杂质浓度相同。n型半导体区域330是主要由氮化镓(GaN)形成的区域。应予说明，p型半导体区域320的结构与半导体装置100的p型半导体区域114对应，n型半导体区域330的结构与半导体装置100的n型半导体区域116对应。
电极341是与n型半导体区域330相接的电极，电极344是与p型半导体区域320相接的电极。应予说明，电极341与半导体装置100的第1电极141对应。电极344与半导体装置100的第2电极144对应。
图9是从上方(+Z轴向侧)示意地表示半导体元件300的构成的图。电极341的X轴向的宽度与电极344的X轴向的宽度相同，为200μm。另外，电极341在Y轴向分别以四个并排配置，Y轴向中的各个电极344的间隔从+Y轴向侧依次为5μm、10μm、15μm。电极344的配置也相同。该评价试验中，在相互邻接的电极341彼此中流通电流，另外，在相互邻接的电极344彼此中流通电流，由此测定接触电阻。
图10是表示第1评价试验的结果的图。图10中，各项目表示以下的内容。“电极”的项目表示电极341和电极344的材料及厚度。“p型杂质Mg浓度(Na)[cm-3]”表示n型半导体区域330中的作为p型杂质的镁(Mg)的浓度[cm-3]。“n型杂质Si浓度(Nd)[cm-3]”表示n型半导体区域330中的作为n型杂质的硅(Si)的浓度[cm-3]。“Nd－Na[cm-3]”表示从n型杂质Si浓度(Nd)[cm-3]中减去p型杂质Mg浓度(Na)[cm-3]的浓度[cm-3]。浓度均是表示利用二次离子质量分析法(SIMS：Secondary Ion Mass Spectrometry)测定的值。应予说明，各浓度优选测定与电极相接的面中的浓度，但由于利用二次离子质量分析法分析时，最表面很难进行正确的分析，因此表示距离最表面深度为25nm的地点的浓度。
“接触电阻[Ω·cm2]”表示利用基于传送线路模型(TransferLength Model:TLM)的方法测定接触电阻的值[Ω·cm2]。该项目中的“‐”表示电阻过高而无法评价接触电阻。另外，“评价结果”是将接触电阻如下评价的结果。
·A：接触电阻为2.0×10-4Ω·cm2以下情况
·B：接触电阻大于2.0×10-4Ω·cm2且为2.0×10-3Ω·cm2以下的情况
·C：接触电阻大于2.0×10-3Ω·cm2而无法评价接触电阻的情况
通常，已知对n型GaN形成使用钯(Pd)、镍(Ni)的电极时，不能得到欧姆特性(例如，参照“A.C.Schmits,et al.Journal of ElectricMaterials,Vol.27,No.4,p.255-260(1998)”)。但是，根据图10所示的实施例1～7的结果可知，“Nd－Na[cm-3]”为1.0×1019cm-3以上时，接触电阻低，在对n型半导体区域330形成使用钯(Pd)、镍(Ni)的电极的情况下也能够得到欧姆特性。应予说明，“Nd－Na[cm-3]”小于6.0×1018cm-3时，如比较例1和2所示，可知在n型半导体区域330形成使用钯(Pd)、镍(Ni)的电极的情况下，也无法得到欧姆特性。
从得到更低的接触电阻的观点考虑，“Nd－Na[cm-3]”优选为1.7×1019cm-3以上，更优选为3.0×1019cm-3以上，进一步优选为5.0×1019cm-3以上，更优选为1.0×1020cm-3以上。另一方面，从抑制由离子注入所致的半导体的表面的粗糙的观点考虑，“Nd－Na[cm-3]”优选为1.0×1021cm-3以下，更优选为4.0×1020cm-3以下。另外，“p型杂质Mg浓度(Na)[cm-3]”优选为1.0×1018cm-3以上。
A－5.第2评价试验
试验者使用第1评价试验的实施例2和实施例7的样品对接触电阻和热处理的有无及热处理温度的关系进行了评价。
图11是表示第2评价试验的结果的图。图11中，“热处理温度[℃]”表示热处理的温度，其它的项目表示与图10相同的内容。在“热处理温度[℃]」”的项目中“无”表示不进行热处理。热处理条件是在氮气氛下5分钟。应予说明，图10中的实施例2与图11中的实施例8表示相同的结果，图10中的实施例7和图11中的实施例13表示相同的结果。
由图11所示的结果可知，接触电阻没有因热处理的有无、热处理温度之差而发生变动。即，可知“Nd－Na[cm-3]”为1.0×1019cm-3以上时，能够得到热稳定性高的半导体装置。另外，由图11所示的结果可知形成电极后，可以进行热处理，也可以不进行。
A－6.第3评价试验
试验者对代替作为第1评价试验的电极使用的钯(Pd)、镍(Ni)，使用其他金属作为电极的情况下，能否得到对p型半导体区域320的欧姆特性，进行了评价。
图12是表示第3评价试验的结果的图。该试验中，试验者对是否能够由IV特性得到欧姆特性进行评价。作为代替钯(Pd)和镍(Ni)的电极，使用了从与半导体接触的一侧依次层叠钛(Ti)层(厚度：30nm)和铝(Al)层(厚度：300nm)而成的电极(也称为“比较电极”)。
图12中，示出了从纸面左侧依次(i)使用钯(Pd)作为电极时的结果和(ii)使用镍(Ni)作为电极的结果以及(iii)使用比较电极的结果。图12中纵轴表示电流[mA]，横轴表示电压[V]。
根据图12所示的结果可知，在使用钯(Pd)、镍(Ni)作为电极的情况下，在电极与半导体之间能够得到欧姆特性。另一方面，使用比较电极的情况下，可知直至外加±5V以上的电压，电流不流动，在比较电极与半导体之间没有得到欧姆特性。换言之，可知对于钯(Pd)、镍(Ni)，能够对p型GaN得到欧姆特性，而对于比较电极，对p型GaN得不到欧姆特性。
B.第2实施方式
图13是示意地表示第2实施方式中的半导体装置100A的构成的截面图。半导体装置100A与第1实施方式中的半导体装置100相比，第1电极141和第2电极144由相同的电极141A形成的点上不同，除此以外相同。即，半导体装置100A具备具有第1实施方式中的第1电极141和第2电极144的功能且第1实施方式中的第1电极141和第2电极144连续相连的电极141A。通过形成这样的方式，能够进行半导体装置100A的微细化。第1实施方式中，为了不使第1电极141和第2电极144接触，需要考虑由光致抗蚀剂所致的图案的极限尺寸，而在第2实施方式中，与第1实施方式相比，可以不考虑这些。
C.第3实施方式
图14是示意地表示第3实施方式中的半导体装置100B的构成的截面图。半导体装置100B与第1实施方式中的半导体装置100比较，在p型半导体区域114与第2电极144之间具备p型半导体区域118的点上不同，除此以外相同。本实施方式中，p型半导体区域118是作为p型杂质的镁(Mg)浓度高于p型半导体区域114的层。本实施方式中，越远离与第2电极144接触的面，p型半导体区域的p型杂质浓度越变低。通过制成这样的方式，能够降低p型半导体区域118与第2电极144的接触电阻。应予说明，第3实施方式的半导体装置100B中，第1电极141与第2电极144形成不同电极，但第1电极141和第2电极144可以由相同的电极形成。
D.其它实施方式
本发明不限于上述实施方式、实施例，在不脱离其主旨的范围能由各种构成实现。例如，为了解决上述课题的一部分或全部或者为了实现上述的效果的一部分或全部，可以适当地替换、组合发明内容中记载的与各方式中的技术特征对应的实施方式、实施例、变形例中的技术特征。另外，只要该技术特征在本说明书中未指明为必须特征，则可以适当地将其删除。
上述实施方式中，第2电极144与p型半导体区域114相接的面和第1电极141与n型半导体区域116相接的面为相同平面上。但是，本发明并不限于此。第2电极144和p型半导体区域114相接的面和第1电极141与n型半导体区域116相接的面可以为不是相同平面上，而是不同平面上。
图15和图16是表示变形例的示意图，是表示第2电极144与p型半导体区域114相接的面和第1电极141与n型半导体区域116相接的面不是相同平面上的形态的示意图。图15中，第2电极144和p型半导体区域114C相接的面与第1电极141和n型半导体区域116相接的面相比位于下方(－Z轴向侧)。图16中，第1电极141和n型半导体区域116相接的面与第2电极144和p型半导体区域114D相接的面相比位于下方(－Z轴向侧)。应予说明，图16中，在n型半导体区域116的下方配置基板110，但可以在Z轴向中的n型半导体区域116和基板110之间配置p型半导体区域114D。
使用本发明的半导体装置不限于上述实施方式中说明的纵型沟槽MOSFET，例如，可以为pn结合二极管、绝缘栅双极晶体管(IGBT)等。
上述实施方式中，第1电极141和第2电极144主要由钯(Pd)形成。但是，本发明不限于此。可以使用镍(Ni)、铂(Pt)代替钯(Pd)。这些元素均为第10族元素，物理化学特性相似。另外，钯(Pd)的功函数为5.12eV，镍(Ni)的功函数为5.15eV，铂(Pt)的功函数为5.65eV。即，这些的元素的功函数均为5.1eV以上，在该点上这些元素的特性相似。
上述的实施方式中，基板的材质并不局限于氮化镓(GaN)，可以为氮化铝镓(AlGaN)，可以为氮化铟镓(InGaN)，也可以为氮化铝镓铟(AlGaInN)。另外，铝、镓、铟的配合比没有特别限定。
上述的实施方式中，p型半导体区域114所含的受体元素为镁(Mg)，例如可以为锌(Zn)。
上述的实施方式中，n型半导体区域116所含的供体元素为硅(Si)，例如可以为锗(Ge)。
上述的实施方式中，离子注入的次数可以为1次，可以为2次，也可以为3次以上。离子注入的条件(例如，加速电压及剂量等)可以适当地调整。膜210的膜厚可以根据离子注入的条件进行适当地变更。另外，膜210的材质并不局限于二氧化硅(SiO2)，可以为氮化硅(SiN)、酸氮化硅(SiON)、氧化铝(Al2O3)。
上述的实施方式中，绝缘膜的材质只要为具有电绝缘性的材质即可，除了二氧化硅(SiO2)以外，可以为氮化硅(SiNx)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锆(ZrO2)、氧化铪(HfO2)、酸氮化硅(SiON)、酸氮化铝(AlON)、酸氮化锆(ZrON)、酸氮化铪(HfON)等中的至少一个。绝缘膜可以为单层，也可以为2层以上。形成绝缘膜的手法并不局限于ALD，可以为ECR溅射，也可以为ECR－CVD。

Claims (9)

1.一种半导体装置，具备：
由含有镓的氮化物半导体形成的n型半导体区域、
与所述n型半导体区域相接且由所述氮化物半导体形成的p型半导体区域、
与所述n型半导体区域欧姆接触的第1电极、
与所述p型半导体区域欧姆接触的第2电极，
所述第1电极和所述第2电极主要由相同的金属形成，
所述相同的金属是选自钯、镍、铂中的至少一种金属，
所述n型半导体区域的p型杂质浓度与所述p型半导体区域的p型杂质浓度实质上相同，
在所述n型半导体区域中，n型杂质浓度与p型杂质浓度之差为1.0×1020cm－3以上。
2.根据权利要求1所述的半导体装置，其中，所述第1电极和所述第2电极为相同的电极。
3.根据权利要求1或2所述的半导体装置，其中，所述n型半导体区域中，n型杂质浓度与p型杂质浓度之差为1.0×1021cm－3以下。
4.根据权利要求1或2所述的半导体装置，其中，所述氮化物半导体含有铝和铟的至少一方。
5.根据权利要求1或2所述的半导体装置，其中，所述p型半导体区域的p型杂质浓度为1.0×1018cm-3以上。
6.根据权利要求1或2所述的半导体装置，其中，所述p型半导体区域所含的p型杂质含有镁和锌的至少一方。
7.根据权利要求1或2所述的半导体装置，其中，所述n型半导体区域所含的n型杂质含有硅和锗的至少一方。
8.根据权利要求1或2所述的半导体装置，其中，越远离与所述第2电极接触的面，所述p型半导体区域的p型杂质浓度变得越低。
9.根据权利要求1或2所述的半导体装置，其中，所述n型半导体区域与所述第1电极接触的面和所述p型半导体区域与所述第2电极接触的面在不同的平面上。
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