CN107167685B - 倒装焊接的电学测试方法及*** - Google Patents

倒装焊接的电学测试方法及*** Download PDF

Info

Publication number
CN107167685B
CN107167685B CN201710504024.4A CN201710504024A CN107167685B CN 107167685 B CN107167685 B CN 107167685B CN 201710504024 A CN201710504024 A CN 201710504024A CN 107167685 B CN107167685 B CN 107167685B
Authority
CN
China
Prior art keywords
circuit board
test circuit
test
soldered ball
metallic pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710504024.4A
Other languages
English (en)
Other versions
CN107167685A (zh
Inventor
黄寓洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SUZHOU SUNA PHOTOELECTRIC Co Ltd
Original Assignee
SUZHOU SUNA PHOTOELECTRIC Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SUZHOU SUNA PHOTOELECTRIC Co Ltd filed Critical SUZHOU SUNA PHOTOELECTRIC Co Ltd
Priority to CN201710504024.4A priority Critical patent/CN107167685B/zh
Publication of CN107167685A publication Critical patent/CN107167685A/zh
Application granted granted Critical
Publication of CN107167685B publication Critical patent/CN107167685B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/04Housings; Supporting members; Arrangements of terminals

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种倒装焊接的电学测试方法及***。所述测试方法包括:提供第一测试电路板,所述第一测试电路板上设置有复数个彼此电学隔离的第一金属图形,提供第二测试电路板,所述第二测试电路板上设置有复数个彼此电学隔离的第二金属图形,设置沿设定路径间隔分布的多个金属焊球,提供主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;然后分别进行导通形和短路测试。本发明提供的测试方法简单易操作,成本低,使用方便,可以测试倒装焊工艺以后芯片是够正常连通,并能够有效发现存在的短路问题,能够针对性的改进工艺和提高倒装焊的质量。

Description

倒装焊接的电学测试方法及***
技术领域
本发明特别涉及一种倒装焊接的电学测试方法及***,属于半导体制造和测量技术领域。
背景技术
倒装互联技术在半导体制造工艺中被广泛应用。这种技术能够实现两种芯片之间的混合连接,焊点密度高,可靠性好,被广泛应用于焦平面探测器阵列(FPA),LED光源阵列,空间光调制器阵列等光电芯片与其对应的读出电路或者驱动电路的连接。但是光电芯片往往价格昂贵,倒装焊工艺中的焊球直径一般在20μm左右,直接测试不仅成本高昂,而且测试难度也很高。
发明内容
本发明的主要目的在于提供一种倒装焊接的电学测试方法及***,以克服现有技术的不足。
为实现前述发明目的,本发明采用的技术方案包括:
本发明实施例提供了一种倒装焊接的电学测试方法,包括:
提供第一测试电路板,所述第一测试电路板上设置有复数个彼此电学隔离的第一金属图形,
提供第二测试电路板,所述第二测试电路板上设置有复数个彼此电学隔离的第二金属图形,
设置沿设定路径间隔分布的N个金属焊球,N为正整数,
提供主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;
以及,将该N个金属焊球交替经复数个第一金属图形、复数个第二金属图形电连接,从而将该N个金属焊球串联形成一串联电路,并将所述的两个探针分别与所述串联电路的两端电连接而形成一测试电路,再观察测试电路是否正常导通;
或者,将该N个金属焊球与第一测试电路板或第二测试电路板配合,且使任一个金属焊球仅可与相应的一第一金属图形或一第二金属图形电性接触,再将所述的两个探针分别与第1个金属焊球、第N个金属焊球电连接而形成一测试电路,再观察测试电路是否短路。
本发明实施例还提供了一种倒装焊接的电学测试***,包括:
第一测试电路板,具有复数个彼此电学隔离的第一金属图形,
第二测试电路板,具有复数个彼此电学隔离的第二金属图形,
沿设定路径间隔分布的N个金属焊球,N为正整数,
主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;
当进行导通性测试时,该N个金属焊球交替经第一金属图形、第二金属图形电连接而形成一串联电路,而所述的两个探针分别与所述串联电路的首、尾段端电连接而形成一测试电路;
当进行短路测试时,该N个金属焊球与第一测试电路板或第二测试电路板配合,且任一个金属焊球仅可与相应的一第一金属图形或一第二金属图形电性接触,而所述的两个探针分别与第1个金属焊球、第N个金属焊球电连接而形成一测试电路。
与现有技术相比,本发明的优点包括:本发明提供的测试方法简单易操作,成本低,使用方便,可以测试倒装焊工艺以后芯片是够正常连通,并能够有效发现存在的短路问题,能够针对性的改进工艺和提高倒装焊的质量。
附图说明
图1是本发明实施例1中导通性测试设计的图形结构示意图;
图2是本发明实施例1中导通性测试设计的局部放大结构示意图;
图3是本发明实施例1中导通性测试设计图形的细节结构示意图;
图4是本发明实施例2中短路测试设计的图形结构示意图;
图5是本发明实施例中第一测试电路板和/或第二测试电路版的导通性和短路测试图形分布示意图。
具体实施方式
鉴于现有技术中的不足,本案发明人经长期研究和大量实践,得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明实施例一方面提供了一种倒装焊接的电学测试方法,包括:
提供第一测试电路板,所述第一测试电路板上设置有复数个彼此电学隔离的第一金属图形,
提供第二测试电路板,所述第二测试电路板上设置有复数个彼此电学隔离的第二金属图形,
设置沿设定路径间隔分布的N个金属焊球,N为正整数,
提供主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;
以及,将该N个金属焊球交替经复数个第一金属图形、复数个第二金属图形电连接,从而将该N个金属焊球串联形成一串联电路,并将所述的两个探针分别与所述串联电路的两端电连接而形成一测试电路,再观察测试电路是否正常导通;
或者,将该N个金属焊球与第一测试电路板或第二测试电路板配合,且使任一个金属焊球仅可与相应的一第一金属图形或一第二金属图形电性接触,再将所述的两个探针分别与第1个金属焊球、第N个金属焊球电连接而形成一测试电路,再观察测试电路是否短路。
进一步的,所述方法包括:
将其中的一探针和一第一焊盘电性接触,所述第一焊盘和仅与第1个金属焊球电连接的第二金属图形电性结合;以及
将另一探针和一第二焊盘电性接触,所述第二焊盘和仅与第N个金属焊球电连接的第二金属图形电性结合;
所述第一焊盘和第二焊盘均设置在第二测试电路板上。
进一步的,该N个金属焊球中除第1个金属焊球和第N个金属焊球之外的任意一个金属焊球均同时以表面的不同位点与一第一金属图形、一第二金属图形电性接触。
进一步的,所述方法具体包括:
于第一测试电路板上沉积复数个彼此电学隔离的第一金属图形,
于第二测试电路板上沉积复数个彼此电学隔离的第二金属图形,
于第一测试电路板和/或第二测试电路板沉积介质层,
在第一测试电路板和/或第二测试电路板上对应于焊点和焊盘处加工出窗口,
于焊点位置处沉积金属焊柱,
使用倒装焊机进行倒装焊,以形成包括N个金属焊球的焊球阵列。
在一些较为具体的实施方案,所述方法包括:至少通过光刻、剥离和电子束蒸发方式,于第一测试电路板、第二测试电路板上沉积第一金属图形、第二金属图形。
在一些较为具体的实施方案,所述方法包括:至少通过光刻和反应离子刻蚀方式在第一测试电路板和/或第二测试电路板上对应于焊点和焊盘处加工出窗口;
在一些较为具体的实施方案,所述方法包括:至少通过光刻和热蒸发方式在对应于焊点处进行金属焊柱的沉积,所述金属焊柱包括In柱。
进一步的,所述方法包括:若测试电路短路,则判断倒装焊接存在质量问题。
本发明实施例的另一个方面还提供了一种倒装焊接的电学测试***,包括:
第一测试电路板,具有复数个彼此电学隔离的第一金属图形,
第二测试电路板,具有复数个彼此电学隔离的第二金属图形,
沿设定路径间隔分布的N个金属焊球,N为正整数,
主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;
当进行导通性测试时,该N个金属焊球交替经第一金属图形、第二金属图形电连接而形成一串联电路,而所述的两个探针分别与所述串联电路的首、尾段端电连接而形成一测试电路;
当进行短路测试时,该N个金属焊球与第一测试电路板或第二测试电路板配合,且任一个金属焊球仅可与相应的一第一金属图形或一第二金属图形电性接触,而所述的两个探针分别与第1个金属焊球、第N个金属焊球电连接而形成一测试电路。
进一步的,仅与第1个金属焊球电连接的第一金属图形或第二金属图形还与设置在第一测试电路板或第二测试电路板上的第一焊盘电性结合,仅与第N个金属焊球电连接的第一金属图形或第二金属图形还与设置在第一测试电路板或第二测试电路板上的第二焊盘电性结合,其中一探针与第一焊盘电性接触,另一探针与第二焊盘电性接触。
进一步的,所述第一焊盘和第二焊盘均设置在第二测试电路板上,仅与第1个金属焊球电连接的第二金属图形与第一焊盘电性结合,仅与第N个金属焊球电连接的第二金属图形与第二焊盘电性结合。
进一步的,该N个金属焊球中除第1个金属焊球和第N个金属焊球之外的任意一个金属焊球均同时以表面的不同位点与一第一金属图形、一第二金属图形电性接触。
本发明提供的测试方法简单,成本低,使用方便,可以测试倒装焊工艺以后芯片是够正常连通,并能够有效发现存在的短路问题,能够针对性的改进工艺和提高倒装焊的质量。
如下将结合具体实施例对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明通过制作一对测试电路板,并在其上沉积相对应的金属图形以后沉积焊球金属,钝化开孔以后进行倒装焊,并完成测试。
实施例1导通性测试
本实施例涉及对一个电路板上的选定的一条或两条线路的导通性进行测试。更具体的,参阅图1所示,本实施例系对一个电路板上的两条选定线路的A、B点的导通性进行测试(其中,连接测试的路径可以是若干行/列像素,也可以是某个角落的一串像素,根据需要而定),相应测试方法如下:
提供主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;
提供一对测试电路板(第一测试电路板和第二测试电路板),并依据业界已知的方案,通过光刻、剥离和电子束蒸发等方式,于第一测试电路板、第二测试电路板上沉积复数个彼此电学隔离的第一金属图形、第二金属图形(第一金属图形亦可称为上层金属图形,第二金属图形亦可称为下层金属图形,上层金属图形和下层金属图形可以是相同或不相同的,并可依据实际需求而设计)。
采用业界已知的方式于第一测试电路板和/或第二测试电路板沉积介质层(如氧化硅或氮化硅等),
采用业界已知的方式在第一测试电路板和/或第二测试电路板上对应于焊点和焊盘处加工出窗口,
依据业界已知的方案,通过光刻和热蒸发等方式在对应于焊点处进行In柱的沉积;
依据业界已知的方案,使用倒装焊机进行倒装焊,以形成包括N个In球的焊球阵列,N为正整数;
将该N个In球交替经复数个第一金属图形、复数个第二金属图形电连接(第一金属图形和第二金属图形与In球的连接方式可参阅图2所示),从而将该N个In球串联形成一串联电路(参阅图3所示),该N个In球中除第1个In球(对应于A点)和第N个In球(对应于B点)之外的任意一个In球均同时以表面的不同位点与一第一金属图形、一第二金属图形电性接触,将所述的两个探针分别与所述串联电路的两端电连接而形成一测试电路,再观察测试电路是否正常导通。
实施例2短路测试
本实施例涉及对一个电路板上的选定的一条或多条线路是否存在短路进行测试。其中一种典型的测试图形如图4所示。相应的测试方法如下:
提供测试模块(与实施例1相同);
提供一测试电路板(可以是第二测试电路板),其可按照实施例1的方式制作;
将该N个In球与第二测试电路板配合,且使任一个In球仅可与相应的一第二金属图形电性接触,与第一个In球电连接的第二金属图形电连接设置第一焊盘,与第N个In球电连接的第二金属图形电连接设置有第二焊盘(第一焊盘和第二焊盘同时设置在第二测试电路板上),再将所述的两个探针分别与第1个In球、第N个In球电连接而形成一测试电路,再观察测试电路是否短路。
若测试电路短路,则判断倒装焊接存在质量问题(例如焊球存在被挤压变形等缺陷)。此时可以结合X光透视、超声扫描等手段,可以快速定位问题点,改进工艺。
前述各测试电路板的结构和形式可以依据实际需求而定,其可仅包含用以进行导通性测试的电路结构,也可以仅包含用以进行短路测试的电路结构,当然也可以同时包含这两种电路结构,例如其形式可以参阅图5所示。
应当理解,上述实施例仅为说明本发明的技术构思及特点,其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种倒装焊接的电学测试方法,其特征在于包括:
提供第一测试电路板,所述第一测试电路板上设置有复数个彼此电学隔离的第一金属图形,
提供第二测试电路板,所述第二测试电路板上设置有复数个彼此电学隔离的第二金属图形,
设置沿设定路径间隔分布的N个金属焊球,N为正整数,
提供主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;
以及,将该N个金属焊球交替经复数个第一金属图形、复数个第二金属图形电连接,从而将该N个金属焊球串联形成一串联电路,并将所述的两个探针分别与所述串联电路的两端电连接而形成一测试电路,再观察测试电路是否正常导通;
或者,将该N个金属焊球与第一测试电路板或第二测试电路板配合,且使任一个金属焊球仅可与相应的一第一金属图形或一第二金属图形电性接触,再将一探针与第1个金属焊球电连接、另一探针与第N个金属焊球电连接而形成一测试电路,再观察测试电路是否短路。
2. 根据权利要求1所述的倒装焊接的电学测试方法,其特征在于包括:
将其中的一探针和一第一焊盘电性接触,所述第一焊盘和仅与第1个金属焊球电连接的第二金属图形电性结合;以及
将另一探针和一第二焊盘电性接触,所述第二焊盘和仅与第N个金属焊球电连接的第二金属图形电性结合;
所述第一焊盘和第二焊盘均设置在第二测试电路板上。
3.根据权利要求1或2所述的倒装焊接的电学测试方法,其特征在于:该N个金属焊球中除第1个金属焊球和第N个金属焊球之外的任意一个金属焊球均同时以表面的不同位点与一第一金属图形、一第二金属图形电性接触。
4.根据权利要求3所述的倒装焊接的电学测试方法,其特征在于具体包括:
于第一测试电路板上沉积复数个彼此电学隔离的第一金属图形,
于第二测试电路板上沉积复数个彼此电学隔离的第二金属图形,
于第一测试电路板和/或第二测试电路板沉积介质层,
在第一测试电路板和/或第二测试电路板上对应于焊点和焊盘处加工出窗口,
于焊点位置处沉积金属焊柱,
使用倒装焊机进行倒装焊,以形成包括N个金属焊球的焊球阵列。
5.根据权利要求4所述的倒装焊接的电学测试方法,其特征在于包括:
至少通过光刻、剥离和电子束蒸发方式,于第一测试电路板、第二测试电路板上沉积第一金属图形、第二金属图形;
和/或,至少通过光刻和反应离子刻蚀方式在第一测试电路板和/或第二测试电路板上对应于焊点和焊盘处加工出窗口;
和/或,至少通过光刻和热蒸发方式在对应于焊点处进行金属焊柱的沉积,所述金属焊柱包括In柱。
6.根据权利要求4所述的倒装焊接的电学测试方法,其特征在于包括:若测试电路短路,则判断倒装焊接存在质量问题。
7.一种倒装焊接的电学测试***,其特征在于包括:
第一测试电路板,具有复数个彼此电学隔离的第一金属图形,
第二测试电路板,具有复数个彼此电学隔离的第二金属图形,
沿设定路径间隔分布的N个金属焊球,N为正整数,
主要由一探针、测试电源、电流和/或电压测试装置及另一探针顺次串联形成的测试模块;
当进行导通性测试时,该N个金属焊球交替经第一金属图形、第二金属图形电连接而形成一串联电路,而所述的两个探针分别与所述串联电路的首、尾段端电连接而形成一测试电路;
当进行短路测试时,该N个金属焊球与第一测试电路板或第二测试电路板配合,且任一个金属焊球仅可与相应的一第一金属图形或一第二金属图形电性接触,而一探针与第1个金属焊球电连接、另一探针与第N个金属焊球电连接而形成一测试电路。
8.根据权利要求7所述的倒装焊接的电学测试***,其特征在于:仅与第1个金属焊球电连接的第一金属图形或第二金属图形还与设置在第一测试电路板或第二测试电路板上的第一焊盘电性结合,仅与第N个金属焊球电连接的第一金属图形或第二金属图形还与设置在第一测试电路板或第二测试电路板上的第二焊盘电性结合,其中一探针与第一焊盘电性接触,另一探针与第二焊盘电性接触。
9.根据权利要求8所述的倒装焊接的电学测试***,其特征在于:所述第一焊盘和第二焊盘均设置在第二测试电路板上,仅与第1个金属焊球电连接的第二金属图形与第一焊盘电性结合,仅与第N个金属焊球电连接的第二金属图形与第二焊盘电性结合。
10.根据权利要求7-9中任一项所述的倒装焊接的电学测试***,其特征在于:该N个金属焊球中除第1个金属焊球和第N个金属焊球之外的任意一个金属焊球均同时以表面的不同位点与一第一金属图形、一第二金属图形电性接触。
CN201710504024.4A 2017-06-27 2017-06-27 倒装焊接的电学测试方法及*** Active CN107167685B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710504024.4A CN107167685B (zh) 2017-06-27 2017-06-27 倒装焊接的电学测试方法及***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710504024.4A CN107167685B (zh) 2017-06-27 2017-06-27 倒装焊接的电学测试方法及***

Publications (2)

Publication Number Publication Date
CN107167685A CN107167685A (zh) 2017-09-15
CN107167685B true CN107167685B (zh) 2019-09-06

Family

ID=59826742

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710504024.4A Active CN107167685B (zh) 2017-06-27 2017-06-27 倒装焊接的电学测试方法及***

Country Status (1)

Country Link
CN (1) CN107167685B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110488134A (zh) * 2019-07-10 2019-11-22 中国科学院上海技术物理研究所 一种用于焦平面器件倒焊工艺的快速验证评估芯片和方法
CN111725152B (zh) * 2020-06-12 2021-12-28 北京时代民芯科技有限公司 一种基于倒装焊的塑封菊花链电路结构及测试方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1823277A (zh) * 2003-08-05 2006-08-23 飞思卡尔半导体公司 具有测试焊盘结构的集成电路以及测试方法
CN203275467U (zh) * 2013-04-17 2013-11-06 竞陆电子(昆山)有限公司 Pcb板低阻和开短路同步测试***
CN104515874A (zh) * 2013-09-26 2015-04-15 北大方正集团有限公司 用于电路板测试的转接板及测试方法、测试装置
CN205374651U (zh) * 2015-12-25 2016-07-06 南通富士通微电子股份有限公司 一种基板开短路测试载具

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8993432B2 (en) * 2011-11-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure and method of testing electrical characteristics of through vias

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1823277A (zh) * 2003-08-05 2006-08-23 飞思卡尔半导体公司 具有测试焊盘结构的集成电路以及测试方法
CN203275467U (zh) * 2013-04-17 2013-11-06 竞陆电子(昆山)有限公司 Pcb板低阻和开短路同步测试***
CN104515874A (zh) * 2013-09-26 2015-04-15 北大方正集团有限公司 用于电路板测试的转接板及测试方法、测试装置
CN205374651U (zh) * 2015-12-25 2016-07-06 南通富士通微电子股份有限公司 一种基板开短路测试载具

Also Published As

Publication number Publication date
CN107167685A (zh) 2017-09-15

Similar Documents

Publication Publication Date Title
US6895346B2 (en) Method for test conditions
CN102937695B (zh) 一种硅通孔超薄晶圆测试结构及测试方法
TWI329902B (en) Bump test units and apparatus, and methods for testing bumps
TW528874B (en) Non-destructive inspection method
CN107167685B (zh) 倒装焊接的电学测试方法及***
US4881029A (en) Semiconductor integrated circuit devices and methods for testing same
KR20130083824A (ko) 반도체 집적 회로 장치의 검사 방법 및 반도체 집적 회로 장치
CN103630824A (zh) 芯片同测***
CN109669113A (zh) 测试互连电路的装置和方法以及制造半导体器件的方法
CN206282851U (zh) 半导体测试结构
KR20130083825A (ko) 반도체 집적 회로 장치의 검사 방법 및 반도체 집적 회로 장치
US20150380328A1 (en) Circuit Probing Structures and Methods for Probing the Same
CN110531125A (zh) 空间转换器、探针卡及其制造方法
CN101017182A (zh) 晶片级老化和测试
US7221173B2 (en) Method and structures for testing a semiconductor wafer prior to performing a flip chip bumping process
US8378701B2 (en) Non-contact determination of joint integrity between a TSV die and a package substrate
CN106771405B (zh) 一种球栅阵列式集成电路接口适配器
CN109698138B (zh) 半导体失效定位测试单元及其失效定位方法
CN111653497A (zh) 一种测试结构及测试方法
CN109935527A (zh) 接触孔检测方法
US11081469B2 (en) Three-dimensional integrated circuit test and improved thermal dissipation
KR101320934B1 (ko) 반도체 디바이스 및 그 제작 방법
Yang et al. Detection of failure sites by focused ion beam and nano-probing in the interconnect of three-dimensional stacked circuit structures
JP2002203882A (ja) 電子デバイスの製造方法
JP7488492B2 (ja) 半導体ウエハ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant