CN107124188A - 极化码的编码方法、译码方法、编码设备和译码设备 - Google Patents

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Abstract

本发明提供一种极化码的编码方法、译码方法、编码装置和译码装置，该编码方法，包括：编码设备根据需要传输至译码设备的目标信息，生成第一比特序列，该第一比特序列包括信息比特和固定比特，该信息比特用于承载该目标信息，该固定比特用于承载预设信息；该编码设备根据该第一比特序列，确定校验比特；该编码设备根据该第一比特序列和该校验比特，生成第二比特序列；该编码设备根据该第二比特序列，生成极化码序列，能够减小译码处理的延时，改善用户体验。

Description

极化码的编码方法、译码方法、编码设备和译码设备
技术领域
本发明涉及通信领域，并且更具体地，涉及极化码的编码方法、译码方法、编码设备和译码设备。
背景技术
通信***通常采用信道编码提高数据传输的可靠性，以保证通信的质量。其中，极化(Polar)码是第一个从理论上证明可以取得香农容量且具有低编译码复杂度的好码。
在循环冗余校验(CRC，Cyclic Redundancy Check)辅助下，采用增强传统的串行抵消(SC，Successive Cancellation)译码算法，例如，基于SC算法改进得到的串行抵消列表(SCL，Successive Cancellation List)译码算法、串行抵消堆栈(SCS，SuccessiveCancellation Stack)译码算法和串行抵消混合(SCH，Successive Cancellation Hybrid)译码算法等，能够显著提高Polar码的误帧率(Frame Error Rate，FER)性能。
在编码端，在现有的Polar码和CRC校验级联过程时，通过以下步骤进行：
1.对长度为K－α的序列X(即，用于承载待发送的信息)，添加长度为α的CRC校验码，得到长度为K的序列Y，即，将添加了CRC校验码的序列Y作为信息比特；
2.对上述序列Y进行码率为K/N的Polar码编码。即，首先，对序列Y***N－K个固定比特(通常为0)，得到长度为N的序列Z，并使Z序列乘以核矩阵，得到最终的Polar码序列。
此情况下，在译码端，需要获取所接收到的Polar码序列中的信息比特的估值后，才能够进行CRC校验，特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，即，需要获取每个路径中的信息比特之后，才能够进行CRC校验，大大增加了译码处理的延时，影响用户体验。
发明内容
本发明实施例提供一种极化码的编码方法、译码方法、编码装置和译码装置，能够减小译码处理的延时，改善用户体验。
第一方面，提供了一种极化码的编码方法，包括：编码设备根据需要传输至译码设备的目标信息，生成第一比特序列，该第一比特序列包括信息比特和固定比特，该信息比特用于承载该目标信息，该固定比特用于承载预设信息；该编码设备根据该第一比特序列，确定校验比特；该编码设备根据该第一比特序列和该校验比特，生成第二比特序列；该编码设备根据该第二比特序列，生成极化码序列。
结合第一方面及其上述实现方式，在第一方面的第一种实现方式中，在该第二比特序列中，该校验比特在该第一比特序列之后。从而能够满足现有通信标准中对待校验比特和校验比特的位置关系的要求。
结合第一方面及其上述实现方式，在第一方面的第二种实现方式中，该编码设备根据该第一比特序列，确定校验比特，包括：该编码设备根据该第一比特序列的长度，确定并行度M，M≥2；该编码设备根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
通过基于并行度M，同时进行针对该第一比特序列中的M个比特的校验处理，能够缩短校验处理的时间，减小传输时延。
结合第一方面及其上述实现方式，在第一方面的第三种实现方式中，并行度M为2的整数次幂。并且，该第一比特序列的长度为2的整数次幂。
通过使并行度M和第一比特序列的长度为2的整数次幂，能够容易地获得并行度M。
结合第一方面及其上述实现方式，在第一方面的第四种实现方式中，该方法还包括：该编码设备向该译码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置。
通过向译码设备发送第一指示信息，能够使译码设备根据该第一指示信息从第二比特序列中区分第一比特序列和校验比特，从而能够提高编码设备生成该第二比特序列时的灵活度，具体地说，能够提高编码设备确定第一比特序列和校验比特的位置关系时的灵活度。
结合第一方面及其上述实现方式，在第一方面的第五种实现方式中，该编码设备根据该第一比特序列，确定校验比特，包括：该编码设备对该第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；该编码设备根据该P个子比特序列，确定校验比特，其中，该校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的。
通过对第一比特序列进行分段处理，能够使编码设备和译码设备并行地对第一比特序列中的个子比特序列进行校验处理，能够缩短校验处理的时间，减小传输时延。
结合第一方面及其上述实现方式，在第一方面的第六种实现方式中，在第二比特序列中，每个子比特序列与所对应的子校验比特相邻。
通过使每个子比特序列与所对应的子校验比特相邻配置，能够容易地确定各子比特序列所对应的子校验比特。
结合第一方面及其上述实现方式，在第一方面的第七种实现方式中，在第二比特序列中，每个子比特序列位于所对应的子校验比特之前。从而能够满足现有通信标准中对待校验比特和校验比特的位置关系的要求。
结合第一方面及其上述实现方式，在第一方面的第八种实现方式中，该编码设备根据该P个子比特序列，确定校验比特，包括：该编码设备根据第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；该编码设备根据该第p个子比特序列所对应的并行度，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子校验比特。
通过基于并行度m，同时进行针对一个子比特序列的m个比特的校验处理，能够缩短校验处理的时间，减小传输时延。
结合第一方面及其上述实现方式，在第一方面的第九种实现方式中，该方法还包括：该编码端设备向该译码设备发送第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
通过向译码设备发送第二指示信息，能够使译码设备根据该第二指示信息从第二比特序列中区分每个子比特序列以及每个子比特序列所对应的子校验序列，从而能够提高编码设备生成该第二比特序列时的灵活度，具体地说，能够提高编码设备确定每个子比特序列以及每个子比特序列所对应的子校验序列的位置关系时的灵活度。
结合第一方面及其上述实现方式，在第一方面的第十种实现方式中，每个子比特序列的长度为2的整数次幂。并且，并行度m为2的整数次幂。
通过使并行度m和第一比特序列的长度为2的整数次幂，能够容易地获得并行度m。
第二方面，提供了一种极化码的译码方法，包括：译码设备获取极化码序列；该译码设备对该极化码序列进行译码处理，以获取至少一个第二比特序列，其中，该第二比特序列包括第一比特序列和校验比特，其中，该校验比特是基于该第一比特序列生成的，该第一比特序列包括信息比特和固定比特，该信息比特用于承载目标信息，该固定比特用于承载预设信息；该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从该至少一个第二比特序列中确定目标第二比特序列，其中，该目标第二比特序列所对应的验证比特与该目标第二比特序列中的校验比特相同；该译码设备根据该目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
结合第二方面，在第二方面的第一种实现方式中，在该第二比特序列中，该校验比特在该第一比特序列之后。从而能够满足现有通信标准中对待校验比特和校验比特的位置关系的要求。
结合第二方面及其上述实现方式，在第二方面的第二种实现方式中，该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，包括：该译码设备根据该第一比特序列的长度，确定并行度M，M≥2；该译码设备根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
通过基于并行度M，同时进行针对该第一比特序列中的M个比特的校验处理，能够缩短校验处理的时间，减小传输时延。
结合第二方面及其上述实现方式，在第二方面的第三种实现方式中，该第一比特序列的长度为2的整数次幂。并且，并行度M为2的整数次幂。
通过使并行度M和第一比特序列的长度为2的整数次幂，能够容易地获得并行度M。
结合第二方面及其上述实现方式，在第二方面的第四种实现方式中，在该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特之前，该方法还包括：该译码设备接收该编码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置；该译码设备根据该第一指示信息，确定每个第二比特序列中的第一比特序列和校验比特。
通过接收编码设备发送的第一指示信息，能够使译码设备根据该第一指示信息从第二比特序列中区分第一比特序列和校验比特，从而能够提高编码设备生成该第二比特序列时的灵活度，具体地说，能够提高编码设备确定第一比特序列和校验比特的位置关系时的灵活度。
结合第二方面及其上述实现方式，在第二方面的第五种实现方式中，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定波特，P≥2，并且，每个第二比特序列中的校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的，以及该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从该L个第二比特序列中确定目标第二比特序列，包括：该译码设备确定每个第二比特序列中的P个子比特序列和P个子校验比特；该译码设备根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，其中，每个第二比特序列所对应的验证比特包括P个子验证比特，该P个子比特序列与该P个子验证比特一一对应，每个子验证比特是根据该对应的子比特序列生成的；该译码设备根据每个第二比特序列所对应的P个子验证比特和每个第二比特序列中的P个子校验比特，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，该子比特序列所对应的子验证比特和该子比特序列所对应的子校验比特相同。
通过对第一比特序列进行分段处理，能够使编码设备和译码设备并行地对第一比特序列中的个子比特序列进行校验处理，能够缩短校验处理的时间，减小传输时延。
结合第二方面及其上述实现方式，在第二方面的第六种实现方式中，在第二比特序列中，每个子比特序列与所对应的子校验比特相邻。
通过使每个子比特序列与所对应的子校验比特相邻配置，能够容易地确定各子比特序列所对应的子校验比特。
结合第二方面及其上述实现方式，在第二方面的第七种实现方式中，在第二比特序列中，每个子比特序列位于所对应的子校验比特之前。从而能够满足现有通信标准中对待校验比特和校验比特的位置关系的要求。
结合第二方面及其上述实现方式，在第二方面的第八种实现方式中，该译码设备根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，包括：该译码设备根据每个第二比特序列中的第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；该译码设备根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子验证比特。
通过基于并行度m，同时进行针对一个子比特序列的m个比特的校验处理，能够缩短校验处理的时间，减小传输时延。
结合第二方面及其上述实现方式，在第二方面的第九种实现方式中，该方法还包括：该译码端设备接收该编码设备发送的第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
通过接收编码设备发送的第二指示信息，能够使译码设备根据该第二指示信息从第二比特序列中区分每个子比特序列以及每个子比特序列所对应的子校验序列，从而能够提高编码设备生成该第二比特序列时的灵活度，具体地说，能够提高编码设备确定每个子比特序列以及每个子比特序列所对应的子校验序列的位置关系时的灵活度。
结合第二方面及其上述实现方式，在第二方面的第十种实现方式中，每个子比特序列的长度为2的整数次幂。并且，并行度m为2的整数次幂。
通过使并行度m和第一比特序列的长度为2的整数次幂，能够容易地获得并行度m。
第三方面，提供了一种极化码的编码装置，包括：生成单元，用于根据需要传输至译码设备的目标信息，生成第一比特序列，该第一比特序列包括信息比特和固定比特，该信息比特用于承载该目标信息，该固定比特用于承载预设信息；校验单元，用于根据该第一比特序列，确定校验比特；编码单元，用于根据该第一比特序列和该校验比特，生成第二比特序列，并用于根据该第二比特序列，生成极化码序列。
结合第三方面，在第三方面的第一种实现方式中，该校验单元具体用于根据该第一比特序列的长度，确定并行度M，M≥2；用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
结合第三方面及其上述实现方式，在第三方面的第二种实现方式中，该编码装置还包括：发送单元，用于向该译码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置。
结合第三方面及其上述实现方式，在第三方面的第三种实现方式中，该校验单元具体用于对该第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；用于根据该P个子比特序列，确定校验比特，其中，该校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的。
结合第三方面及其上述实现方式，在第三方面的第四种实现方式中，该校验单元具体用于根据第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；用于根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子校验比特。
结合第三方面及其上述实现方式，在第三方面的第五种实现方式中，该编码装置还包括：发送单元，用于向该译码设备发送第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
第四方面，提供了一种极化码的译码装置，包括：获取单元，用于获取极化码序列；译码单元，用于对该极化码序列进行译码处理，以获取至少一个第二比特序列，其中，该第二比特序列包括第一比特序列和校验比特，其中，该校验比特是基于该第一比特序列生成的，该第一比特序列包括信息比特和固定比特，该信息比特用于承载目标信息，该固定比特用于承载预设信息；校验单元，用于根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从该至少一个第二比特序列中确定目标第二比特序列，其中，该目标第二比特序列所对应的验证比特与该目标第二比特序列中的校验比特相同；确定单元，用于根据该目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
结合第四方面，在第四方面的第一种实现方式中，该校验单元具体用于根据该第一比特序列的长度，确定并行度M，M≥2；用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
结合第四方面及其上述实现方式，在第四方面的第二种实现方式中，该译码装置还包括：接收单元，用于接收该编码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置；该校验单元还用于根据该第一指示信息，确定每个第二比特序列中的第一比特序列和校验比特。
结合第四方面及其上述实现方式，在第四方面的第三种实现方式中，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定波特，P≥2，并且，每个第二比特序列中的校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的，以及该译码单元具体用于确定每个第二比特序列中的P个子比特序列和P个子校验比特；用于根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，其中，每个第二比特序列所对应的验证比特包括P个子验证比特，该P个子比特序列与该P个子验证比特一一对应，每个子验证比特是根据该对应的子比特序列生成的；用于根据每个第二比特序列所对应的P个子验证比特和每个第二比特序列中的P个子校验比特，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，该子比特序列所对应的子验证比特和该子比特序列所对应的子校验比特相同。
结合第四方面及其上述实现方式，在第四方面的第四种实现方式中，该校验单元具体用于根据每个第二比特序列中的第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；用于根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子验证比特。
结合第四方面及其上述实现方式，在第四方面的第五种实现方式中，该译码装置还包括：接收单元，用于接收该编码设备发送的第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
第五方面，提供了一种极化码的编码设备，包括：总线；与该总线相连的处理器；与该总线相连的存储器；其中，该处理器通过该总线，调用该存储器中存储的程序，以用于根据需要传输至译码设备的目标信息，生成第一比特序列，该第一比特序列包括信息比特和固定比特，该信息比特用于承载该目标信息，该固定比特用于承载预设信息；该处理器用于根据该第一比特序列，确定校验比特；该处理器用于根据该第一比特序列和该校验比特，生成第二比特序列；该处理器用于根据该第二比特序列，生成极化码序列。
结合第五方面，在第五方面的第一种实现方式中，该处理器具体用于根据该第一比特序列的长度，确定并行度M，M≥2；该处理器具体用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
结合第五方面及其上述实现方式，在第五方面的第二种实现方式中，该编码设备还包括与该总线相连的发射器；以及该处理器还用于控制该发射机向该译码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置。
结合第五方面及其上述实现方式，在第五方面的第三种实现方式中，该处理器具体用于对该第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；该处理器具体用于根据该P个子比特序列，确定校验比特，其中，该校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的。
结合第五方面及其上述实现方式，在第五方面的第四种实现方式中，该处理器具体用于根据第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；该处理器具体用于根据该第p个子比特序列所对应的并行度，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子校验比特。
结合第五方面及其上述实现方式，在第五方面的第五种实现方式中，该编码设备还包括与该总线相连的发射器；以及该处理器还用于控制该发射机向该译码设备发送第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
第六方面，提供了一种极化码的译码设备，包括：总线；与该总线相连的处理器；与该总线相连的存储器；其中，该处理器通过该总线，调用该存储器中存储的程序，以用于获取极化码序列；该处理器用于对该极化码序列进行译码处理，以获取至少一个第二比特序列，其中，该第二比特序列包括第一比特序列和校验比特，其中，该校验比特是基于该第一比特序列生成的，该第一比特序列包括信息比特和固定比特，该信息比特用于承载目标信息，该固定比特用于承载预设信息；该处理器用于根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从该至少一个第二比特序列中确定目标第二比特序列，其中，该目标第二比特序列所对应的验证比特与该目标第二比特序列中的校验比特相同；该处理器用于根据该目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
结合第六方面，在第六方面的第一种实现方式中，该处理器具体用于根据该第一比特序列的长度，确定并行度M，M≥2；该处理器具体用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
结合第六方面及其上述实现方式，在第六方面的第二种实现方式中，该译码设备还包括与该总线相连的接收器；以及该处理器还用于控制该接收机接收该编码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置。
结合第六方面及其上述实现方式，在第六方面的第三种实现方式中，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定波特，P≥2，并且，每个第二比特序列中的校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的，以及该处理器具体用于确定每个第二比特序列中的P个子比特序列和P个子校验比特；该处理器具体用于根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，其中，每个第二比特序列所对应的验证比特包括P个子验证比特，该P个子比特序列与该P个子验证比特一一对应，每个子验证比特是根据该对应的子比特序列生成的；
该处理器具体用于根据每个第二比特序列所对应的P个子验证比特和每个第二比特序列中的P个子校验比特，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，该子比特序列所对应的子验证比特和该子比特序列所对应的子校验比特相同。
结合第六方面及其上述实现方式，在第六方面的第四种实现方式中，该处理器具体用于根据每个第二比特序列中的第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；该处理器具体用于根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子验证比特。
结合第六方面及其上述实现方式，在第六方面的第五种实现方式中，该译码设备还包括与该总线相连的接收器；以及该处理器还用于控制该接收机接收该编码设备发送的第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
第七方面，提供了一种计算机程序产品，该计算机程序产品包括：计算机程序代码，当该计算机程序代码被网络设备的接收单元、处理单元、发送单元或接收器、处理器、发送器运行时，使得该网络设备执行上述第一方面，及其各种实现方式中的任一种极化码的编码方法。
第八方面，提供了一种计算机程序产品，该计算机程序产品包括：计算机程序代码，当该计算机程序代码被网络设备的接收单元、处理单元、发送单元或接收器、处理器、发送器运行时，使得该网络设备执行上述第二方面，及其各种实现方式中的任一种极化码的译码方法。
第九方面，提供了一种计算机可读存储介质，该计算机可读存储介质存储有程序，该程序使得用户设备执行上述第一方面，及其各种实现方式中的任一种极化码的编码方法。
第十方面，提供了一种计算机可读存储介质，该计算机可读存储介质存储有程序，该程序使得用户设备执行上述第二方面，及其各种实现方式中的任一种极化码的译码方法。
根据本发明实施例的极化码的编码方法、译码方法、编码设备和译码设备，通过使编码设备对包括信息比特和固定比特的第一比特序列进行校验处理，以确定校验比特，并将该第一比特序列与该校验比特进行合并，生成第二比特序列，其后，编码设备可以根据该第二比特序列，生成极化码序列，从而，译码设备可以在对该极化码序列进行译码处理而获取该第二比特序列后，基于该第二比特序列中的校验比特，对该第二比特序列中的第一比特序列进行校验处理，即，能够在确定信息比特之前，完成校验过程。特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，在本发明实施例中，能够在无需获取每个路径中的信息比特的情况下进行校验处理，从而可以仅保留校验通过的路径，并将该校验通过的路径中的信息比特作为译码输出，大大缩短了译码处理的延时，改善了用户体验。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本文所述的各个实施例的无线通信***的示图。
图2是在无线通信环境中执行本发明实施方式的极化码的编码方法的***的示图。
图3是在无线通信环境中执行本发明实施方式的极化码的译码方法的***的示图。
图4是本发明一个实施例的极化码的编码方法的流程图。
图5是本发明实施例的CRC的基本原理的示意图。
图6是发明实施例的CRC的并行处理的基本原理的示意图。
图7是发明实施例的CRC的并行处理的一个流程示意图。
图8是发明实施例的CRC的并行处理的另一个流程示意图。
图9是本发明一个实施例的编码过程的一例的示意图。
图10是本发明一个实施例的编码过程的另一例的示意图。
图11是本发明一个实施例的极化码的译码方法的流程图。
图12是本发明一个实施例的译码过程的一例的示意图。
图13是本发明一个实施例的极化码的编码装置的框图。
图14是本发明一个实施例的极化码的译码装置的框图。
图15是适用本发明实施例的极化码的编码设备的示意性结构图。
图16是适用本发明实施例的极化码的译码设备的示意性结构图。
图17是适用本发明实施例的极化码的编码方法或译码方法的接入终端的结构图。
图18是适用本发明实施例的极化码的编码方法或译码方法的网络设备的结构图。
具体实施方式
现在参照附图描述多个实施例，其中用相同的附图标记指示本文中的相同元件。在下面的描述中，为便于解释，给出了大量具体细节，以便提供对一个或多个实施例的全面理解。然而，很明显，也可以不用这些具体细节来实现所述实施例。在其它例子中，以方框图形式示出公知结构和设备，以便于描述一个或多个实施例。
在本说明书中使用的术语"部件"、"模块"、"***"等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件、或执行中的软件。例如，部件可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过图示，在计算设备上运行的应用和计算设备都可以是部件。一个或多个部件可驻留在进程和/或执行线程中，部件可位于一个计算机上和/或分布在2个或更多个计算机之间。此外，这些部件可从在上面存储有各种数据结构的各种计算机可读介质执行。部件可例如根据具有一个或多个数据分组(例如来自与本地***、分布式***和/或网络间的另一部件交互的二个部件的数据，例如通过信号与其它***交互的互联网)的信号通过本地和/或远程进程来通信。
本发明实施例的极化码的编码方法或译码方法的执行主体可以是接入终端。接入终端也可以称为***、用户单元、用户站、移动站、移动台、远方站、远程终端、移动设备、用户终端、终端、无线通信设备、用户代理、用户装置或用户设备(UE，User Equipment)。接入终端可以是蜂窝电话、无绳电话、会话启动协议(SIP，Session Initiation Protocol)电话、无线本地环路(WLL，Wireless Local Loop)站、个人数字处理(PDA，Personal DigitalAssistant)、具有无线通信功能的手持设备、计算设备或连接到无线调制解调器的其它处理设备。
或者，本发明实施例的极化码的编码方法或译码方法的执行主体可以是网络设备。网络设备可用于与移动设备通信，网络设备可以是全球移动通讯(GSM，Global Systemof Mobile communication)或码分多址(CDMA，Code Division Multiple Access)中的基站(BTS，Base Transceiver Station)，也可以是宽带码分多址(WCDMA，Wideband CodeDivision Multiple Access)中的基站(NB，NodeB)，还可以是长期演进(LTE，Long TermEvolution，)中的演进型基站(eNB或eNodeB，Evolutional Node B)，或者中继站或接入点，或者未来5G网络中的基站设备等。
此外，本发明的各个方面或特征可以实现成方法、装置或使用标准编程和/或工程技术的制品。本申请中使用的术语"制品"涵盖可从任何计算机可读器件、载体或介质访问的计算机程序。例如，计算机可读介质可以包括，但不限于:磁存储器件，例如，硬盘、软盘或磁带等；光盘，例如，压缩盘(CD，Compact Disk)、数字通用盘(DVD，Digital VersatileDisk)等；智能卡和闪存器件，例如，可擦写可编程只读存储器(EPROM，ErasableProgrammable Read-Only Memory)等。
另外，本文描述的各种存储介质可代表用于存储信息的一个或多个设备和/或其它机器可读介质。术语"机器可读介质"可包括但不限于，无线信道和能够存储、包含和/或承载指令和/或数据的各种其它介质。
现在，参照图1，示出根据本文所述的各个实施例的无线通信***100。无线通信***100包括网络设备102，网络设备102可包括多个天线组。每个天线组可以包括一个或多个天线，例如，一个天线组可包括天线104和106，另一个天线组可包括天线108和110，附加组可包括天线112和114。图1中对于每个天线组示出了2个天线，然而可对于每个组使用更多或更少的天线。网络设备102可附加地包括发射机链和接收机链，本领域普通技术人员可以理解，它们均可包括与信号发送和接收相关的多个部件，例如，处理器、调制器、复用器、解调器、解复用器或天线等。
网络设备102可以与一个或多个接入终端(例如，接入终端116和接入终端122)通信。然而，可以理解，网络设备102可以与类似于接入终端116或122的任意数目的接入终端通信。接入终端116和122可以是例如蜂窝电话、智能电话、便携式电脑、手持通信设备、手持计算设备、卫星无线电装置、全球定位***、PDA和/或用于在无线通信***100上通信的任意其它适合设备。如图所示，接入终端116与天线112和114通信，其中天线112和114通过前向链路118向接入终端116发送信息，并通过反向链路120从接入终端116接收信息。此外，接入终端122与天线104和106通信，其中天线104和106通过前向链路124向接入终端122发送信息，并通过反向链路126从接入终端122接收信息。在频分双工(FDD，Frequency DivisionDuplex)***中，例如，前向链路118可利用与反向链路120所使用的不同频带，前向链路124可利用与反向链路126所使用的不同频带。此外，在时分双工(TDD，Time Division Duplex)***中，前向链路118和反向链路120可使用共同频带，前向链路124和反向链路126可使用共同频带。
被设计用于通信的每组天线和/或区域称为网络设备102的扇区。例如，可将天线组设计为与网络设备102覆盖区域的扇区中的接入终端通信。在网络设备102通过前向链路118和124分别与接入终端116和122进行通信的过程中，网络设备102的发射天线可利用波束成形来改善前向链路118和124的信噪比。此外，与网络设备通过单个天线向它所有的接入终端发送信号的方式相比，在网络设备102利用波束成形向相关覆盖区域中随机分散的接入终端116和122发送信号时，相邻小区中的移动设备会受到较少的干扰。
在给定时间，网络设备102、接入终端116或接入终端122可以是无线通信发送装置和/或无线通信接收装置。当发送数据时，无线通信发送装置可对数据进行编码以用于传输。
具体地，无线通信发送装置可获取(例如，生成、从其它通信装置接收、或在存储器中保存等)要通过信道发送至无线通信接收装置的一定数目的数据比特。这种数据比特可包含在数据的一个或多个传输块中，传输块可被分段以产生多个码块。此外，无线通信发送装置可使用Polar码编码器(图中未示出)来对每个码块编码，生成发射信号。
无线通信接收装置可获取通过信道接收无线通信发送装置发送的经过Polar码编码器进行编码处理后的信号，并且，可以通过Polar译码器(未示出)对该信号进行解码，以获取上述数据比特。
图2示出了在无线通信环境中适用本发明的极化码的编码方法的***200的示意性框图。***200包括无线通信设备202，该无线通信设备202被显示为经由信道发送数据。尽管示出为发送数据，但无线通信设备202还可经由信道接收数据，例如，无线通信设备202可同时发送和接收数据，或者，无线通信设备202也可以在不同时刻发送和接收数据，或其组合等。无线通信设备202例如可以是基站(例如，图1的基站102等)、接入终端(例如，图1的接入终端116、图1的接入终端122等)等。
无线通信设备202可以包括Polar码编码器204和发射机206。可选地，无线通信设备202还可以包括速率匹配装置。可选地，当无线通信设备202经由信道接收数据时，该无线通信设备202还可以包括一个接收机，该接收机可以单独存在，也可以与发射机206集成在一起形成一个收发机。
其中，Polar码编码器204用于对要从无线通信装置202传送的数据进行编码得到极化码。
此外，发射机206可随后在信道上传送经过Polar码编码器204(或者，Polar码编码器204和速率匹配装置)处理后的输出比特。例如，发射机206可以将相关数据发送到其它不同的无线通信装置(图中未示出)。
图3示出了在无线通信环境中适用本发明的极化码的译码方法的***300的示意性框图。***300包括无线通信设备302，该无线通信设备302被显示为经由信道接收数据。尽管示出为发送数据，但无线通信设备302还可经由信道发送数据，例如，无线通信设备302可同时发送和接收数据，或者，无线通信设备302也可以在不同时刻发送和接收数据，或其组合等。无线通信设备302例如可以是基站(例如，图1的基站102等)、接入终端(例如，图1的接入终端116、图1的接入终端122等)等。
无线通信设备302可以包括接收机306和Polar码译码器304。可选地，当无线通信设备302经由信道发送数据时，该无线通信设备302还可以包括一个发射机，该发射机可以单独存在，也可以与接收机306集成在一起形成一个收发机。
其中，接收机306可在信道接收来自其他无线通信装置发射的经过Polar码编码处理后的信号。
并且，Polar译码器304用于对该接收机306接收到的信号进行译码，获取其他无线通信装置所发送的数据。
在对具体的实施例展开描述之前，首先介绍本发明所涉及的Polar码的编译码过程：
通信***通常采用信道编码提高数据传输的可靠性，以保证通信的质量。Arikan提出的极化(Polar)码是第一个从理论上证明可以取得香农容量且具有低编译码复杂度的好码。
Polar码是一种线性块码，其生成矩阵为GN，编码过程为
其中，是Polar码的母码，是一个二进制的行矢量，长度为N，其元素为母码码字；
是一个二进制的行矢量，长度为N(即码长)并且值为2的整数次幂；
GN是一个N×N的矩阵，且这里BN是一个N×N的转置矩阵，例如比特反序排列置换(Bit Reversal)矩阵，所谓比特反序置换即是将一个长度为N序列经过排列后得到其中ya＝xb，序号a和b的二进制表示展开互为反序序列。如序列(1,2,3,4,5,6,7,8)经比特反序排列后为(1,5,3,7,2,6,4,8)；
定义为log2N个矩阵F2的克罗内克(Kronecker)乘积；
以上涉及的加法、乘法操作均为二进制伽罗华域(Galois Field)上的加法、乘法操作。
Polar码的编码过程中，中的一部分比特用来携带信息，称为信息比特，这些比特的索引的集合记作A。另外的一部分比特置为收发端预先约定的固定值，称之为固定比特，其索引的集合用A的补集Ac表示。不失一般性，这些固定比特通常被设为0，本发明的叙述中也采用这一设置；但实际上，只需要收发端预先约定，固定比特序列可以被任意设置。
当固定比特被设为0时，Polar码的编码输出可简化为：这里uA为中的信息比特集合，uA为长度为K比特的行矢量，即|A|＝K，其中，|·|表示集合中元素的个数，K为信息块的大小，是矩阵GN中由集合A中的索引对应的那些行得到的子矩阵，是一个K×N的矩阵。集合A的选取决定了Polar码的性能。
Polar码最基本的译码方法是SC译码。SC译码算法利用从信道中接收到的信号序列逐个对中的各个比特进行译码、得到的估计序列
对索引i从1到N，逐个进行以下译码判决：
其中，
上式中，为比特ui所对应的极化信道的信道转移概率函数。极化信道的转移概率函数根据用以传输编码比特的原始信道的转移概率函数W(y|x)按下式得到：
其中，如前所述，和的对应关系{0,1}N-i表示N-i个集合{0,1}的笛卡尔(Cartesian)乘积。
SC译码的优点是：1)在码长足够大时，理论上证明了Polar码在SC译码下能够达到信道容量；2)译码复杂度很低，与码长N与码长的对数log2N的乘积呈线性关系，为O(Nlog2N)。
当码长较短的时候，传统的串行抵消(Successive Cancellation，SC)译码的性能并不理想，其性能不如目前已广泛使用的低密度奇偶校验(Low-Density Parity-Check，LDPC)码或Turbo码。陆续提出了以SCL译码算法为代表的增强SC译码算法(还包括SCS译码、SCH译码等)。在信息序列中包含CRC信息的情况(HARQ传输即属于这种场景)下，通过CRC辅助的增强SC译码，如CRC辅助的SCL(CRC-Aided Successive Cancellation List，CASCL)译码、CRC辅助的SCS(CRC-Aided Successive Cancellation Stack，CASCS)译码和CRC辅助的SCH(CRC-Aided Successive Cancellation Hybrid，CASCH)译码等，Polar码能够在译码复杂度相当的情况下获得与Turbo码或LDPC码相当，甚至更优的FER性能。因此，Polar码在未来通信***中具有非常好的应用前景。
下面，结合图4对上述Polar码编码器204的具体处理过程，进行详细说明。结合图5对上述Polar码译码器304的具体处理过程，进行详细说明。
图4是本发明一个实施例的极化码的编码方法400的示意性流程图，图4所示的方法400可以由编码设备，例如，无线通信设备中的Polar码编码器执行。该方法400包括：
S410，编码设备根据需要传输至译码设备的目标信息，生成第一比特序列，该第一比特序列包括信息比特和固定比特，该信息比特用于承载该目标信息，该固定比特用于承载预设信息。
S420，该编码设备根据该第一比特序列，确定校验比特。
S430，该编码设备根据该第一比特序列和该校验比特，生成第二比特序列；
S440，该编码设备根据该第二比特序列，生成极化码序列。
具体地说，在S410，编码设备可以根据需要传输至译码设备的信息(即，目标信息的一例)生成信息比特序列X，不失一般性，设该信息比特序列X的长度(或者说，该信息比特序列X包括的比特的数量)为K-α，其中，K-α≥1。在本发明实施例中，编码设备生成信息比特序列X的过程可以与现有技术相似，这里，为了避免赘述，省略其详细说明。
其后，编码设备可以在该比特序列X中***N-K个固定比特，从而得到长度(或者说，所包括的比特数量)为N-α的比特序列Y(即，第一比特序列的一例)。在本发明实施例中，编码设备在信息比特中***固定比特从而生成上述比特序列Y的过程可以与现有技术相似，这里，为了避免赘述，省略其详细说明。
可选地，该第一比特序列的长度为2的整数次幂。
具体地说，在本发明实施例中，该比特序列Y的长度(或者说，比特序列Y所包括的比特数量)为2的整数次幂，即，设该比特序列Y的长度为B，则B满足以下式1。
B＝2j,j≥1 式1
应理解，以上列举的第一比特序列的长度仅为示例性说明，本发明并未限定于此，该比特序列Y的长度可以根据需要任意变更，例如，该比特序列Y的长度可以根据预先设定的极化码母码的码长(即，N)和CRC校验比特的长度(即，α)确定。
在S420，编码设备可以对如上所述生成的比特序列Y进行用于生成α个校验比特的CRC校验处理，或者说，CRC校验编码。
在本发明实施例中，编码设备可以对比特序列Y整体进行CRC校验处理，以生成与该比特序列Y整体相对应的α个校验比特(即，方式1)。或者，编码设备也可以对比特序列Y进行分段处理，以获取P(P≥2)个子比特序列，并分别对每个子比特序列进行CRC校验处理，以生成每个子比特序列所对应的校验比特(即，方式2)。
下面，分别对以上两种方式下的处理过程进行详细说明。
方式1
图5示出了本发明实施例的CRC的基本原理的示意图。如图5所示，在本发明实施例中，编码设备可以对比特序列Y进行串行处理，每次处理1比特。在图5所示处理方式中，g0～gα-1为以下式2中矩阵G中的元素，其中，g0～gα-1的取值为0或1，具体的取值可以根据现有技术中CRC处理过程中的规定来确定。b0～bα-1表示寄存器，用于存储中间值，并根据指示将所存储的数值进行输出。Yi表示第i次处理(或者说，第i次输入的比特序列Y中)的比特，i∈[0，N-α]。其中，N-α为待校验的序列(即，比特序列Y)的长度，另外图5和图6中的表示乘运算，表示模2加运算。
如图5所示，以对比特序列Y中的第i个比特Yi的处理为例，编码设备首先将Yi于存储在寄存器bα-1中的中间值进行加运算(为了便于理解和说明，将计算结果记做Yi’)，Yi’被输入至寄存器b0。并且，g0与Yi’进行乘运算后的结果被与从寄存器b0输出的值(即，Yi’)进行加运算后输出至寄存器b1，g1与Yi’进行乘运算后的结果被与从寄存器b1输出的值进行加运算后输出至寄存器b2，以此类推，能够对寄存器bα-1中存储的中间值进行更新。从而，比特序列Y中的各比特均处理完成后，可以将寄存器bα-1存储的最终值作为校验序列(即，序列W)。
在本发明实施例中，可以将上述CRC校验过程可以通过以下式2表示。
Si＝R·Si-1+G·Yi 式2
其中，
其中，Si是一个长度为α的向量，表示第i个中间状态，i∈[1，α]，T表示转置。
应理解，以上列举的图5所示CRC处理的方法仅为示例性说明，本发明并未限定于此，例如，在本发明实施例中，编码设备还可以采用多比特并行处理的方式进行CRC处理。
即，可选地，该编码设备根据该第一比特序列，获取校验序列，包括：该编码设备根据该第一比特序列的长度，确定并行度M，M≥2；
该编码设备根据该并行度M，对该第一比特序列进行校验处理，以获取该校验序列。
具体地说，在本发明实施了中，并行度M表示编码段进行校验处理时同时处理的比特的数量。
例如，编码设备可以根据需要校验的比特序列(即，第一比特序列)的长度来确定该并行度M，例如，如果该第一比特序列的长度较大，则可以使并行度M较大，以缩短校验处理的时间。
应理解，以上列举的用于确定并行度M的具体参数可确定方式仅为示例性说明，本发明并未限定于此，例如，编码设备还可以基于用户设定或***规定的校验处理时间(或者说，处理时延)、编码设备自身的处理性能等来确定该并行度M，例如，如果用户设定或***规定的校验处理时间较短，则可以使并行度M较大，以缩短校验处理的时间。
图6示出了发明实施例的CRC的并行处理的基本原理的示意图。如图6所示，编码设备可以采用并行处理方式，对比特序列Y进行CRC校验处理。
如图6所示，编码设备可以对比特序列Y进行串并变化处理，得到第i次校验处理所处理的M个比特(即，Yi～Yi+M－1)，其后，编码设备可以使该Yi～Yi+M－1与矩阵[RM-1G RM-2G …G]相乘，得到的α个比特(即，Y’i～Y’i+α-1)。并且，编码设备可以使矩阵RM与上一次迭代的中间状态相乘得到的α个比特Y”i～Y”i+α-1。最后，编码设备可以使Y’i～Y’i+α-1与Y”i～Y”i+α-1进行模2加，得到α个校验比特s0～sα-1。
假设并行度为M，即每次处理M个比特，则CRC校验过程可以通过以下式3表示。
其中，RM表示M个R相乘，T表示转置。
当比特序列Y的长度不能被并行度M整除时，不能简单地由上述图6或式3所示方式实现，需要通过两步进行计算：
(1)计算前个比特，并行度为M1＝M；
(2)计算最后个比特，并行度为
图7示出了此情况下，发明实施例的CRC的并行处理的流程示意图。如图7所示，编码设备可以对比特序列Y进行串并变化处理得到基于并行度M1进行校验处理的比特以及基于并行度M2进行校验处理的比特并基于并行度M1对比特进行校验处理，基于并行度M2对比特进行校验处理。
在实际应用中，需要支持多种不同的比特序列Y(即，在信息比特中***固定比特之后形成的序列)的长度，如果针对所有的长度N-α，M1的取值相同，则M2的值有可能不同。设M2有q种可能的情况下，在共用一个CRC模块时，可以采用图8所示的CRC的并行处理的流程。如图8所示，编码设备可以根据所确定的并行度M1，对比特序列Y进行串并变化处理得到基于并行度M1进行校验处理的比特和剩余的比特，并根据剩余的比特确定该部分剩余比特的并行度(即，M2--1～M2-q中的一种)，从而能够基于所确定的并行度，对该剩余的比特进行校验处理。
可选地，该第一比特序列的长度为2的整数次幂。
具体地说，在本发明实施例中，可以使比特序列Y的码长(或者说，包括的比特数)为2的整数次幂，从而在确定并行度时，只要使所选取的并行度的值为2的整数次幂即可，即，能够确保比特序列Y的长度能够被并行度M整除，采用一个并行度便能够完成基于并行方式的CRC校验处理，大大降低了实现复杂度，节省了处理时延，因此更适合实际***应用。
与此相对，在现有技术中，由于CRC校验处理的对象为信息比特(即，本发明实施例中的比特序列X)，以LTE协议3GPP TS 36.212与3GPP TS 36.213规定的编码块长度(即输入编码器的信息比特数量)与速率适配后可能的长度为例，信息比特数量的可能的取值共有188种，取值范围从40到6144，很难统一CRC校验处理的并行度。
应理解，以上列举的本发明所使用的并行度的确定方式仅为示例性说明，本发明并未限定于此，如果比特序列Y(第一比特序列)的长度是并行度M1的整数倍，即，N＝k·M1，则可以分k次处理，每次处理M1个比特；
如果比特序列Y的长度不是M1的整数倍，例如，N＝k·M1+M2，其中，1≤M2＜M1，M1≥2，则例如，可以分k+1次处理，前k次每次处理M1个比特(并行度为M1)，最后一次处理M2个比特(并行度为M2)。
即，在本发明实施例中，最多需要两个校验处理模块便能够完成校验处理，其中，一个校验处理模块的并行度为M1，另一个校验处理模块的并行度为M2。
在如上所述，生成了α个校验比特之后，编码设备可以将该α个校验比特作为校验序列(以下，为了便于理解和区分，记做：校验序列W)。
需要说明的是，图6和图7中的s0～sa表示上述校验序列W中的α个校验比特。
在S430，编码设备可以根据在S410生成的比特序列Y(长度为N-α)和在S420生成的校验序列W(长度为α)，确定长度为N的序列Z(即，第二比特序列的一例)。
作为示例而非限定，在本发明实施例中，比特序列Y中的比特位于序列Z中的N-α个第一预设比特位，校验序列中的比特位于序列Z中的α个第二预设比特位，其中，该第一预设比特位和第二预设比特位可以由***规定，也可以由编码设备和译码设备协商确定，本发明并未特别限定。
可选地，在该第二比特序列中，该第二预设比特位在该第一预设比特位之后。
具体地说，在本发明实施例中，编码设备可以将校验序列添加在比特序列Y之后形成序列Z，即，在本发明实施例中，第一预设比特位可以是比特序列Y中的前N-α个比特位，第二预设比特位可以是比特序列Y中的末尾的α个比特位。
应理解，以上列举的比特序列Y与校验序列之间的位置关系(或者说，该第二预设比特位在该第一预设比特位)仅为示例性说明，本发明并未限定于此，第二预设比特位与第一预设比特位的位置关系(或者说，比特序列Y中的比特与校验序列中的比特在序列Z中的位置关系)可以任意确定，只要使译码设备能够从比特在序列Z中确定比特序列Y和校验序列即可。
可选的，该编码方法还包括：该编码设备向该译码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置。
具体地说，在本发明实施例中，编码设备还可以将该第一比特序列(例如，上述第一预设比特位)的具***置的指示信息(即，第一指示信息的一例)和/或校验比特(例如，第二预设比特位)的具***置的指示信息(即，第一指示信息的另一例)发送给译码设备，从而，译码设备可以根据该第一指示信息，从该第二比特序列中确定第一比特序列和校验序列。
图9是本发明一个实施例的对第一比特币序列整体进行校验时的编码过程的一例的示意图。如图9所示，首先，编码设备可以在信息比特中***固定比特，以获取比特序列Y。其后，编码设备可以对序列Y进行校验处理，得到α个校验比特，作为序列Y所对应的子校验序列W。并且，编码设备可以将校验序列W添加至序列Y的末尾，得到长度为N的序列Z，其后，编码设备可以将该序列Z与核矩阵相乘，生成极化码。
方式2
该编码设备根据该第一比特序列，获取校验序列，包括：
该编码设备对该第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；
该编码设备根据该P个子比特序列，获取校验序列，其中，该校验序列包括P个子校验序列，该P个子比特序列与该P个子校验序列一一对应，每个子校验序列是根据该对应的子比特序列生成的。
其中，该编码设备根据该P个子比特序列，确定校验比特，包括：
该编码设备根据第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
该编码设备根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子校验比特。
具体地说，在本发明实施例中，编码设备在生成的比特序列Y之后，可以对该比特序列Y进行分段处理，以确定P个子比特序列。
需要说明的是，在本发明实施例中，子比特序列的长度可以是***或通信协议规定的，从而，译码设备能够基于***或通信协议规定，从所接收到的信号中的区分各子比特序列。
或者，在本发明实施例中，编码设备也可以自主确定子比特序列的长度，此情况下，该方法还包括：该编码端设备向该译码设备发送第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置。
即，译码设备能够根据该第二指示信息，从所接收到的信号中的区分各子比特序列。
在S420，编码设备可以对每个子比特序列分别进行CRC校验处理，以生成每个子比特序列所对应的子校验序列，即，P个子校验序列。
从而，在本发明实施例中，校验序列W可以由该P个子校验序列构成。
这里，编码设备对每个子比特序列进行CRC校验处理的方法和过程可以与上述对比特序列Y整体进行CRC校验处理的方法和过程相似，这里，为了避免赘述，省略其详细说明。
需要说明的是，在本发明实施例中，子校验序列的长度可以是***或通信协议规定的，从而，译码设备能够基于***或通信协议规定，从所接收到的信号中的区分各子校验序列。
或者，在本发明实施例中，编码设备也可以自主确定子校验序列的长度。
此情况下，例如，子校验序列的长度可以与所对应的子比特序列的长度之间具有映射关系，即，译码设备可以根据每个子比特序列的长度，确定其所对应的子校验序列的长度。
再例如，该方法还包括：该编码端设备向该译码设备发送第二指示信息，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。从译码设备能够基于该第二指示信息，从所接收到的信号中的区分各子校验序列。
并且，在本发明实施例中，在本发明实施例中，一个子比特序列(为了便于理解和区分，记做：子比特序列Yp)所对应的子校验序列(为了便于理解和区分，记做：子比特序列Wp)用于译码设备对该子比特序列Yp的验证处理(随后，对该验证处理的具体过程进行详细说明)。
另外，在本发明实施例中，对于任意两个子比特序列，其长度可以相同也可以相异，本发明并未特别限定，只要确保比特序列Y的长度为N-α；并且，对于任意两个子校验序列，其长度可以相同也可以相异，本发明并未特别限定，只要确保有该P个子校验序列构成的校验序列W的长度为α即可。
可选地，每个子比特序列的长度为2的整数次幂。
具体地说，在本发明实施例中，可以使每个子比特序列的码长(或者说，包括的比特数)为2的整数次幂，从而在确定并行度时，只要使所选取的并行度的值为2的整数次幂即可，即，能够确保子比特序列的长度能够被并行度M整除，仅需要采用一个并行度便能够完成基于并行方式的CRC校验处理，大大降低了实现复杂度，节省了处理时延，因此更适合实际***应用。
在S430，编码设备可以根据在S410生成的比特序列Y(长度为N-α)和在S420生成的校验序列W(长度为α)，确定长度为N的序列Z(即，第二比特序列的一例)。
作为示例而非限定，在本发明实施例中，比特序列Y中的比特位于序列Z中的N-α个第一预设比特位，校验序列中的比特位于序列Z中的α个第二预设比特位，其中，该第一预设比特位和第二预设比特位可以由***规定，也可以由编码设备和译码设备协商确定，本发明并未特别限定。
可选地，在该第二比特序列中，该第二预设比特位在该第一预设比特位之后。
具体地说，在本发明实施例中，编码设备可以将校验序列添加在比特序列Y之后形成序列Z，即，在本发明实施例中，第一预设比特位可以是比特序列Y中的前N-α个比特位，第二预设比特位可以是比特序列Y中的末尾的α个比特位。
应理解，以上列举的比特序列Y与校验序列之间的位置关系(或者说，该第二预设比特位在该第一预设比特位)仅为示例性说明，本发明并未限定于此，第二预设比特位与第一预设比特位的位置关系(或者说，比特序列Y中的比特与校验序列中的比特在序列Z中的位置关系)可以任意确定，只要使译码设备能够从比特在序列Z中确定比特序列Y和校验序列即可。
例如，可选地，在第二比特序列中，每个子比特序列与所对应的子校验序列相邻。
具体地说，在本发明实施例中，编码设备可以将每个子比特序列和与其相对应的子校验序列合并，例如，可以在每个子比特序列末尾添加与其相对应的子校验序列，形成P个比特序列(记做：序列Z1～序列ZP)，并将该序列Z1～序列ZP合并，形成序列Z。
图10是分段处理时编码过程的另一例的示意图。不失一般性，以将比特序列Y分为2个(P＝2)子比特序列时的处理为例：
如图10所示，首先，编码设备可以在信息比特中***固定比特，以生成序列Y，其后，编码设备可以将序列Y分成长度为λN-α1的子序列Y1和长度为(1-λ)N-α2的两个子序列Y2。
其后，编码设备可以对长度为λN-α1的序列Y1进行校验处理，得到α1个校验比特，作为序列Y1所对应的子校验序列W1。并且，编码设备可以将子校验序列W1添加至序列Y1的末尾，得到长度为λN的序列Z1。
类似地，编码设备可以对长度为(1-λ)N-α2的序列Y2进行校验处理，得到α2个校验比特，作为序列Y2所对应的子校验序列W2。并且，编码设备可以将子校验序列W2添加至序列Y2的末尾，得到长度为(1-λ)N的序列Z2。
从而，编码设备可以将序列Z1和序列Z2合并，得到长度为N的序列Z。
此情况下，序列Z可以为Y1W1Y2W2。
应理解，以上列举的序列Z的形式仅为示例性说明，本发明并未限定于此，只要能够使译码设备准确地从序列Z中区分Y1、W1、Y2和W2即可，例如，该序列Z还可以为Y1Y2W1W2。
在通过上述方式1或方式2获得长度为N的序列Z之后。
在S440，编码设备可以使序列Z乘以核矩阵(即，GN)，得到最终的极化码码字，并将其传输至译码设备。
根据本发明实施例的极化码的编码方法，通过使编码设备对包括信息比特和固定比特的第一比特序列进行校验处理，以确定校验比特，并将该第一比特序列与该校验比特进行合并，生成第二比特序列，其后，编码设备可以根据该第二比特序列，生成极化码序列，从而，译码设备可以在对该极化码序列进行译码处理而获取该第二比特序列后，基于该第二比特序列中的校验比特，对该第二比特序列中的第一比特序列进行校验处理，即，能够在确定信息比特之前，完成校验过程。特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，在本发明实施例中，能够在无需获取每个路径中的信息比特的情况下进行校验处理，从而可以仅保留校验通过的路径，并将该校验通过的路径中的信息比特作为译码输出，大大缩短了译码处理的延时，改善了用户体验。
图11是本发明一个实施例的极化码的译码方法500的示意性流程图，图9所示的方法500可以由译码设备，例如，无线通信设备中的Polar码译码器执行，该方法500包括：
S510，译码设备获取极化码序列；
S520，该译码设备对该极化码序列进行译码处理，以获取至少一个第二比特序列，其中，该第二比特序列包括第一比特序列和校验序列，其中，该校验序列是基于该第一比特序列生成的，该第一比特序列包括信息比特和固定比特，该信息比特用于承载目标信息，该固定比特用于承载预设信息；
S530，该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证序列，并根据每个第二比特序列所对应的验证序列和每个第二比特序列中的校验序列，从该至少一个第二比特序列中确定目标第二比特序列，其中，该目标第二比特序列所对应的验证序列与该目标第二比特序列中的校验序列相同；
S540，该译码设备根据该目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
其中，可选地，该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证序列，包括：
该译码设备根据该第一比特序列的长度，确定并行度M，M≥2；
该译码设备根据该并行度M，对该第一比特序列进行校验处理，以获取该校验序列。
或者，可选地，该译码设备根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证序列，包括：
该译码设备根据每个第二比特序列中的第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
该译码设备根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子验证序列。
具体地说，在S510，译码设备接收编码设备发送的极化码序列。
在S520，译码设备对所接收到的该极化码序列进行译码处理，获得该极化码序列的译码估值(即，第二比特序列的一例)，其中，该译码估值包括与上述比特序列Y相对应的序列(即，第一比特序列的一例)以及与上述校验序列W相对应的序列(即，校验序列的一例)。
需要说明的是，如图在译码设备使用例如SCL译码算法进行译码处理时，能够获取多个路径的译码估值(或者说，多个第二比特序列)，并且，每个路径的第二比特序列均包含第一比特序列和验证序列。
以下，为了便于理解和区分，不失一般性，以译码设备对第i个路径的第二比特序列(记做，第二比特序列#i)的处理为例，对后续译码过程进行详细说明。
根据上述针对编码过程的描述，该第二比特序列#i包括N个比特，其中，该第二比特序列#i中的第一比特序列(以下，为了便于理解和区分，记做：第一比特序列#i)包括K-α个信息比特，并且，该第一比特序列#i包括N-K个固定比特，该第二比特序列#i中的校验序列(以下，为了便于理解和区分，记做：校验序列#i)包括α个校验比特。
这里，该第一比特序列#i中的比特位于第二比特序列#i中的第一预设比特位，该校验序列#i中的比特位于第二比特序列#i中的第二预设比特位。
在本发明实施例中，该第一预设比特位与第二预设比特位的具***置可以由***或通信协议规定，从而，译码设备可以根据该规定，从该第二比特序列中确定第一比特序列和校验序列。
或者，可选地，在该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证序列之前，该方法还包括：
该译码设备接收该编码设备发送第一指示信息，该第一指示信息用于指示该第一预设比特位在该第二比特序列中位置，或该第一指示信息用于指示该第二预设比特位在该第二比特序列中位置；
该译码设备根据该第一指示信息，确定每个第二比特序列中的第一比特序列和校验序列。
具体地说，在本发明实施例中，编码设备还可以将第一预设比特位的具***置的指示信息(即，第一指示信息的一例)和/或第二预设比特位的具***置的指示信息(即，第一指示信息的另一例)发送给译码设备，从而，译码设备可以根据该第一指示信息，从该第二比特序列#i中确定第一比特序列#i和校验序列#i。
在本发明实施例中，该校验比特#i可能是编码设备通过上述方式1生成的。
此情况下，在S530，译码设备可以对第一比特序列#i整体进行CRC校验处理，以获取针对该第一比特序列#i整体的验证序列#i，该验证序列#i包括α个验证比特，另外，该过程与编码设备对比特序列Y整体进行CRC校验处理，以获取针对包括α个校验比特的校验序列的过程相似，这里，为了避免赘述，省略其详细说明。
需要说明的是，在本发明实施例中，译码设备也可以采用并行方式进行CRC校验处理，此情况下，译码设备所使用的并行度与编码设备所使用的并行度可以相同也可以不同，本发明并未特别限定。
可选地，该第一比特序列的长度为2的整数次幂。
可选地，该并行度M为2的整数次幂。
具体地说，在本发明实施例中，由于第一比特序列#i的长度为2的整数次幂，因此在确定并行度时，只要使所选取的并行度的值为2的整数次幂即可，采用一个并行度便能够完成基于并行方式的CRC校验处理，大大降低了实现复杂度，节省了处理时延，因此更适合实际***应用。
与此相对，在现有技术中，由于CRC校验处理的对象为信息比特(即，本发明实施例中的比特序列X)，以LTE协议3GPP TS 36.212与3GPP TS 36.213规定的编码块长度(即输入编码器的信息比特数量)与速率适配后可能的长度为例，信息比特数量的可能的取值共有188种，取值范围从40到6144，很难统一CRC校验处理的并行度。
在获取验证序列#i之后，译码设备可以将该验证序列#i和校验序列#i进行对比，
如果验证序列#i与校验序列#i相同，则译码设备可以确定该第一比特序列#i通过验证，并在S540，译码设备可以从该第一比特序列#i中提取信息比特，并获取承载于该信息比特中的目标信息。
如果验证序列#i与校验序列#i不相同，则译码设备可以确定该第一比特序列#i未通过验证，并可以将第二比特序列#i(或者说，第一比特序列#i)舍弃。
在本发明实施例中，该校验比特也可能是编码设备通过上述方式2生成的。
此情况下，可选地，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定波特，P≥2，并且，每个第二比特序列中的校验序列包括P个子校验序列，该P个子比特序列与该P个子校验序列一一对应，每个子校验序列是根据该对应的子比特序列生成的，以及
该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证序列，并根据每个第二比特序列所对应的验证序列和每个第二比特序列中的校验序列，从该L个第二比特序列中确定目标第二比特序列，包括：
该译码设备确定每个第二比特序列中的P个子比特序列和P个子校验序列；
该译码设备根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证序列，其中，每个第二比特序列所对应的验证序列包括P个子验证序列，该P个子比特序列与该P个子验证序列一一对应，每个子验证序列是根据该对应的子比特序列生成的；
该译码设备根据每个第二比特序列所对应的P个子验证序列和每个第二比特序列中的P个子校验序列，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，该子比特序列所对应的子验证序列和该子比特序列所对应的子校验序列相同。
其中，可选地，该译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证序列，包括：
该译码设备根据该第一比特序列的长度，确定并行度M，M≥2；
该译码设备根据该并行度M，对该第一比特序列进行校验处理，以获取该校验序列。
具体地说，在本发明实施例中，译码设备可以确定第一比特序列#i所包括的各子比特序列，以及，校验序列#i所包括的各子校验序列。
在本发明实施例中，各子比特序列的长度和位置以及各子校验序列的长度和位置可以是有***或者通信协议规定的，从而，译码设备可以根据该规定，区分各子比特序列和各子校验序列。
或者，该方法还包括：
该译码端设备接收该编码设备发送的第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列。
具体地说，在本发明实施例中，编码设备还可以向译码设备发送每个子比特序列在该第二比特序列#i中的位置的指示信息，以及每个子校验序列在该第二比特序列#i中的位置的指示信息(即，第二指示信息的一例)，从而，译码设备可以根据该第二指示信息，区分各子比特序列和各子校验序列。
从而，在S530，译码设备可以对各子比特序列分别进行CRC校验处理，以获取每个子比特序列所对应的验证序列(记做：子验证序列)，其中，所有子验证序列共包括α个验证比特，另外，该过程与编码设备对每个子比特序列进行CRC校验处理，以获取各子校验序列的过程相似，这里，为了避免赘述，省略其详细说明。
可选地，每个子比特序列的长度为2的整数次幂。
可选地，该并行度M为2的整数次幂。
具体地说，在本发明实施例中，由于第一比特序列#i中的每个子比特序列的长度为2的整数次幂，因此在确定对每个子比特序列进行CRC校验处理所使用的并行度时，只要使所选取的并行度的值为2的整数次幂即可，仅需要采用一个并行度便能够完成基于并行方式的CRC校验处理，大大降低了实现复杂度，节省了处理时延，因此更适合实际***应用。
与此相对，在现有技术中，由于CRC校验处理的对象为信息比特(即，本发明实施例中的比特序列X)，以LTE协议3GPP TS 36.212与3GPP TS 36.213规定的编码块长度(即输入编码器的信息比特数量)与速率适配后可能的长度为例，信息比特数量的可能的取值共有188种，取值范围从40到6144，很难统一CRC校验处理的并行度。
如上所述，译码设备可以确定在获取第一比特序列#i中的每个子序列所对应的子验证序列，不失一般性，将第一比特序列#i中的第j个子序列(记做：子序列#j)所对应的子验证序列记做子验证序列#j，将校验序列#i中与该子序列#j相对应的子校验序列记做：子校验序列#j。
之后，译码设备可以将该子验证序列#j和子校验序列#j进行对比，
如果子验证序列#j与子校验序列#j相同，则译码设备可以确定该子序列#j通过验证；
如果子验证序列#j与子校验序列#j不相同，则译码设备可以确定该子序列#j未通过验证，并且，可以将第一比特序列#i(或者说，第二比特序列#i)舍弃。
从而，译码设备可以确定该多路第二序列中所有子序列均通过验证的一路第二比特序列(记做：目标第二比特序列)，在S440，译码设备可以从该目标第二比特序列所包括的第一比特序列中提取信息比特，并获取承载于该信息比特中的目标信息。
图12是译码过程的一例的示意图，如图12所示，译码设备可以对所接收到的计划进行基于SCL译码算法的译码处理，以获取L个路径的第二比特序列(包括第一比特序列和校验比特)，其后，译码设备可以对每个路径的第二比特序列中的第一比特序列进行校验处理，得到每个路径的验证比特，进而，译码设备可以对每个路径的验证比特和校验比特进行对比处理，从而，译码设备能够确定验证比特和校验比特相同的一个路径，作为验证通过的路径，并从该路径的第二比特序列中提取信息比特，确定为编码段发送的信息。
根据本发明实施例的极化码的译码方法通过使编码设备对包括信息比特和固定比特的第一比特序列进行校验处理，以确定校验比特，并将该第一比特序列与该校验比特进行合并，生成第二比特序列，其后，编码设备可以根据该第二比特序列，生成极化码序列，从而，译码设备可以在对该极化码序列进行译码处理而获取该第二比特序列后，基于该第二比特序列中的校验比特，对该第二比特序列中的第一比特序列进行校验处理，即，能够在确定信息比特之前，完成校验过程。特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，在本发明实施例中，能够在无需获取每个路径中的信息比特的情况下进行校验处理，从而可以仅保留校验通过的路径，并将该校验通过的路径中的信息比特作为译码输出，大大缩短了译码处理的延时，改善了用户体验。
上文中，结合图1至图12，详细描述了根据本发明实施例的极化码的编码方法和译码方法，下面，将结合图13和图14，详细描述根据本发明实施例的极化码的编码装置和译码装置。
图13是本发明一个实施例的极化码的编码装置600的结构框图。图13所示的极化码的编码装置600包括：生成单元610，与该生成单元610相连的校验单元620，与该校验单元620和生成单元610相连的编码单元630。
其中，该生成单元610用于根据需要传输至译码设备的目标信息，生成第一比特序列，该第一比特序列包括信息比特和固定比特，该信息比特用于承载该目标信息，该固定比特用于承载预设信息。
该校验单元620用于从生成单元610获取该第一比特序列，并根据该第一比特序列，确定校验比特。；
该编码单元630，用于从生成单元610获取该第一比特序列，从校验单元620获取该校验比特，并根据该第一比特序列和该校验比特，生成第二比特序列，进而用于根据该第二比特序列，生成极化码序列。
可选地，该校验单元具体用于根据该第一比特序列的长度，确定并行度M，M≥2；
用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
可选地，该编码装置还包括：
发送单元，用于向该译码设备发送第一指示信息，该第一指示信息用于指示该第一预设比特位在该第二比特序列中位置，或
该第一指示信息用于指示该第二预设比特位在该第二比特序列中位置。
可选地，该校验单元具体用于对该第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；
用于根据该P个子比特序列，确定校验比特，其中，该校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的。
可选地，该校验单元具体用于根据第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度，其中，p∈[1，P]；
用于根据该第p个子比特序列所对应的并行度，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子校验比特。
可选地，该编码装置还包括：
发送单元，用于向该译码设备发送第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列。
根据本发明实施例的极化码的编码装置600可对应于本发明实施例的极化码的编码方法500的实施主体，并且，该极化码的编码装置600中的各单元和上述其他操作和/或功能分别为了实现图4中的极化码的编码方法500的相应流程，为了简洁，在此不再赘述。
根据本发明实施例的极化码的编码装置，通过使编码设备对包括信息比特和固定比特的第一比特序列进行校验处理，以确定校验比特，并将该第一比特序列与该校验比特进行合并，生成第二比特序列，其后，编码设备可以根据该第二比特序列，生成极化码序列，从而，译码设备可以在对该极化码序列进行译码处理而获取该第二比特序列后，基于该第二比特序列中的校验比特，对该第二比特序列中的第一比特序列进行校验处理，即，能够在确定信息比特之前，完成校验过程。特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，在本发明实施例中，能够在无需获取每个路径中的信息比特的情况下进行校验处理，从而可以仅保留校验通过的路径，并将该校验通过的路径中的信息比特作为译码输出，大大缩短了译码处理的延时，改善了用户体验。
图14是本发明一个实施例的极化码的译码装置700的结构框图。图14所示的极化码的译码装置700包括：获取单元710，与该获取单元710相连的译码单元720，与该译码单元相连的校验单元730，与该校验单元730相连的确定单元740。
其中，该获取单元710用于获取极化码序列。
该译码单元720用于对从该获取单元710获取的该极化码序列进行译码处理，以获取至少一个第二比特序列，其中，该第二比特序列包括位于第一预设比特位的第一比特序列和位于第二预设比特位的校验比特，其中，该校验比特是基于该第一比特序列生成的，该第一比特序列包括信息比特和固定比特，该信息比特用于承载目标信息，该固定比特用于承载预设信息；
校验单元730用于根据从该译码单元720获取的每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从该至少一个第二比特序列中确定目标第二比特序列，其中，该目标第二比特序列所对应的验证比特与该目标第二比特序列中的校验比特相同；
确定单元740用于根据从该校验单元730获取的该目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
可选地，该校验单元具体用于根据该第一比特序列的长度，确定并行度M，M≥2；
用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
可选地，该译码装置还包括：
接收单元，用于接收该编码设备发送第一指示信息，该第一指示信息用于指示该第一预设比特位在该第二比特序列中位置，或该第一指示信息用于指示该第二预设比特位在该第二比特序列中位置；
该校验单元还用于根据该第一指示信息，确定每个第二比特序列中的第一比特序列和校验比特。
可选地，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2，并且，每个第二比特序列中的校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的，以及
该译码单元具体用于确定每个第二比特序列中的P个子比特序列和P个子校验比特；
用于根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，其中，每个第二比特序列所对应的验证比特包括P个子验证比特，该P个子比特序列与该P个子验证比特一一对应，每个子验证比特是根据该对应的子比特序列生成的；
用于根据每个第二比特序列所对应的P个子验证比特和每个第二比特序列中的P个子校验比特，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，该子比特序列所对应的子验证比特和该子比特序列所对应的子校验比特相同。
可选地，该校验单元具体用于根据每个第二比特序列中的第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
用于根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子验证比特。
可选地，该译码装置还包括：
接收单元，用于接收该编码设备发送的第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列。
根据本发明实施例的极化码的译码装置700可对应于本发明实施例的极化码的译码方法500的实施主体，并且，该极化码的译码装置700中的各单元和上述其他操作和/或功能分别为了实现图11中的极化码的译码方法500的相应流程，为了简洁，在此不再赘述。
根据本发明实施例的极化码的译码装置，通过使编码设备对包括信息比特和固定比特的第一比特序列进行校验处理，以确定校验比特，并将该第一比特序列与该校验比特进行合并，生成第二比特序列，其后，编码设备可以根据该第二比特序列，生成极化码序列，从而，译码设备可以在对该极化码序列进行译码处理而获取该第二比特序列后，基于该第二比特序列中的校验比特，对该第二比特序列中的第一比特序列进行校验处理，即，能够在确定信息比特之前，完成校验过程。特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，在本发明实施例中，能够在无需获取每个路径中的信息比特的情况下进行校验处理，从而可以仅保留校验通过的路径，并将该校验通过的路径中的信息比特作为译码输出，大大缩短了译码处理的延时，改善了用户体验。
图15是适用本发明实施例的极化码的编码设备的示意性结构图。如图15所示，该设备800包括：处理器810和发射器820，处理器810和发射器820相连，可选地，该设备800还包括存储器830，存储器830与处理器810相连，进一步可选地，该设备800包括总线***840。其中，处理器810、存储器820和发送器830可以通过总线***840相连，该存储器830可以用于存储指令，该处理器810用于执行该存储器830存储的指令，以控制接收器820接收信息或信号；
处理器810用于根据需要传输至译码设备的目标信息，生成第一比特序列，该第一比特序列包括信息比特和固定比特，该信息比特用于承载该目标信息，该固定比特用于承载预设信息；
该处理器810用于根据该第一比特序列，确定校验比特；
该处理器810用于根据该第一比特序列和该校验比特，生成第二比特序列；
该处理器810用于根据该第二比特序列，生成极化码序列。
可选地，该处理器具体用于根据该第一比特序列的长度，确定并行度M，M≥2；
该处理器具体用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
可选地，该编码设备还包括与该总线相连的发射器；以及
该处理器还用于控制该发射机向该译码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置。
可选地，该处理器具体用于对该第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；
该处理器具体用于根据该P个子比特序列，确定校验比特，其中，该校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的。
可选地，该处理器具体用于根据第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
该处理器具体用于根据该第p个子比特序列所对应的并行度，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子校验比特。
可选地，该编码设备还包括与该总线相连的发射器；以及
该处理器还用于控制该发射机向该译码设备发送第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
该编码设备可以嵌入或本身即为接入终端或网络设备。
根据本发明实施例的极化码的编码设备800可对应于本发明实施例的极化码的编码方法500的实施主体，并且，该极化码的编码设备800中的各单元和上述其他操作和/或功能分别为了实现图4中的极化码的编码方法500的相应流程，为了简洁，在此不再赘述。
根据本发明实施例的极化码的编码设备，通过使编码设备对包括信息比特和固定比特的第一比特序列进行校验处理，以确定校验比特，并将该第一比特序列与该校验比特进行合并，生成第二比特序列，其后，编码设备可以根据该第二比特序列，生成极化码序列，从而，译码设备可以在对该极化码序列进行译码处理而获取该第二比特序列后，基于该第二比特序列中的校验比特，对该第二比特序列中的第一比特序列进行校验处理，即，能够在确定信息比特之前，完成校验过程。特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，在本发明实施例中，能够在无需获取每个路径中的信息比特的情况下进行校验处理，从而可以仅保留校验通过的路径，并将该校验通过的路径中的信息比特作为译码输出，大大缩短了译码处理的延时，改善了用户体验。
图16是适用本发明实施例的极化码的译码设备的示意性结构图。如图16所示，该设备900包括：处理器910和接收器920，处理器910和接收器920相连，可选地，该设备900还包括存储器930，存储器930与处理器910相连，进一步可选地，该设备900包括总线***940。其中，处理器910、存储器920和发送器930可以通过总线***940相连，该存储器930可以用于存储指令，该处理器910用于执行该存储器930存储的指令，以控制接收器920接收信息或信号；
该处理器910用于获取极化码序列；
该处理器910用于对该极化码序列进行译码处理，以获取至少一个第二比特序列，其中，该第二比特序列包括第一比特序列和校验比特，其中，该校验比特是基于该第一比特序列生成的，该第一比特序列包括信息比特和固定比特，该信息比特用于承载目标信息，该固定比特用于承载预设信息；
该处理器910用于根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从该至少一个第二比特序列中确定目标第二比特序列，其中，该目标第二比特序列所对应的验证比特与该目标第二比特序列中的校验比特相同；
该处理器910用于根据该目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
可选地，该处理器具体用于根据该第一比特序列的长度，确定并行度M，M≥2；
该处理器具体用于根据该并行度M，对该第一比特序列进行校验处理，以获取该校验比特。
可选地，该译码设备还包括与该总线相连的接收机；以及
该处理器还用于控制该接收机接收该编码设备发送第一指示信息，该第一指示信息用于指示该第一比特序列在该第二比特序列中位置，或该第一指示信息用于指示该校验比特在该第二比特序列中位置。
可选地，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定波特，P≥2，并且，每个第二比特序列中的校验比特包括P个子校验比特，该P个子比特序列与该P个子校验比特一一对应，每个子校验比特是根据该对应的子比特序列生成的，以及
该处理器具体用于确定每个第二比特序列中的P个子比特序列和P个子校验比特；
该处理器具体用于根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，其中，每个第二比特序列所对应的验证比特包括P个子验证比特，该P个子比特序列与该P个子验证比特一一对应，每个子验证比特是根据该对应的子比特序列生成的；
该处理器具体用于根据每个第二比特序列所对应的P个子验证比特和每个第二比特序列中的P个子校验比特，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，该子比特序列所对应的子验证比特和该子比特序列所对应的子校验比特相同。
可选地，该处理器具体用于根据每个第二比特序列中的第p个子比特序列的长度，确定该第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
该处理器具体用于根据该第p个子比特序列所对应的并行度m，对该第p个子比特序列进行校验处理，以获取该第p个子比特序列所对应的子验证比特。
可选地，该译码设备还包括与该总线相连的接收机；以及
该处理器还用于控制该接收机接收该编码设备发送的第二指示信息，该第二指示信息用于指示该第一比特序列中的每个子比特序列在该第二比特序列中的位置，并且，该第二指示信息用于指示每个子比特序列所对应的子校验序列在该第二比特序列中的位置。
该译码设备可以嵌入或本身即为接入终端或网络设备。
根据本发明实施例的极化码的译码设备900可对应于本发明实施例的极化码的译码方法500的实施主体，并且，该极化码的译码设备900中的各单元和上述其他操作和/或功能分别为了实现图11中的极化码的译码方法500的相应流程，为了简洁，在此不再赘述。
根据本发明实施例的极化码的译码设备，通过使编码设备对包括信息比特和固定比特的第一比特序列进行校验处理，以确定校验比特，并将该第一比特序列与该校验比特进行合并，生成第二比特序列，其后，编码设备可以根据该第二比特序列，生成极化码序列，从而，译码设备可以在对该极化码序列进行译码处理而获取该第二比特序列后，基于该第二比特序列中的校验比特，对该第二比特序列中的第一比特序列进行校验处理，即，能够在确定信息比特之前，完成校验过程。特别是在基于SCL译码算法等的译码过程中，能够获得多个路径的估值，在本发明实施例中，能够在无需获取每个路径中的信息比特的情况下进行校验处理，从而可以仅保留校验通过的路径，并将该校验通过的路径中的信息比特作为译码输出，大大缩短了译码处理的延时，改善了用户体验。
图17是在无线通信***中有助于执行前述极化码的编码方法或译码方法的接入终端1000的示图。接入终端1000包括接收机1002，接收机1002用于从例如接收天线(未示出)接收信号，并对所接收的信号执行典型的动作(例如过滤、放大、下变频等)，并对调节后的信号进行数字化以获得采样。接收机1002可以是例如MMSE(最小均方误差，MinimumMean-Squared Error)接收机。接入终端1000还可包括解调器1004，解调器1004可用于解调所接收的信号并将它们提供至处理器1006用于信道估计。处理器1006可以是专用于分析由接收机1002接收的信息和/或生成由发射机1016发送的信息的处理器、用于控制接入终端1000的一个或多个部件的处理器、和/或用于分析由接收机1002接收的信号、生成由发射机1016发送的信息并控制接入终端1000的一个或多个部件的控制器。
接入终端1000可以另外包括存储器1008，后者可操作地耦合至处理器1006，并存储以下数据：要发送的数据、接收的数据以及与执行本文所述的各种动作和功能相关的任意其它适合信息。存储器1008可附加地存储极化码处理的相关的协议和/或算法。
实际的应用中，接收机1002还可以耦合至极化码译码器1012和速率匹配设备(图中未示出)。
在本发明实施例中，极化码译码器1012可以在处理器1006的控制下执行上述方法500的具体过程。
此外，接入终端1000还可以包括调制器1014和发射机1016，该发射机1016用于向例如基站、另一接入终端等发送信号。
实际的应用中，发射机1016还可以耦合至极化码编码器1018和速率匹配设备(图中未示出)。
在本发明实施例中，极化码编码器1018可以在处理器1006的控制下执行上述方法400的具体过程。
尽管图17中极化码译码器1012或极化码r编码器1018是与处理器1006分离的，但是可以理解，极化码译码器1012或极化码r编码器1018也可以是处理器1006或多个处理器(未示出)的一部分。另外，接收机1002和发射机1016在实际应用时也可以集成在一起，形成一个收发机。
图18是在无线通信***中有助于执行前述极化码的编码方法或译码方法的网络设备1100的示图。网络设备1100具有通过多个接收天线1106从一个或多个接入终端接收信号的接收机1110，以及通过发射天线11011向一个或多个接入终端发射信号的发射机1124。一般的，“接收天线”和“发射天线”可以集成在一起形成一个收发天线。接收机1110可以从接收天线1106接收信息，并且可操作地关联至对接收信息进行解调的解调器1112。通过处理器1114来分析所解调的符号，该处理器1114连接至存储器1120，该存储器1120用于存储要发送至接入终端(或不同的基站)的数据或从接入终端(或不同的基站)接收的数据和/或与执行本文所述的各个动作和功能相关的任意其它适合信息。
接收机1110和处理器1114还可耦合至极化码译码器1116和速率匹配装置(未图示)。
该极化码译码器1116可以在处理器1114的控制下执行上述方法500的具体过程。
此外，网络设备1100还可以包括调制器1122和发射机1124，该发射机1124用于向例如基站、另一接入终端等发送信号。
发射机1124和处理器1114还可耦合至极化码编码器1118和速率匹配装置(未图示)。
在本发明实施例中，极化码编码器1118可以在处理器1114的控制下执行上述方法400的具体过程。
尽管图18中极化码编码器1116或极化码译码器1116是与处理器1114分离的，但是可以理解，极化码编码器1116或极化码译码器1116可以是处理器614或多个处理器(未示出)的一部分。
在本发明实施例中，处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、数字信号处理器(Digital SignalProcessor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。
可以理解，本发明实施例中的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable PROM，EPROM)、电可擦除可编程只读存储器(Electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(Random Access Memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(Static RAM，SRAM)、动态随机存取存储器(Dynamic RAM，DRAM)、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(Double Data RateSDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(Synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(DirectRambus RAM，DR RAM)。应注意，本文描述的***和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
可以理解的是，本文描述的这些实施例可以用硬件、软件、固件、中间件、微码或其组合来实现。对于硬件实现，处理单元可以实现在一个或多个ASIC、DSP、DSPD、PLD、FPGA、处理器、控制器、微控制器、微处理器、芯片等用于执行本申请所述功能的其它电子单元或其组合中。
当在软件、固件、中间件或微码、程序代码或代码段中实现实施例时，它们可存储在例如存储部件的机器可读介质中。代码段可表示过程、函数、子程序、程序、例程、子例程、模块、软件分组、类、或指令、数据结构或程序语句的任意组合。代码段可通过传送和/或接收信息、数据、自变量、参数或存储器内容来稿合至另一代码段或硬件电路。可使用包括存储器共享、消息传递、令牌传递、网络传输等任意适合方式来传递、转发或发送信息、自变量、参数、数据等。
对于软件实现，可通过执行本文所述功能的模块(例如过程、函数等)来实现本文所述的技术。软件代码可存储在存储器中并通过处理器执行。存储器单元可以在处理器中或在处理器外部实现，在后一种情况下存储器单元可经由本领域己知的各种手段以通信方式耦合至处理器。
应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应理解，在本发明的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的***、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种极化码的编码方法，其特征在于，包括：
编码设备根据需要传输至译码设备的目标信息，生成第一比特序列，所述第一比特序列包括信息比特和固定比特，所述信息比特用于承载所述目标信息，所述固定比特用于承载预设信息；
所述编码设备根据所述第一比特序列，确定校验比特；
所述编码设备根据所述第一比特序列和所述校验比特，生成第二比特序列；
所述编码设备根据所述第二比特序列，生成极化码序列。
2.根据权利要求1所述的编码方法，其特征在于，所述编码设备根据所述第一比特序列，确定校验比特，包括：
所述编码设备根据所述第一比特序列的长度，确定并行度M，M≥2；
所述编码设备根据所述并行度M，对所述第一比特序列进行校验处理，以获取所述校验比特。
3.根据权利要求1或2所述的编码方法，其特征在于，所述编码方法还包括：
所述编码设备向所述译码设备发送第一指示信息，所述第一指示信息用于指示所述第一比特序列在所述第二比特序列中位置，或所述第一指示信息用于指示所述校验比特在所述第二比特序列中位置。
4.根据权利要求1所述的编码方法，其特征在于，所述编码设备根据所述第一比特序列，确定校验比特，包括：
所述编码设备对所述第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；
所述编码设备根据所述P个子比特序列，确定校验比特，其中，所述校验比特包括P个子校验比特，所述P个子比特序列与所述P个子校验比特一一对应，每个子校验比特是根据所述对应的子比特序列生成的。
5.根据权利要求4所述的编码方法，其特征在于，所述编码设备根据所述P个子比特序列，确定校验比特，包括：
所述编码设备根据第p个子比特序列的长度，确定所述第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
所述编码设备根据所述第p个子比特序列所对应的并行度m，对所述第p个子比特序列进行校验处理，以获取所述第p个子比特序列所对应的子校验比特。
6.根据权利要求4或5所述的编码方法，其特征在于，所述编码方法还包括：
所述编码端设备向所述译码设备发送第二指示信息，所述第二指示信息用于指示所述第一比特序列中的每个子比特序列在所述第二比特序列中的位置，并且，所述第二指示信息用于指示每个子比特序列所对应的子校验序列在所述第二比特序列中的位置。
7.一种极化码的译码方法，其特征在于，包括：
译码设备获取极化码序列；
所述译码设备对所述极化码序列进行译码处理，以获取至少一个第二比特序列，其中，所述第二比特序列包括第一比特序列和校验比特，所述校验比特是基于所述第一比特序列生成的，所述第一比特序列包括信息比特和固定比特，所述信息比特用于承载目标信息，所述固定比特用于承载预设信息；
所述译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从所述至少一个第二比特序列中确定目标第二比特序列，其中，所述目标第二比特序列所对应的验证比特与所述目标第二比特序列中的校验比特相同；
所述译码设备根据所述目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
8.根据权利要求7所述的译码方法，其特征在于，所述译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，包括：
所述译码设备根据所述第一比特序列的长度，确定并行度M，M≥2；
所述译码设备根据所述并行度M，对所述第一比特序列进行校验处理，以获取所述校验比特。
9.根据权利要求7或8所述的译码方法，其特征在于，在所述译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特之前，所述译码方法还包括：
所述译码设备接收所述编码设备发送第一指示信息，所述第一指示信息用于指示所述第一比特序列在所述第二比特序列中位置，或所述第一指示信息用于指示所述校验比特在所述第二比特序列中位置；
所述译码设备根据所述第一指示信息，确定每个第二比特序列中的第一比特序列和校验比特。
10.根据权利要求7所述的译码方法，其特征在于，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定波特，P≥2，并且，每个第二比特序列中的校验比特包括P个子校验比特，所述P个子比特序列与所述P个子校验比特一一对应，每个子校验比特是根据所述对应的子比特序列生成的，以及
所述译码设备根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从所述L个第二比特序列中确定目标第二比特序列，包括：
所述译码设备确定每个第二比特序列中的P个子比特序列和P个子校验比特；
所述译码设备根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，其中，每个第二比特序列所对应的验证比特包括P个子验证比特，所述P个子比特序列与所述P个子验证比特一一对应，每个子验证比特是根据所述对应的子比特序列生成的；
所述译码设备根据每个第二比特序列所对应的P个子验证比特和每个第二比特序列中的P个子校验比特，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，所述子比特序列所对应的子验证比特和所述子比特序列所对应的子校验比特相同。
11.根据权利要求10所述的译码方法，其特征在于，所述译码设备根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，包括：
所述译码设备根据每个第二比特序列中的第p个子比特序列的长度，确定所述第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
所述译码设备根据所述第p个子比特序列所对应的并行度m，对所述第p个子比特序列进行校验处理，以获取所述第p个子比特序列所对应的子验证比特。
12.根据权利要求10或11所述的译码方法，其特征在于，所述译码方法还包括：
所述译码端设备接收所述编码设备发送的第二指示信息，所述第二指示信息用于指示所述第一比特序列中的每个子比特序列在所述第二比特序列中的位置，并且，所述第二指示信息用于指示每个子比特序列所对应的子校验序列在所述第二比特序列中的位置。
13.一种极化码的编码设备，其特征在于，包括：
总线；
与所述总线相连的处理器；
与所述总线相连的存储器；
其中，所述处理器通过所述总线，调用所述存储器中存储的程序，以用于根据需要传输至译码设备的目标信息，生成第一比特序列，所述第一比特序列包括信息比特和固定比特，所述信息比特用于承载所述目标信息，所述固定比特用于承载预设信息；
所述处理器用于根据所述第一比特序列，确定校验比特；
所述处理器用于根据所述第一比特序列和所述校验比特，生成第二比特序列；
所述处理器用于根据所述第二比特序列，生成极化码序列。
14.根据权利要求13所述的编码设备，其特征在于，所述处理器具体用于根据所述第一比特序列的长度，确定并行度M，M≥2；
所述处理器具体用于根据所述并行度M，对所述第一比特序列进行校验处理，以获取所述校验比特。
15.根据权利要求13或14所述的编码设备，其特征在于，所述编码设备还包括与所述总线相连的发射机；以及
所述处理器还用于控制所述发射机向所述译码设备发送第一指示信息，所述第一指示信息用于指示所述第一比特序列在所述第二比特序列中位置，或所述第一指示信息用于指示所述校验比特在所述第二比特序列中位置。
16.根据权利要求13所述的编码设备，其特征在于，所述处理器具体用于对所述第一比特序列进行分段处理，以生成P个子比特序列，每个子比特序列包括信息比特和固定比特，P≥2；
所述处理器具体用于根据所述P个子比特序列，确定校验比特，其中，所述校验比特包括P个子校验比特，所述P个子比特序列与所述P个子校验比特一一对应，每个子校验比特是根据所述对应的子比特序列生成的。
17.根据权利要求16所述的编码设备，其特征在于，所述处理器具体用于根据第p个子比特序列的长度，确定所述第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
所述处理器具体用于根据所述第p个子比特序列所对应的并行度，对所述第p个子比特序列进行校验处理，以获取所述第p个子比特序列所对应的子校验比特。
18.根据权利要求16或17所述的编码设备，其特征在于，所述编码设备还包括与所述总线相连的发射机；以及
所述处理器还用于控制所述发射机向所述译码设备发送第二指示信息，所述第二指示信息用于指示所述第一比特序列中的每个子比特序列在所述第二比特序列中的位置，并且，所述第二指示信息用于指示每个子比特序列所对应的子校验序列在所述第二比特序列中的位置。
19.一种极化码的译码设备，其特征在于，包括：
总线；
与所述总线相连的处理器；
与所述总线相连的存储器；
其中，所述处理器通过所述总线，调用所述存储器中存储的程序，以用于获取极化码序列；
所述处理器用于对所述极化码序列进行译码处理，以获取至少一个第二比特序列，其中，所述第二比特序列包括第一比特序列和校验比特，其中，所述校验比特是基于所述第一比特序列生成的，所述第一比特序列包括信息比特和固定比特，所述信息比特用于承载目标信息，所述固定比特用于承载预设信息；
所述处理器用于根据每个第二比特序列中的第一比特序列，获取每个第二比特序列所对应的验证比特，并根据每个第二比特序列所对应的验证比特和每个第二比特序列中的校验比特，从所述至少一个第二比特序列中确定目标第二比特序列，其中，所述目标第二比特序列所对应的验证比特与所述目标第二比特序列中的校验比特相同；
所述处理器用于根据所述目标第二比特序列中的信息比特，确定编码设备所传输的目标信息。
20.根据权利要求19所述的译码设备，其特征在于，所述处理器具体用于根据所述第一比特序列的长度，确定并行度M，M≥2；
所述处理器具体用于根据所述并行度M，对所述第一比特序列进行校验处理，以获取所述校验比特。
21.根据权利要求19或20所述的译码设备，其特征在于，所述译码设备还包括与所述总线相连的接收机；以及
所述处理器还用于控制所述接收机接收所述编码设备发送第一指示信息，所述第一指示信息用于指示所述第一比特序列在所述第二比特序列中位置，或所述第一指示信息用于指示所述校验比特在所述第二比特序列中位置。
22.根据权利要求19所述的译码设备，其特征在于，每个第二比特序列中的第一比特序列包括P个子比特序列，每个子比特序列包括信息比特和固定波特，P≥2，并且，每个第二比特序列中的校验比特包括P个子校验比特，所述P个子比特序列与所述P个子校验比特一一对应，每个子校验比特是根据所述对应的子比特序列生成的，以及
所述处理器具体用于确定每个第二比特序列中的P个子比特序列和P个子校验比特；
所述处理器具体用于根据每个第二比特序列中的P个子比特序列，获取每个第二比特序列所对应的验证比特，其中，每个第二比特序列所对应的验证比特包括P个子验证比特，所述P个子比特序列与所述P个子验证比特一一对应，每个子验证比特是根据所述对应的子比特序列生成的；
所述处理器具体用于根据每个第二比特序列所对应的P个子验证比特和每个第二比特序列中的P个子校验比特，确定目标第二比特序列，其中，对于目标第二比特序列中的任一子比特序列，所述子比特序列所对应的子验证比特和所述子比特序列所对应的子校验比特相同。
23.根据权利要求22所述的译码设备，其特征在于，所述处理器具体用于根据每个第二比特序列中的第p个子比特序列的长度，确定所述第p个子比特序列所对应的并行度m，其中，m≥2，p∈[1，P]；
所述处理器具体用于根据所述第p个子比特序列所对应的并行度m，对所述第p个子比特序列进行校验处理，以获取所述第p个子比特序列所对应的子验证比特。
24.根据权利要求10或11所述的译码设备，其特征在于，所述译码设备还包括与所述总线相连的接收机；以及
所述处理器还用于控制所述接收机接收所述编码设备发送的第二指示信息，所述第二指示信息用于指示所述第一比特序列中的每个子比特序列在所述第二比特序列中的位置，并且，所述第二指示信息用于指示每个子比特序列所对应的子校验序列在所述第二比特序列中的位置。
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