CN107123661B - 可变电阻存储器件及半导体器件 - Google Patents

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Abstract

一种可变电阻存储器件包括第一存储单元和第二存储单元。第一存储单元在第一导电线和第二导电线之间，并且在第一导电线和第二导电线交叠的区域处。第二存储单元在第二导电线和第三导电线之间，并且在第二导电线和第三导电线交叠的区域处。每个第一存储单元包括第一可变电阻图案和第一选择图案。每个第二存储单元包括第二可变电阻图案和第二选择图案。第二存储单元中的至少一个从最靠近的一个第一存储单元偏移。

Description

可变电阻存储器件及半导体器件
技术领域
一个或多个示例实施方式涉及可变电阻存储器件和/或其制造方法以及半导体器件。例如，至少一些示例实施方式涉及包括多个存储单元的可变电阻存储器件和/或其制造方法。
背景技术
近来，已经开发了具有可变电阻特性的存储器件。这样的存储器件包括例如相变随机存取存储器(PRAM)器件、电阻式随机存取存储器(ReRAM)器件以及磁性随机存取存储器(MRAM)器件。
在上述存储器件中，包括选择元件和可变电阻元件的存储单元可以形成在下电极和上电极之间或者在下导线和上导线之间。
发明内容
一个或多个示例实施方式提供具有改善的和/或提高的操作可靠性的可变电阻存储器件。
一个或多个示例实施方式提供具有改善的和/或提高的操作可靠性的可变电阻存储器件的制造方法。
至少一个示例实施方式提供一种可变电阻存储器件，包括：第一导电线，在基板上布置在第一方向上，每条第一导电线在交叉第一方向的第二方向上延伸，并且第一和第二方向平行于基板的上表面；第二导电线，在第一导电线上布置在第二方向上，每条第二导电线在第一方向上延伸；第三导电线，在第二导电线上布置在第一方向上，每条第三导电线在第二方向上延伸；在第一导电线和第二导电线之间的第一存储单元，第一存储单元在第一导电线和第二导电线在第三方向上交叠的各个区域处，第三方向基本上垂直于基板的上表面，并且每个第一存储单元包括第一可变电阻图案和第一选择图案；以及在第二导电线和第三导电线之间的第二存储单元，第二存储单元在第二导电线和第三导电线在第三方向上交叠的各个区域处，并且每个第二存储单元包括第二可变电阻图案和第二选择图案。在平面图中，第二存储单元中的至少一个从第一存储单元中在第一方向上或在第二方向上最靠近的一个第一存储单元偏移。
至少一个其他示例实施方式提供一种可变电阻存储器件，包括：第一导电线，在基板上布置在第一方向上，每条第一导电线在交叉第一方向的第二方向上延伸，并且第一方向和第二方向平行于基板的上表面；第二导电线，在第一导电线上布置在第二方向上，每条第二导电线在第一方向上延伸；第三导电线，在第二导电线上布置在第一方向上，每条第三导电线在第二方向上延伸；在第一导电线和第二导电线之间的第一存储单元，第一存储单元在第一导电线和第二导电线在第三方向上交叠的各个区域处，第三方向基本上垂直于基板的上表面，并且每个第一存储单元包括第一可变电阻图案；以及在第二导电线和第三导电线之间的第二存储单元，第二存储单元在第二导电线和第三导电线在第三方向上交叠的各个区域处，并且每个第二存储单元包括第二可变电阻图案。第二存储单元在第三方向上不交叠第一存储单元。
至少一个其他示例实施方式提供一种可变电阻存储器件，包括：第一导电线，在基板上布置在第一方向上，每条第一导电线在交叉第一方向的第二方向上延伸，并且第一方向和第二方向平行于基板的上表面；第二导电线，在第一导电线上布置在第二方向上，每条第二导电线在第一方向上延伸；第三导电线，在第二导电线上布置在第一方向上，每条第三导电线在第二方向上延伸；在第一导电线和第二导电线之间的第一存储单元，第一存储单元在第一导电线和第二导电线在第三方向上交叠的各个区域处，第三方向基本上垂直于基板的上表面，并且每个第一存储单元包括第一可变电阻图案和第一选择图案；以及在第二导电线和第三导电线之间的第二存储单元，第二存储单元在第二导电线和第三导电线在第三方向上交叠的各个区域处，并且每个第二存储单元包括第二可变电阻图案和第二选择图案。第二存储单元中的至少一个的下表面的一部分在第三方向上交叠第一存储单元中的至少一个的上表面的一部分。
至少一个其他示例实施方式提供一种半导体器件，包括：多个存储单元，在基板的表面上布置为多个行和列，所述多个行的存储单元布置在平行于基板的表面的第一方向上并且所述多个列的存储单元布置在平行于基板的表面的第二方向上，所述多个行的存储单元中的至少第一行包括多个上存储单元和多个下存储单元，多个上存储单元在第三方向上布置在自基板的所述表面的第一距离处，多个下存储单元在第三方向上布置在自基板的所述表面的第二距离处。第一方向、第二方向和第三方向彼此垂直。多个上存储单元在第三方向上不与多个下存储单元对准。第一距离大于第二距离。
在根据示例实施方式的包括垂直地层叠的多个存储单元的可变电阻存储器件中，上存储单元和下存储单元可以彼此偏移或者可以设置为Z形图案。因此，上存储单元和下存储单元之间的物理距离可以增加而不增加金属布线的高度。因此，上存储单元和下存储单元之间的热扰动可以被减少和/或防止，并且可变电阻存储器件可以具有改善的和/或提高的操作可靠性。
附图说明
通过结合附图的以下详细说明，示例实施方式将被更清楚地理解。图1至53表示如这里所描述的非限制性示例实施方式。
图1是示出根据示例实施方式的可变电阻存储器件的平面图；
图2和3是图1所示的可变电阻存储器件的截面图；
图4至11是示出根据示例实施方式的可变电阻存储器件的制造方法的多个阶段的截面图；
图12是示出根据示例实施方式的另一可变电阻存储器件的截面图；
图13是示出根据示例实施方式的另一可变电阻存储器件的平面图；
图14是图13所示的可变电阻存储器件的截面图；
图15和16是示出根据示例实施方式的另一可变电阻存储器件的截面图；
图17至27是示出根据示例实施方式的可变电阻存储器件的另一制造方法的多个阶段的截面图；
图28和29是示出根据示例实施方式的另一可变电阻存储器件的截面图；
图30和31是示出根据示例实施方式的另一可变电阻存储器件的截面图；
图32A和32B至图40A和40B是示出根据示例实施方式的可变电阻存储器件的另一制造方法的多个阶段的截面图；
图41和42是示出根据示例实施方式的另一可变电阻存储器件的截面图；
图43A和43B至图50A和50B是示出根据示例实施方式的可变电阻存储器件的另一制造方法的多个阶段的截面图；
图51和52是示出根据示例实施方式的另一可变电阻存储器件的截面图；以及
图53是示出根据示例实施方式的另一可变电阻存储器件的截面图。
具体实施方式
图1是示出根据示例实施方式的可变电阻存储器件的平面图。图2和3是图1所示的可变电阻存储器件的截面图。更具体而言，图2是沿第一方向截取的截面图，图3是沿图2中的线I-I'截取的截面图。
在下文中，平行于或者基本上平行于基板的上表面并且彼此交叉的两个方向可以分别被定义为第一方向和第二方向，并且垂直于或者基本上垂直于基板的上表面的方向可以被定义为第三方向。在示例实施方式中，第一方向和第二方向可以以直角彼此交叉从而彼此垂直或者基本上彼此垂直。
图1至3示出具有交叉点单元阵列的层叠结构的可变电阻存储器件，在该交叉点单元阵列中存储单元设置在导电线在第三方向上彼此交叠的各个区域处。图1至3示出具有层叠结构的可变电阻存储器件，在该层叠结构中，存储单元层叠为两级。然而，发明构思可以不限于此，因此，例如，可变电阻存储器件可以具有其中存储单元层叠为多于两级的层叠结构。
参照图1至3，可变电阻存储器件可以包括在第三方向上彼此间隔开的第一导电线115、第二导电线175和第三导电线255。第一存储单元180可以设置在第一导电线115和第二导电线175在第三方向上彼此交叠的每个区域处，第二存储单元280可以设置在第二导电线175和第三导电线255在第三方向上彼此交叠的每个区域处。
在示例实施方式中，第一导电线115和第三导电线255可以用作可变电阻存储器件的字线，第二导电线175可以用作可变电阻存储器件的位线。替代地，第一导电线115和第三导电线255可以用作可变电阻存储器件的位线，第二导电线175可以用作可变电阻存储器件的字线。
基板100可以包括半导体材料例如硅、锗、硅锗等等，或者包括III-V族半导体化合物例如GaP、GaAs、GaSb等等。在至少一些示例实施方式中，基板100可以是绝缘体上硅(SOI)基板或者绝缘体上锗(GOI)基板。掺杂有p型杂质或者n型杂质的阱区(未示出)可以形成在基板100的上部分处。
包括例如晶体管、接触插塞、布线等等的***电路(未示出)可以形成在基板100上，并且可以由基板100上的下绝缘层(未示出)至少部分地覆盖。
第一导电线115可以设置在基板100上。例如，第一导电线115可以形成在下绝缘层上，并且可以电连接到***电路。
第一导电线115可以在第二方向上延伸，并且多条第一导电线115可以形成为在第一方向上彼此间隔开。
第二导电线175可以设置在第一导电线115上方并且在第三方向上与第一导电线115间隔开。第二导电线175可以在第一方向上延伸，并且多条第二导电线175可以在第二方向上彼此间隔开。
第三导电线255可以设置在第二导电线175上方并且在第三方向上与第二导电线175间隔开。第三导电线255可以在第二方向上延伸，并且多条第三导电线255可以在第一方向上彼此间隔开。
第一至第三导电线115、175和255可以包括金属，例如钨、铜、铝、钛、钽等等。
第一存储单元180可以形成在第一导电线115和第二导电线175之间，具体地，在第一导电线115和第二导电线175在第三方向上彼此交叠的每个区域处。因此，多个第一存储单元180可以在第一方向和第二方向的每个上形成以限定第一交叉点单元阵列。
例如，在第一方向上设置的多个第一存储单元180可以限定第一存储单元行。另外，在第二方向上设置的多个第一存储单元180可以限定第一存储单元列。
在示例实施方式中，第一存储单元180可以包括顺序地层叠的第一下电极125、第一选择图案135、第一中间电极145、第一可变电阻图案155和第一上电极165。在示例实施方式中，第一下电极125或者第一上电极165可以不被形成而是被省略。
第一下电极125可以接触第一导电线115的上表面。第一下电极125可以包括金属或者金属氮化物，例如，钛、钛氮化物等等。
第一选择图案135可以形成在第一下电极125的上表面上。在示例实施方式中，第一选择图案135可以包括在第一下电极125和第一中间电极145之间的、在非晶态中具有变化的电阻的材料。例如，相对高电阻状态例如断开状态和相对低电阻状态例如导通状态可以在第一选择图案135中可逆地重复。
在示例实施方式中，第一选择图案135可以包括双向阈值开关(OTS)材料。在示例实施方式中，第一选择图案135可以包括砷，并且可以还包括硅、锗、锑、碲、硒、铟和锡中的至少两个。在示例实施方式中，第一选择图案135可以包括硒，并且可以还包括砷、硅、锗、锑、碲、铟和锡中的至少两个。
在示例实施方式中，第一选择图案135可以包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等等。在示例实施方式中，第一选择图案135可以还包括掺杂剂，例如，氮和/或硫。
替代地，第一选择图案135可以包括顺序地层叠的掺杂有n型杂质的多晶硅层和掺杂有p型杂质的多晶硅层，例如，二极管。
第一中间电极145可以加热第一可变电阻图案155。第一中间电极145可以包括具有比第一下电极125的电阻大的电阻的导电材料。
第一中间电极145可以包括金属氮化物或者金属硅氮化物，例如，钛氮化物、钛硅氮化物、钨氮化物、钨硅氮化物、钽氮化物、钽硅氮化物、锆氮化物、锆硅氮化物等等。在示例实施方式中，第一中间电极145可以包括碳、含碳金属或者含碳金属氮化物。例如，第一中间电极145可以包括碳、碳氮化物、钛碳氮化物和/或钽碳氮化物。
第一可变电阻图案155可以包括其相可以由于从第一中间电极145传递的焦耳热引起的温差而导致改变的材料，因此第一可变电阻图案155的相可以由于温差而改变。第一可变电阻图案155的电阻可以由第一可变电阻图案155的相变而改变，因此第一可变电阻图案155或者第一存储单元180可以从设置状态转变为复位状态，反之亦然。在这种情况下，可变电阻存储器件可以是相变随机存取存储器(PRAM)器件。
在示例实施方式中，第一可变电阻图案155可以包括包含锗、锑和/或碲的硫族化物材料。在示例实施方式中，第一可变电阻图案155可以包括具有交替地层叠的锗-碲层和锑-碲层的超晶格。在示例实施方式中，第一可变电阻图案155可以包括包含铟-锑-碲的IST或者包含铋-锑-碲的BST。
在示例实施方式中，第一可变电阻图案155可以包括其电阻可以由磁场或者自旋转移力矩(STT)而改变的材料。在这种情况下，可变电阻存储器件可以是磁性随机存取存储器(MRAM)器件。
例如，第一可变电阻图案155可以包括铁磁材料，例如铁(Fe)、镍(Ni)、钴(Co)、镝(Dy)、钆(Gd)等等。
在示例实施方式中，第一可变电阻图案155可以包括钙钛矿基材料或者过渡金属氧化物。在这种情况下，可变电阻存储器件可以是电阻式随机存取存储器(ReRAM)器件。
钙钛矿基材料可以包括例如STO(SrTiO3)、BTO(BaTiO3)、PCMO(Pr1-XCaXMnO3)等等。过渡金属氧化物可以包括钛氧化物(TiOx)、锆氧化物(ZrOx)、铝氧化物(AlOx)、铪氧化物(HfOx)、钽氧化物(TaOx)、铌氧化物(NbOx)、钴氧化物(CoOx)、钨氧化物(WOx)、镧氧化物(LaOx)或者锌氧化物(ZnOx)。这些可以单独使用或者组合使用。
第一上电极165可以形成在第一可变电阻图案155上，并且可以接触第二导电线175的下表面。第一上电极165可以包括与第一下电极125的材料相同、基本上相同或者类似的材料。
如图2所示，第一绝缘图案173可以形成在第一存储单元列中的沿第一方向相邻的第一存储单元列之间。例如，第一绝缘图案173可以在第一存储单元列之间在第二方向上延伸。第一绝缘图案173可以包括例如硅氧化物。
包括多个第二存储单元280的第二交叉点单元阵列可以形成在第一交叉点单元阵列上方。在示例实施方式中，多个第二存储单元280可以形成在第二导电线175和第三导电线255在第三方向上彼此交叠的各个区域处。
例如，在第一方向上设置的多个第二存储单元280可以限定第二存储单元行。另外，在第二方向上设置的多个第二存储单元280可以限定第二存储单元列。
在示例实施方式中，第二存储单元280可以包括顺序地层叠的第二下电极205、第二选择图案215、第二中间电极225、第二可变电阻图案235和第二上电极245。在示例实施方式中，第二下电极205或者第二上电极245可以不被形成而是被省略。
第二下电极205、第二选择图案215、第二中间电极225、第二可变电阻图案235和第二上电极245可以包括分别与第一下电极125、第一选择图案135、第一中间电极145、第一可变电阻图案155和第一上电极165的材料相同或者基本上相同的材料。
如图2所示，第三绝缘图案285可以形成在第二存储单元列中的沿第一方向相邻的第二存储单元列之间。例如，第三绝缘图案285可以在第二存储单元列之间在第二方向上延伸。第三绝缘图案285可以包括例如硅氧化物。
在示例实施方式中，第一存储单元180和第二存储单元280可以设置为Z形图案或者在第三方向上彼此偏离或者彼此偏移。
在示例实施方式中，至少一个第二存储单元280和与其最靠近的一个第一存储单元180可以设置为Z形图案或者在第三方向上彼此偏离或者偏移。
在示例实施方式中，如图1和2所示，第一存储单元行之一和第二存储单元行之一可以共用第二导电线175中的一条。共用第二导电线175的第一存储单元行和第二存储单元行可以限定存储单元行。
在该存储单元行中，第一存储单元180和第二存储单元280可以在行方向上，例如，在第一方向上，交替地设置。因此第一存储单元180和第二存储单元280可以在第一方向上设置为Z形图案。
如图1和2所示，第一存储单元180可以在平面图中设置在第二存储单元280之间。例如，第一存储单元180和第二存储单元280在第三方向上或者在平面图中可以不彼此交叠。
在示例实施方式中，第二导电线175上的第二存储单元行可以从第一存储单元行偏移给定距离。例如，该给定距离可以是第一存储单元180之一或者第二存储单元280之一在第一方向上的宽度。
如以上所示出的，在层叠的交叉点单元阵列结构中，第一存储单元180和第二存储单元280可以设置为Z形图案，从而第一存储单元180和第二存储单元280之间的物理距离可以增加。
如果第一存储单元180和第二存储单元280被设置为在第三方向上彼此交叠，例如，从第二存储单元280产生的焦耳热则可以直接传递到下面的第一存储单元180。因此，第一存储单元180和第二存储单元280的操作会被第三方向上的热扰动干扰。
然而，根据示例实施方式，第一存储单元180和第二存储单元280可以设置为Z形图案，从而第一存储单元180和第二存储单元280之间的物理距离或者热距离可以增加以提高设置在层叠的交叉点阵列结构中的第一存储单元180和第二存储单元280的操作可靠性。
如图3所示，第二绝缘图案185可以形成在沿第二方向相邻的存储单元行之间。在示例实施方式中，第二绝缘图案185可以穿过第一和第二交叉点单元阵列，并且可以在第一方向上延伸。第二绝缘图案185可以穿过第二导电线175。
第二绝缘图案185可以包括例如硅氧化物，并且可以与第一绝缘图案173和第三绝缘图案285合并。第一存储单元180的侧壁可以被第一和第二绝缘图案173和185覆盖，第二存储单元280的侧壁可以被第二和第三绝缘图案185和285覆盖。
图4至11是示出根据示例实施方式的可变电阻存储器件(例如图1至3所示的可变电阻存储器件)的制造方法的多个阶段的截面图。
具体地，图4、5、6A、7A、9A、10和11是沿第一方向截取的截面图，图6B、7B、8和9B是沿图2的线I-I'截取的截面图。
参照图4，第一导电层110、第一下电极层120、第一选择材料层130、第一中间电极层140、第一可变电阻材料层150和第一上电极层160可以顺序地形成在基板100上。第一掩模图案162可以形成在第一上电极层160上。
基板100可以包括半导体材料例如硅、锗、硅锗等等，或者包括III-V族半导体化合物例如GaP、GaAs、GaSb等等。在一些实施方式中，基板100可以是SOI基板或者GOI基板。
在示例实施方式中，包括例如晶体管、接触插塞、布线等等的***电路(未示出)可以形成在基板100上，并且可以被基板100上的下绝缘层(未示出)至少部分地覆盖。
第一导电层110可以由金属例如钨、铜、铝、钛、钽等等形成。第一下电极层120和第一上电极层160可以由金属或者金属氮化物形成，例如，钛或者钛氮化物。
第一中间电极层140可以由具有比第一下电极层120和第一上电极层160的电阻大的电阻的金属、金属氮化物或者金属硅氮化物形成。第一中间电极层140可以由碳、含碳金属、或者含碳金属氮化物形成，例如，碳、碳氮化物、钛碳氮化物和/或钽碳氮化物。
第一选择材料层130可以由上述OTS材料形成。替代地，第一选择材料层130可以通过顺序地层叠掺杂有n型杂质的多晶硅层和掺杂有p型杂质的多晶硅层而形成。
第一可变电阻材料层150可以由相变材料例如GST、IST、BST等等形成。在示例实施方式中，第一可变电阻材料层150可以由铁磁材料形成。在示例实施方式中，第一可变电阻材料层150可以由钙钛矿基材料或者过渡金属氧化物形成。
第一导电层110、第一下电极层120、第一选择材料层130、第一中间电极层140、第一可变电阻材料层150和第一上电极层160可以通过例如物理气相沉积(PVD)工艺、溅射工艺、原子层沉积(ALD)工艺或者化学气相沉积(CVD)工艺等等形成。
第一掩模图案162可以在第二方向上延伸，并且多个第一掩模图案162可以形成为在第一方向上彼此间隔开。第一掩模图案162可以由例如硅氮化物、旋涂硬掩模(SOH)和/或光致抗蚀剂材料形成。
参照图5，第一上电极层160、第一可变电阻材料层150、第一中间电极层140、第一选择材料层130、第一下电极层120和第一导电层110可以使用第一掩模图案162作为蚀刻掩膜被顺序地蚀刻。
因此，第一上电极层160、第一可变电阻材料层150、第一中间电极层140、第一选择材料层130和第一下电极层120中的每个可以转变成在第二方向上延伸的线图案。另外，多条第一导电线115可以由第一导电层110形成在第一方向上，每条第一导电线115在第二方向上延伸。
每个包括线图案的多个层叠结构可以在第一方向上形成在第一导电线115和第一掩模图案162之间，并且第一开口172可以形成在层叠结构中的在第一方向上相邻的层叠结构之间。
第一掩模图案162可以通过例如灰化工艺和/或剥离工艺去除。
参照图6A和6B，第一绝缘图案173可以形成为填充第一开口172，第二导电层170可以形成在第一绝缘图案173和第一上电极层160上。
例如，第一绝缘层可以由硅氧化物形成在基板100和第一上电极层160上以充分地填充第一开口172，并且可以被平坦化直到第一上电极层160的上表面可以被暴露。平坦化工艺可以通过化学机械抛光(CMP)工艺执行。第一绝缘图案173可以在第二方向上延伸，并且可以分开第一导电线115中的相邻的第一导电线115以及层叠结构中的相邻的层叠结构。
第二导电层170可以由例如金属或者金属氮化物形成。在示例实施方式中，第二导电层170可以由与第一导电层110的材料相同或者基本上相同的材料形成。
参照图7A和7B，第二下电极层200、第二选择材料层210、第二中间电极层220、第二可变电阻材料层230和第二上电极层240可以顺序地形成在第二导电层170上。
第二下电极层200、第二选择材料层210、第二中间电极层220、第二可变电阻材料层230和第二上电极层240可以由分别与第一下电极层120、第一选择材料层130、第一中间电极层140、第一可变电阻材料层150和第一上电极层160的材料相同或者基本上相同的材料形成。
参照图8，第二上电极层240、第二可变电阻材料层230、第二中间电极层220、第二选择材料层210、第二下电极层200、第二导电层170、第一上电极层160、第一可变电阻材料层150、第一中间电极层140、第一选择材料层130和第一下电极层120可以在第一方向上被顺序地蚀刻。因此，多个第二开口182可以在第二方向上形成，每个第二开口182在第一方向上延伸。
例如，蚀刻工艺可以被执行直到第一导电线115的上表面可以被暴露。在示例实施方式中，第一导电线115的上部分也可以通过蚀刻工艺被部分地去除。
通过蚀刻工艺，多条第二导电线175可以由第二导电层170在第二方向上形成，每条第二导电线175在第一方向上延伸。
通过蚀刻工艺，包括顺序地层叠的第一下电极125、第一选择图案135、第一中间电极145、第一可变电阻图案155和第一上电极165的第一存储单元180可以形成在第一导电线115和第二导电线175在第三方向上彼此交叠的每个区域处。
通过蚀刻工艺，第二下电极层200、第二选择材料层210、第二中间电极层220、第二可变电阻材料层230和第二上电极层240的每个可以转变成在第二导电线175上的在第一方向上延伸的线图案。
第二绝缘层可以形成在第一导电线115和第二上电极层240上以充分地填充第二开口182，并且可以被平坦化直到第二上电极层240的上表面可以被暴露，从而形成第二绝缘图案185。
第二绝缘图案185可以在每个第二开口182中沿第一方向延伸，并且可以与第一绝缘图案173合并。
参照图9A和9B，第三导电层250可以形成在第二上电极层240和第二绝缘图案185上。第三导电层250可以由金属或者金属氮化物形成，例如由与第一导电层110和/或第二导电层170的材料相同或者基本上相同的材料形成。
参照图10，第二掩模图案260可以形成在第三导电层250上。
在示例实施方式中，多个第二掩模图案260可以在第一方向上形成，并且每个第二掩模图案260可以在第二方向上延伸。第二掩模图案260可以由与第一掩模图案162的材料相同或者基本上相同的材料形成。
在示例实施方式中，第二掩模图案260可以形成为在平面图中沿着第一方向从第一掩模图案162或者第一上电极165偏移给定距离。在示例实施方式中，该给定距离可以等于或者基本上等于第一存储单元180在第一方向上的宽度。
参照图11，第三导电层250、第二上电极层240、第二可变电阻材料层230、第二中间电极层220、第二选择材料层210和第二下电极层200可以使用第二掩模图案260作为蚀刻掩膜被顺序地蚀刻。
蚀刻工艺可以被执行直到第二导电线175的上表面可以被暴露。通过蚀刻工艺，第三开口270可以形成为在第二方向上延伸。在示例实施方式中，第三开口270可以延伸到第二导电线175的上部分。
通过蚀刻工艺，多条第三导电线255可以由第三导电层250在第一方向上形成，每条第三导电线255在第二方向上延伸。另外，包括顺序地层叠的第二下电极205、第二选择图案215、第二中间电极225、第二可变电阻图案235和第二上电极245的第二存储单元280可以形成在第二导电线175和第三导电线255在第三方向上彼此交叠的每个区域处。
通过掩模图案162和260的布置，第一和第二存储单元180和280可以形成为在第三方向上彼此偏移。在示例实施方式中，第一存储单元180可以在平面图中形成在第二存储单元280中的相邻第二存储单元之间。
第二掩模图案260可以通过灰化工艺和/或剥离工艺去除。
再次参照图2和3，第三绝缘图案285可以形成为填充第三开口270。
例如，第三绝缘层可以由例如硅氧化物形成在第二导电线175和第三导电线255上以充分地填充第三开口270，并且可以被平坦化直到第三导电线255的上表面可以被暴露。
第三绝缘图案285可以在每个第三开口270中在第二方向上延伸，并且可以与第二绝缘图案185合并。
图12是示出根据示例实施方式的另一可变电阻存储器件的截面图。
图12示出具有其中***电路和存储单元被顺序地层叠的***上单元(COP)结构的可变电阻存储器件。
参照图12，***电路区可以由栅结构40、第一至第三绝缘夹层60、70和80、第一至第三接触插塞65、75和85、第一和第二布线67和77限定在基板100上。如图1至3所示的包括第一导电线115、第二导电线175、第三导电线255、第一存储单元180和第二存储单元280的交叉点单元阵列可以层叠在***电路区上。
隔离层102可以形成在基板100上，因此有源区和场区可以限定在基板100中。
栅结构40可以包括顺序地层叠的栅绝缘图案10、栅电极20和栅极掩模30。
栅绝缘图案10可以包括例如硅氧化物、金属氧化物等等，栅电极20可以包括例如掺杂多晶硅、金属、金属硅化物、金属氮化物等等，栅极掩模30可以包括例如硅氮化物。在示例实施方式中，栅间隔物50可以进一步形成在栅结构40的侧壁上。
杂质区105可以形成在基板100的邻近栅结构40的上部分处。杂质区105可以包括n型杂质，例如，磷、砷等等。在这种情况下，栅结构40和杂质区105可以限定NMOS晶体管，图12所示的基板100的部分可以用作NMOS区。
在示例实施方式中，基板100可以还包括PMOS区，在该PMOS区中可以形成包括栅结构和掺杂有p型杂质的杂质区的PMOS晶体管。在这种情况下，可变电阻存储器件可以包括互补金属氧化物半导体(CMOS)晶体管。
在示例实施方式中，栅结构40可以是掩埋栅结构，其一部分可以被掩埋在基板100中。在这种情况下，基板100的上部分可以被去除以形成凹陷，栅绝缘图案和栅电极可以形成在凹陷中。
第一绝缘夹层60可以覆盖基板100上的栅结构40、栅间隔物50和杂质区105，第一接触插塞65可以延伸穿过第一绝缘夹层60以接触杂质区105。第一布线67可以形成在第一绝缘夹层60上，并且可以电连接到第一接触插塞65。
第二绝缘夹层70可以形成在第一绝缘夹层60上，并且第二接触插塞75可以延伸穿过第二绝缘夹层70以接触第一布线67。第二布线77可以形成在第二绝缘夹层70上，并且可以电连接到第二接触插塞75。在示例实施方式中，第二布线77的一部分可以延伸到PMOS区，并且可以电连接到PMOS晶体管的杂质区。
第三绝缘夹层80可以形成在第二绝缘夹层70上，并且可以覆盖第二布线77。第三接触插塞85可以延伸穿过第三绝缘夹层80以接触第二布线77。
第一至第三绝缘夹层60、70和80可以包括硅氧化物。第一至第三接触插塞65、75和85以及第一和第二布线67和77可以包括金属例如钨、铝、铜、钛等等和/或金属氮化物。
交叉点单元阵列可以形成在第三绝缘夹层80上。例如，第一导电线115可以电连接到第三接触插塞85。
图12示出在***电路区中的两级中的相应级中的第一布线67和第二布线77，然而，发明构思可以不限于此。例如，布线可以形成在单个级中，或者更多布线可以形成在***电路区中的多于两个的级中。
图13是示出根据示例实施方式的另一可变电阻存储器件的平面图，图14是图13所示的可变电阻存储器件的截面图。更具体地，图14是沿第一方向截取的图13所示的可变电阻存储器件的截面图。
可变电阻存储器件可以与参考图1至3示出的可变电阻存储器件相同、基本上相同或者类似，除了存储单元的布局之外。因此，相同的附图标记指的是相同的元件，在下文为了简洁可以省略对于其的详细描述。
参照图13和14，可变电阻存储器件可以包括在第三方向上彼此间隔开并且彼此交叉的第一导电线115a、第二导电线175a和第三导电线255a。
第一存储单元180a可以设置在第一导电线115a和第二导电线175a在第三方向上彼此交叠的每个区域处。第一存储单元180a可以包括在第一导电线115a和第二导电线175a之间顺序地层叠的第一下电极125a、第一选择图案135a、第一中间电极145a、第一可变电阻图案155a和第一上电极165a。
第二存储单元280a可以设置在第二导电线175a和第三导电线255a在第三方向上彼此交叠的每个区域处。第二存储单元280a可以包括在第二导电线175a和第三导电线255a之间顺序地层叠的第二下电极205a、第二选择图案215a、第二中间电极225a、第二可变电阻图案235a和第二上电极245a。
在第一方向上设置的多个第一存储单元180a可以限定第一存储单元行，在第二方向上设置的多个第一存储单元180a可以限定第一存储单元列。
在第一方向上设置的多个第二存储单元280a可以限定第二存储单元行，在第二方向上设置的多个第二存储单元280a可以限定第二存储单元列。
第一存储单元行之一和第二存储单元行之一可以共用第二导电线175a中的一条。第一存储单元180a和第二存储单元280a可以设置为Z形图案或者在第三方向上彼此偏离或者偏移。
在示例实施方式中，在存储单元行中，第一和第二存储单元180a和280a可以在第三方向上或者在平面图中彼此部分地交叠。例如，第二存储单元280a中的至少一个的下表面和第一存储单元180a中与其最靠近的一个的上表面可以在第三方向上或者在平面图中彼此部分地交叠。
在示例实施方式中，第一和第二存储单元180a和280a的交叠面积可以等于或小于第一和第二存储单元180a和280a的每个的面积的一半。
如以上所示出的，第一和第二存储单元180a和280a可以彼此部分地交叠从而在各自级处的第一和第二存储单元180a和280a之间的水平距离可以减小，同时在第一和第二存储单元180a和280a之间的传热路径的数目可以增加。
因此，可以抑制和/或防止由于热扰动导致的可变电阻存储器件的操作可靠性的退化，并且其集成度可以增加。
图15和16是示出根据示例实施方式的另一可变电阻存储器件的截面图。具体地，图15是沿第一方向截取的可变电阻存储器件的截面图，图16是沿图15的线I-I'截取的截面图。
可变电阻存储器件可以与参考图1至3示出的可变电阻存储器件基本上相同或者类似，除了可变电阻图案的结构和形状之外。因此，相同的附图标记指的是相同的元件，在下文为了简洁可以省略对其的详细描述。
参照图15和16，如参照图1至3所示出的，第一至第三导电线115、175和255可以在第三方向上彼此间隔开并且彼此交叉。第一存储单元180b可以设置在第一导电线115和第二导电线175在第三方向上彼此交叠的每个区域处，第二存储单元280b可以设置在第二导电线175和第三导电线255在第三方向上彼此交叠的每个区域处。
第一存储单元180b可以包括在第一和第二导电线115和175之间顺序地层叠的第一下电极125、第一选择图案135、第一中间电极145、第一可变电阻图案158和第一上电极164。
第二存储单元280b可以包括在第二和第三导电线175和255之间顺序地层叠的第二下电极205、第二选择图案215、第二中间电极225、第二可变电阻图案238和第二上电极248。
在示例实施方式中，第一可变电阻图案158在第一方向上的宽度可以小于第一选择图案135和/或第一中间电极145在第一方向上的宽度。在示例实施方式中，在平面图中，第一可变电阻图案158的面积可以小于第一选择图案135和/或第一中间电极145的面积。
第一间隔物148可以形成在第一可变电阻图案158的侧壁上。例如，第一间隔物148可以围绕第一可变电阻图案158的侧壁。
在示例实施方式中，第二可变电阻图案238在第一方向上的宽度可以小于第二选择图案215和/或第二中间电极225在第一方向上的宽度。在示例实施方式中，在平面图中，第二可变电阻图案238的面积可以小于第二选择图案215和/或第二中间电极的面积。
第二间隔物228可以形成在第二可变电阻图案238的侧壁上。例如，第二间隔物228可以围绕第二可变电阻图案238的侧壁。
第一和第二间隔物148和228可以包括例如硅氮化物、硅氮氧化物等等。
如以上所示出的，第一和第二可变电阻图案158和238可以分别通过第一和第二间隔物148和228而具有减小的宽度和/或面积。因此，从中间电极145和225到可变电阻图案158和238的传热效率可以改善和/或提高。
第一上电极164可以覆盖第一间隔物148和第一可变电阻图案158的上表面。第二上电极248可以覆盖第二间隔物228和第二可变电阻图案238的上表面。
多个第一存储单元180b和多个第一导电线115可以通过第一绝缘层152而被分开并且彼此绝缘。多个第二存储单元280b和多个第二导电线175可以通过第二绝缘层232被分开并且彼此绝缘。多个第三导电线255可以通过上绝缘层261被分开并且彼此绝缘。
第一和第二绝缘层152和232以及上绝缘层261可以包括例如硅氧化物。
在示例实施方式中，如参照图1至3所示出的，第一和第二存储单元180b和280b可以在第一方向上设置为Z形图案。
在示例实施方式中，如参照图13和14所示出的，第一和第二存储单元180b和280b可以在第三方向上或者在平面图中彼此部分地交叠。
图17至27是示出根据示例实施方式的可变电阻存储器件例如图15和16所示的可变电阻存储器件的制造方法的多个阶段的截面图。
更具体地，图17至25以及图26A和27是沿第一方向截取的截面图，图26B是沿图15的线I-I'截取的截面图。
与参考图4至11所示的工艺相同、基本上相同或者类似的工艺在这里被省略。
参照图17，第一导电层110、第一下电极层120、第一选择材料层130、第一中间电极层140和第一牺牲层141可以顺序地形成在基板100上。
第一牺牲层141可以通过CVD工艺、ALD工艺或者PVD工艺由氮化物例如硅氮化物形成。
参照图18，第一牺牲层141、第一中间电极层140、第一选择材料层130、第一下电极层120和第一导电层110可以被部分地蚀刻以形成顺序地层叠在基板100上的第一导电线115、第一下电极125、第一选择图案135、第一中间电极145和第一牺牲图案143。
例如，第一中间电极层140、第一选择材料层130、第一下电极层120和第一导电层110可以沿着第二方向被蚀刻。因此，第一导电线115可以由第一导电层110形成，并且第一牺牲层141、第一中间电极层140、第一选择材料层130和第一下电极层120的每个可以转变成在第二方向上延伸的线图案。第一填充绝缘层可以形成在第一导电线115之间以及线图案之间。
线图案和第一填充绝缘层可以沿着第一方向被蚀刻。因此，包括顺序地层叠的第一下电极125、第一选择图案135、第一中间电极145和第一牺牲图案143的第一柱状结构可以形成在第一导电线115上。
第二填充绝缘层可以形成为填充第一柱状结构之间的间隔。第二填充绝缘层可以形成为在第二方向上延伸。第一和第二填充绝缘层可以彼此合并以限定第一绝缘层152。
参照图19，第一牺牲图案143可以从第一柱状结构去除，并且第一孔154可以形成以暴露第一中间电极145的上表面。
例如，第一牺牲图案143可以通过使用相对于氮化物具有蚀刻选择性的蚀刻溶液例如磷酸或者硝酸的湿蚀刻工艺而被去除。
参照图20，第一间隔物层146可以共形地形成在第一中间电极145的被暴露的上表面、第一孔154的侧壁以及第一绝缘层152的上表面上。
例如，第一间隔物层146可以通过ALD工艺由例如硅氮化物、硅氮氧化物等等形成。
参照图21，第一间隔物层146可以通过各向异性蚀刻工艺被部分地蚀刻以形成第一间隔物148。
在示例实施方式中，第一间隔物层146的在第一中间电极145的上表面和第一绝缘层152的上表面上的部分可以被去除。因此，第一间隔物148可以形成在第一孔154的侧壁上。
参照图22，第一可变电阻材料层156可以形成在第一中间电极145和第一绝缘层152上以充分地填充第一孔154。
参照图23，第一可变电阻材料层156可以通过例如CMP工艺被平坦化直到第一绝缘层152的上表面可以被暴露。
第一间隔物148和第一可变电阻材料层156的在第一孔154的上部分处的部分可以通过回蚀刻工艺被去除。因此，可以形成其侧壁可以被第一间隔物148覆盖的第一可变电阻图案158。另外，第一凹陷159可以由第一孔154的上部分限定。
参照图24，第一上电极164可以形成在第一凹陷159中以覆盖第一间隔物148的上表面和第一可变电阻图案158的上表面。
在示例实施方式中，第一上电极层可以形成在第一间隔物148、第一可变电阻图案158和第一绝缘层152上以充分地填充第一凹陷159，并且可以通过CMP工艺被平坦化直到第一绝缘层152的上表面暴露，从而第一上电极164可以形成为填充第一凹陷159。
如以上所示出的，具有被第一间隔物148减小的宽度和/或面积的第一可变电阻图案158可以通过镶嵌工艺形成。第一上电极164可以通过第一凹陷159自对准。
在第一导电线115和第二导电线175之间的第一下电极125、第一选择图案135、第一中间电极145、第一可变电阻图案158和第一上电极164可以限定第一存储单元180b。
参照图25，第二导电层170、第二下电极层200、第二选择材料层210、第二中间电极层220和第二牺牲层221可以顺序地形成在第一绝缘层152和第一上电极164上。
第二牺牲层221可以由与第一牺牲层141的材料相同或者基本上相同的材料例如氮化物形成。
参照图26A和26B，第二牺牲层221、第二中间电极层220、第二选择材料层210、第二下电极层200和第二导电层170可以被顺序地蚀刻以形成顺序地层叠在第一绝缘层152和第一上电极164上的第二导电线175、第二下电极205、第二选择图案215、第二中间电极225和第二牺牲图案223。
例如，第二牺牲层221、第二中间电极层220、第二选择材料层210、第二下电极层200和第二导电层170可以沿着第一方向被蚀刻。因此，第二导电线175可以由第二导电层170形成，并且第二牺牲层221、第二中间电极层220、第二选择材料层210和第二下电极层200的每个可以转变成在第一方向上延伸的线图案。第三填充绝缘层可以形成为填充第二导电线175之间以及线图案之间的间隔。
第二牺牲层221、第二中间电极层220、第二选择材料层210、第二下电极层200和第三填充绝缘层可以沿着第二方向被蚀刻。因此，可以形成包括顺序地层叠在第二导电线175上的第二下电极205、第二选择图案215、第二中间电极225和第二牺牲图案223的第二柱状结构。
在示例实施方式中，第一和第二柱状结构可以在第一方向上形成为Z形图案。在示例实施方式中，第一和第二柱状结构可以在平面图中彼此部分地交叠。
第四填充绝缘层可以形成为填充第二柱状结构之间的间隔。第四填充绝缘层可以在第一方向上延伸。第三和第四填充绝缘层可以彼此合并以形成第二绝缘层232。
参照图27，可以执行与参考图19至24示出的工艺相同、基本上相同或者类似的工艺。
在示例实施方式中，第二牺牲图案223可以从第二柱状结构去除以形成第二孔，第二间隔物228和第二可变电阻图案238可以形成为部分地填充第二孔。第二上电极248可以形成为覆盖第二间隔物228的上表面以及第二可变电阻图案238的上表面。
顺序地层叠在第二导电线175上的第二下电极205、第二选择图案215、第二中间电极225、第二可变电阻图案238以及第二上电极248可以限定第二存储单元280b。
再次参照图15和16，第三导电层可以形成在第二绝缘层232和第二存储单元280b上。第三导电层可以沿着第二方向被蚀刻以在多个第二存储单元280b上形成多条第三导电线255，每条第三导电线255在第二方向上延伸。
上绝缘层261可以由例如硅氧化物形成在第二绝缘层232上以填充第三导电线255之间的间隔。
图28和29是示出根据示例实施方式的另一可变电阻存储器件的截面图。更具体地，图28是沿第一方向截取的可变电阻存储器件的截面图，图29是沿第二方向例如沿图15的线I-I'截取的截面图。
可变电阻存储器件可以包括与参考图15和16示出的可变电阻存储器件的元件基本上相同或者类似的元件。因此，相同的附图标记指的是相同的元件，在下文为了简洁可以省略对其的详细描述。
参照图28和29，包括在第一存储单元180c中的第一选择图案135b可以通过镶嵌工艺形成。
例如，下绝缘层107和第一导电线115a可以形成在基板100上，第一绝缘层152a可以覆盖下绝缘层107和第一导电线115a。多个第一孔154a可以形成在第一绝缘层152a中，并且每个第一孔154a可以暴露第一导电线115a的上表面。
第一间隔物148a可以通过与参考图20和21示出的工艺相同、基本上相同或者类似的工艺形成在第一孔154a的侧壁上。第一选择材料层可以形成为填充第一孔154a，并且第一选择材料层的上部分可以通过CMP工艺和回蚀刻工艺去除以形成第一选择图案135b。通过回蚀刻工艺，第一间隔物148a也可以被部分地去除，并且第一选择图案135b的侧壁可以被第一间隔物148a覆盖。
第一中间电极145a可以形成在第一孔154a的上部分处，并且可以覆盖第一选择图案135b和第一间隔物148a的上表面。
通过镶嵌工艺，第一选择图案135b可以被第一间隔物148a围绕，并且在平面图中第一选择图案135b的面积可以小于第一中间电极145a的面积。
第二绝缘层152b可以形成在第一绝缘层152a上，并且可以覆盖第一中间电极145a。第二绝缘层152b可以被部分地蚀刻以形成多个第二孔154b，每个第二孔154b暴露第一中间电极145a的上表面。
第一可变电阻图案158可以形成在第二孔154b中。在示例实施方式中，第一可变电阻图案158可以通过与参考图20至24示出的工艺相同、基本上相同或者类似的工艺形成。
例如，第二间隔物148b可以形成在第二孔154b的侧壁上，并且第一可变电阻图案158的侧壁可以被第二间隔物148b围绕。第一上电极164可以形成在第二孔154b的上部分处，并且可以覆盖第一可变电阻图案158的上表面和第二间隔物148b的上表面。
包括在第二存储单元280c中的第二选择图案215b可以通过镶嵌工艺形成。例如，第三孔(未示出)可以形成在第三绝缘层232a中，并且第三间隔物228a可以形成在第三孔的侧壁上以覆盖第二选择图案215a的侧壁。第二中间电极225a可以形成在第三孔的上部分处，并且可以覆盖第二选择图案215b的上表面和第三间隔物228a的上表面。
在示例实施方式中，第二可变电阻图案238可以通过与参考图20至24示出的工艺相同、基本上相同或者类似的工艺形成。
例如，第四绝缘层232b可以形成在第三绝缘层232a上以覆盖第二中间电极225a。第四孔(未示出)可以形成在第四绝缘层232b中以暴露每个第二中间电极225a，并且第四间隔物228b、第二可变电阻图案238和第二上电极248的每个可以形成在第四孔中。
图30和31是示出根据示例实施方式的另一可变电阻存储器件的截面图。更具体地，图30是沿第一方向截取的可变电阻存储器件的截面图，图31是沿第二方向例如沿图30的线I-I'截取的截面图。
可变电阻存储器件可以包括与参考图1至3所示的可变电阻存储器件的元件相同、基本上相同或者类似的元件。因此，在下文为了简洁可以省略对于共同的元件的详细描述。
参照图30和31，如参照图1至3所示出的，第一导电线310、第二导电线393和第三导电线495可以在第三方向上彼此间隔开并且可以彼此交叉。
第一导电线310可以在第一方向上延伸，并且多条第一导电线310可以在第二方向上彼此间隔开。第二导电线393可以在第二方向上延伸，并且多条第二导电线393可以在第一方向上彼此间隔开。第三导电线495可以在第一方向上延伸，并且多条第三导电线495可以在第二方向上彼此间隔开。
第一导电线310可以通过第一绝缘图案305而彼此绝缘。第二导电线393可以通过第二绝缘图案395而彼此绝缘。第三导电线495可以通过第三绝缘图案497而彼此绝缘。
第一存储单元390可以形成在第一导电线310和第二导电线393在第三方向上彼此交叠的每个区域处，第二存储单元480可以形成在第二导电线393和第三导电线495在第三方向上彼此交叠的每个区域处。
在示例实施方式中，第一和第二存储单元390和480的每个可以具有可以与图1至3所示的可变电阻存储器件的第一和第二存储单元180和280的每个反向的结构。在第一和第二存储单元390和480中，选择图案可以在可变电阻图案上面。
例如，第一存储单元390可以包括顺序地层叠在第一导电线310上的第一下电极335、第一可变电阻图案355、第一中间电极365、第一选择图案375和第一上电极385。
第二存储单元480可以包括顺序地层叠在第二导电线393上的第二下电极410、第二可变电阻图案445、第二中间电极455、第二选择图案465和第二上电极475。
在示例实施方式中，第一下电极335可以具有弯曲形状。例如，第一下电极335可以具有水平部分和垂直部分。第一下电极335的垂直部分可以具有部分地接触第一可变电阻图案355的下表面的柱形状。第一下电极335的水平部分可以具有接触第一导电线310的上表面的片形(tile shape)。
第一下电极335可以具有弯曲形状从而第一下电极335和第一可变电阻图案355之间的接触面积可以减小。因此，加热效率可以改善和/或提高。
在示例实施方式中，第一下电极335可以包括在第一存储单元390中，并且可以埋在第一下绝缘层320中。如图30所示，一对第一下电极335可以形成为绕第一填充绝缘图案340彼此对称或者基本上对称。第一间隔物337可以在第一可变电阻图案355下方形成在第一下电极335与第一填充绝缘图案340之间。
第二下电极410可以具有包括水平部分和垂直部分的弯曲形状。第二下电极410的垂直部分可以部分地接触第二可变电阻图案445的下表面。第二下电极410的水平部分可以接触第二导电线393的上表面。第二下电极410可以具有弯曲形状从而第二下电极410与第二可变电阻图案445之间的接触面积可以减小。因此，加热效率可以改善和/或提高。
在示例实施方式中，第二下电极410可以在第一方向上延伸，并且可以共同连接到多个第二存储单元480。例如，共用第二下电极410中的一个的多个第二存储单元480可以限定第二存储单元行。
第二下电极410可以埋在第二下绝缘层400中。如图31所示，一对第二下电极410可以形成为绕第二填充绝缘图案430彼此对称。第二间隔物420可以在第二可变电阻图案445下方形成在第二下电极410与第二填充绝缘图案430之间。
第一绝缘层387可以形成在第一下绝缘层320、第一填充绝缘图案340和第一绝缘图案305上，并且第一存储单元390可以通过第一绝缘层387而被分开或者彼此绝缘。
第二绝缘层490可以形成在第二下绝缘层400、第二填充绝缘图案430和第二下电极410上。第二存储单元480可以通过第二绝缘层490而被分开或者彼此绝缘。
第一和第二下绝缘层320和400、第一和第二填充绝缘图案340和430、第一和第二绝缘层387和490、以及第一至第三绝缘图案305、395和497可以包括例如硅氧化物。第一和第二间隔物337和420可以包括例如硅氮化物或者硅氮氧化物。
共用第一导电线310中的一条的多个第一存储单元390可以限定第一存储单元行。第一和第二存储单元行可以限定存储单元行，如参照图1至3所示出的，存储单元行的第一和第二存储单元390和480可以在第三方向上设置为Z形图案或者彼此偏离或者偏移。
在示例实施方式中，在平面图中，存储单元行的第一和第二存储单元可以部分地彼此交叠。
图32A和32B至图40A和40B是示出根据示例实施方式的可变电阻存储器件例如图30和31所示的可变电阻存储器件的另一制造方法的多个阶段的截面图。
更具体地，图32A、33A、34A、35A、36A、37A、38A、39A和40A是沿第一方向截取的截面图，图32B、33B、34B和35B是沿第二方向例如沿图32A的线II-II'截取的截面图，图36B、37B、38B、39B和40B是沿第二方向例如沿图36A的线III-III'或者沿图30的线I-I'截取的截面图。
此方法可以包括与参考图4至11示出的工艺相同、基本上相同或者类似的工艺，其详细描述在这里被省略。
参照图32A和32B，第一导电线310和第一绝缘图案305可以形成在基板300上，并且第一下绝缘层320可以形成在第一导电线310和第一绝缘图案305上。
在示例实施方式中，第一导电层可以形成在基板300上，并且可以沿第一方向被蚀刻以形成多条第一导电线310。第一绝缘图案305可以形成为填充第一导电线310之间的间隔。
第一下绝缘层320可以被蚀刻以形成第一开口325。第一开口325可以在第二方向上延伸，并且可以暴露第一导电线310的上表面和第一绝缘图案305的上表面。
参照图33A和33B，第一下电极层330可以被共形地形成在第一导电线310和第一绝缘图案305的被暴露的上表面、第一开口325的侧壁以及第一下绝缘层320的上表面上。
参照图34A和34B，第一间隔物层336可以形成在第一下电极层330上以部分地填充第一开口325。
例如，第一间隔物层336可以通过CVD工艺或者ALD工艺由例如硅氧化物或者硅氮氧化物形成。
参照图35A和35B，第一间隔物层336和第一下电极层330可以被部分地去除以分别形成第一间隔物337和第一下电极335。
在示例实施方式中，第一间隔物层336和第一下电极层330可以通过CMP工艺被平坦化直到第一下绝缘层320的上表面可以被暴露。第一间隔物层336和第一下电极层330的在第一开口325的底部上的部分可以被去除。
因此，具有弯曲形状的第一下电极335可以被形成为在第二方向上延伸，并且第一间隔物337可以被形成在第一下电极335上。
在示例实施方式中，第一凹陷339可以由第一开口325形成。邻近于第一凹陷339的一对第一下电极335和一对第一间隔物337可以彼此面对。
参照图36A和36B，第一填充绝缘图案340可以由例如硅氧化物形成以填充第一凹陷339。
第一可变电阻材料层350、第一中间电极层360、第一选择材料层370和第一上电极层380可以顺序地形成在第一下绝缘层320、第一间隔物337和第一填充绝缘图案340上。
参照图37A和37B，第一上电极层380、第一选择材料层370、第一中间电极层360、第一可变电阻材料层350和第一下电极335可以沿第一和第二方向被顺序地蚀刻。
沿第二方向的蚀刻工艺可以被执行直到第一填充绝缘图案340的上表面可以被暴露。通过沿第二方向的蚀刻工艺，第一下绝缘层320的上部分和第一填充绝缘图案340的上部分可以被部分地蚀刻。沿第一方向的蚀刻工艺可以被执行直到第一绝缘图案305的上表面可以被暴露。
通过蚀刻工艺，第一下电极335可以被存储单元的单元沿第二方向被切割。第一可变电阻图案355、第一中间电极365、第一选择图案375和第一上电极385可以顺序地层叠在第一下电极335上。
因此，可以形成包括顺序地层叠的第一下电极335、第一可变电阻图案355、第一中间电极365、第一选择图案375和第一上电极385的第一存储单元390。
覆盖第一存储单元390的侧壁的第一绝缘层387可以形成在第一下绝缘层320、第一填充绝缘图案340和第一绝缘图案305上。第一绝缘层387可以通过CVD工艺由例如硅氧化物形成。
可以形成多条第二导电线393，每条第二导电线393在第二方向上延伸以连接到设置在第二方向上的多个第一上电极385。第二绝缘图案395可以由例如硅氧化物形成在第一绝缘层387上以填充第二导电线393之间的间隔。
参照图38A和38B，可以执行与参考图32A和32B至图35A和35B示出的工艺相同、基本上相同或者类似的工艺。
因此，第二下绝缘层400可以形成在第二导电线393和第二绝缘图案395上，并且第二下电极410可以在第二下绝缘层400中形成以具有弯曲形状。第二下电极410可以在第一方向上延伸以被电连接到设置在第一方向上的多条第二导电线393。
第二填充绝缘图案430可以形成在一对第二下电极410之间，并且第二间隔物420可以形成在第二填充绝缘图案430与第二下电极410之间。第二填充绝缘图案430和第二间隔物420的每个可以在第一方向上延伸。
例如，下绝缘层400和第二填充绝缘图案430可以由例如硅氧化物形成，并且第二间隔物420可以由例如硅氮化物或者硅氮氧化物形成。
参照图39A和39B，第二可变电阻材料层440、第二中间电极层450、第二选择材料层460和第二上电极层470可以顺序地形成在第二下绝缘层400、第二下电极410、第二间隔物420和第二填充绝缘图案430上。
参照图40A和40B，第二上电极层470、第二选择材料层460、第二中间电极层450和第二可变电阻材料层440可以沿第二方向和第一方向被顺序地蚀刻。
沿第二方向的蚀刻工艺可以被执行直到第二下电极410的上表面可以被暴露。在示例实施方式中，通过沿第二方向的蚀刻工艺，第二下电极410的上部分也可以被部分地蚀刻。
沿第一方向的蚀刻工艺可以被执行直到第二填充绝缘图案430的上表面可以被暴露。在示例实施方式中，通过沿第一方向的蚀刻工艺，第二下绝缘层400的上部分和第二填充绝缘图案430的上部分也可以被部分地蚀刻。
通过蚀刻工艺，可以形成顺序地层叠在第二下电极410上的第二可变电阻图案445、第二中间电极455、第二选择图案465和第二上电极475。另外，可以形成多个第二存储单元480，每个第二存储单元480包括顺序地层叠的第二下电极410、第二可变电阻图案445、第二中间电极455、第二选择图案465和第二上电极475。
第二绝缘层490可以由例如硅氧化物形成在第二下电极410、第二下绝缘层400和第二填充绝缘图案430上以覆盖第二存储单元480的侧壁。
再次参照图30和31，可以形成多条第三导电线495，每条第三导电线495在第一方向上延伸以被电连接到多个第二上电极475。第三绝缘图案497可以由例如硅氧化物形成在第二绝缘层490上以填充第三导电线495之间的间隔。
图41和42是示出根据示例实施方式的另一可变电阻存储器件的截面图。更具体地，图41是沿第一方向截取的可变电阻存储器件的截面图，图42是沿第二方向例如沿图41的线I-I'截取的截面图。
可变电阻存储器件可以包括与参考图1至3所示的可变电阻存储器件的元件相同、基本上相同或者类似的元件。因此，在下文为了简洁可以省略对于共同的元件的详细描述。
参照图41和42，如参照图1至3所示出的，第一导电线510、第二导电线590和第三导电线690可以在第三方向上彼此间隔开并且可以彼此交叉。
第一导电线510可以在第二方向上延伸，并且多条第一导电线510可以在第一方向上彼此间隔开。第二导电线590可以在第一方向上延伸，并且多条第二导电线590可以在第二方向上彼此间隔开。第三导电线690可以在第二方向上延伸，并且多条第三导电线690可以在第一方向上彼此间隔开。
第一存储单元580可以形成在第一导电线510和第二导电线590彼此交叠的每个区域处，第二存储单元680可以形成在第二导电线590和第三导电线690彼此交叠的每个区域处。
在示例实施方式中，第一和第二存储单元580和680的每个可以具有可以与图1至3所示的可变电阻存储器件的第一和第二存储单元180和280的每个反向的结构。在第一和第二存储单元580和680中，选择图案可以在可变电阻图案上面。
例如，第一存储单元580可以包括顺序地层叠在第一导电线510上的第一可变电阻图案535、第一中间电极540、第一选择图案555和第一上电极565。
第二存储单元680可以包括顺序地层叠在第二导电线590上的第二可变电阻图案620、第二中间电极630、第二选择图案645和第二上电极655。
第一可变电阻图案535可以具有与参考图15和16所示的结构和/或形状相同、基本上相同或者类似的结构和/或形状。在示例实施方式中，第一可变电阻图案535可以被第一间隔物530围绕，并且可以具有比第一选择图案555和/或第一中间电极540的宽度和/或面积小的宽度和/或面积。
第二可变电阻图案620也可以具有与参考图15和16所示的结构和/或形状相同、基本上相同或者类似的结构和/或形状。在示例实施方式中，第二可变电阻图案620可以被第二间隔物610围绕，并且可以具有比第二选择图案645和/或第二中间电极630的宽度和/或面积小的宽度和/或面积。
在示例实施方式中，如参照图1至3所示出的，第一和第二存储单元580和680可以在第一方向上设置为Z形图案。
在示例实施方式中，如参照图13和14所示出的，第一和第二存储单元580和680可以在平面图中彼此部分地交叠。
第一导电线510可以通过第一绝缘图案505而被分开或者彼此绝缘。多个第一存储单元580和多个第二导电线590可以通过第一下绝缘层520、第一绝缘夹层570和第二绝缘夹层595而被分开或者彼此绝缘。多个第二存储单元680和多个第三导电线690可以通过第二下绝缘层600、第三绝缘夹层660和第四绝缘夹层695而被分开或者彼此绝缘。绝缘层和绝缘夹层可以包括例如硅氧化物。
图43A和43B至图50A和50B是示出根据示例实施方式的可变电阻存储器件例如图41和42所示的可变电阻存储器件的另一制造方法的多个阶段的截面图。
更具体地，图43A、44A、45A、46A、47A、48A、49A和50A是沿第一方向截取的截面图，图43B、44B、45B、46B、47B、48B、49B和50B是沿第二方向例如沿图41的线I-I'截取的截面图。
此方法可以包括与参考图4至11或者图17至27示出的工艺相同、基本上相同或者类似的工艺，对于其的详细描述在这里被省略。
参照图43A和43B，多条第一导电线510可以形成在基板500上，每条第一导电线510在第二方向上延伸。多个第一绝缘图案505可以在第一方向上形成在基板500上以分别填充第一导电线510之间的间隔。
第一下绝缘层520可以形成在第一导电线510和第一绝缘图案505上。第一下绝缘层520可以被部分地蚀刻以形成暴露第一导电线510的上表面的第一孔525。
在示例实施方式中，多个第一孔525可以在第二方向上形成在每条第一导电线510上。
参照图44A和44B，第一间隔物530可以形成在第一孔525的侧壁上。
例如，第一间隔物层可以由例如硅氮化物或者硅氮氧化物形成在第一导电线510的被暴露的上表面、第一孔525的侧壁以及第一下绝缘层520的上表面上。第一间隔物层的在第一导电线510和第一下绝缘层520的上表面上的部分可以通过各向异性蚀刻工艺被去除以形成第一间隔物530。
参照图45A和45B，第一可变电阻图案535可以形成为部分地填充第一孔525。
例如，第一可变电阻材料层可以形成在第一导电线510的上表面以及第一下绝缘层520的上表面上以充分地填充第一孔525。第一可变电阻材料层可以通过CMP工艺被平坦化直到第一下绝缘层520的上表面可以被暴露。第一可变电阻材料层和第一间隔物530的在第一孔525的上部分处的部分可以通过回蚀刻工艺被去除。因此，可以形成其侧壁可以被第一间隔物530围绕的第一可变电阻图案535。
参照图46A和46B，第一中间电极540可以形成在第一孔525的上部分处以覆盖第一间隔物530的上表面和第一可变电阻图案535的上表面。
例如，第一中间电极层可以形成在第一可变电阻图案535、第一间隔物530和第一下绝缘层520上以填充第一孔525的上部分。第一中间电极层可以通过CMP工艺被平坦化直到第一下绝缘层520的上表面可以被暴露以形成填充第一孔525的剩余部分的第一中间电极540。
如以上所示出的，第一可变电阻图案535可以通过镶嵌工艺形成为具有通过第一间隔物530而减小的宽度和/或面积。第一中间电极540可以通过第一孔525而自对准。
参照图47A和47B，第一选择材料层550和第一上电极层560可以顺序地形成在第一下绝缘层520和第一中间电极540上。第一上电极层560和第一选择材料层550可以沿第二方向被蚀刻。通过蚀刻工艺，第一上电极层560和第一选择材料层550的每个可以转变成在第一中间电极540和第一下绝缘层520上在第二方向上延伸的线图案。
第一绝缘夹层570可以形成在第一下绝缘层520上以填充第一方向上的线图案之间的间隔。
参照图48A和48B，第二导电层可以形成在第一绝缘夹层570和第一上电极层560上。第二导电层可以被蚀刻以形成多条第二导电线590，每条第二导电线590在第一方向上延伸。
第一上电极层560和第一选择材料层550可以使用第二导电线590作为蚀刻掩膜被蚀刻以分别形成第一上电极565和第一选择图案555。
第二绝缘夹层595可以形成在第一上电极565中的相邻第一上电极之间以及第一选择图案555中的相邻第一选择图案之间以在第一方向上延伸。第一和第二绝缘夹层570和595可以彼此交叉并且可以彼此合并。
通过以上工艺，包括顺序地层叠的第一可变电阻图案535、第一中间电极540、第一选择图案555和第一上电极565的第一存储单元580可以形成在第一导电线510和第二导电线590在第三方向上彼此交叠的每个区域中。
参照图49A和49B，第二下绝缘层600可以形成在第二导电线590和第二绝缘夹层595上。第二下绝缘层600可以被部分地蚀刻以形成部分地暴露第二导电线590的上表面的第二孔605。多个第二孔605可以在第一方向上形成在第二导电线590上。
在示例实施方式中，第二孔605可以在第一方向上从第一孔525偏移给定距离。
可以执行与参考图44A和44B至图46A和46B所示的工艺相同、基本上相同或者类似的工艺。因此，第二间隔物610可以形成在第二孔605的侧壁上，并且可以形成第二可变电阻图案620。第二可变电阻图案620的侧壁可以被第二间隔物610围绕。第二中间电极630可以形成在第二孔605的上部分处以覆盖第二间隔物610和第二可变电阻图案620的上表面。
参照图50A和50B，第二选择材料层640和第二上电极层650可以顺序地形成在第二下绝缘层600和第二中间电极630上。第二上电极层650和第二选择材料层640可以沿第一方向被蚀刻。通过蚀刻工艺，第二上电极层650和第二选择材料层640的每个可以转变成在第二中间电极630和第二下绝缘层600上在第一方向上延伸的线图案。
第三绝缘夹层660可以形成在第二下绝缘层上以填充图案之间的间隔。
再次参照图41和42，第三导电层可以形成在第三绝缘夹层660和第二上电极层650上。第三导电层可以被蚀刻以形成多条第三导电线690，每条第三导电线690在第二方向上延伸。
第二上电极层650和第二选择材料层640可以使用第三导电线690作为蚀刻掩膜被蚀刻以分别形成第二上电极655和第二选择图案645。
第四绝缘夹层695可以形成在第二上电极655中的相邻第二上电极之间以及第二选择图案645中的相邻第二选择图案之间以在第二方向上延伸。第三和第四绝缘夹层660和695可以彼此交叉并且可以彼此合并。
通过以上工艺，包括顺序地层叠的第二可变电阻图案620、第二中间电极630、第二选择图案645和第二上电极655的第二存储单元680可以形成在第二导电线590和第三导电线690在第三方向上彼此交叠的每个区域中。
图51和52是示出根据示例实施方式的另一可变电阻存储器件的截面图。更具体地，图51是沿第一方向截取的可变电阻存储器件的截面图，图52是沿图51的线I-I'截取的可变电阻存储器件的截面图。
可变电阻存储器件可以与参考图1至3示出的可变电阻存储器件基本上相同或者类似，除了可变电阻存储器件可以还包括空气间隙和间隔物之外。因此，相同的附图标记指的是相同的元件，在下文为了简洁可以省略对其的详细描述。
参照图51和52，第一交叉点单元阵列可以由第一存储单元180限定在第一导电线115和第二导电线175在第三方向上彼此交叠的区域中。另外，第二交叉点单元阵列可以由第二存储单元280限定在第二导电线175和第三导电线255在第三方向上彼此交叠的区域中。
第一绝缘图案174可以在第二方向上延伸，并且可以将第一交叉点单元阵列的第一存储单元列彼此分开或者绝缘。在示例实施方式中，第一间隔物181可以形成在第一存储单元180和第一导电线115在第一方向上的相对侧壁的每个上。第一绝缘图案174可以被相对的第一间隔物181夹在中间。
在示例实施方式中，第一存储单元列中的相邻第一存储单元列之间的间隔可以通过第一间隔物181而变窄，因此第一空气间隙174a可以形成在第一绝缘图案174中。第一空气间隙174a可以在第一存储单元列中的在第一方向上相邻的第一存储单元列之间沿第二方向延伸。
第二绝缘图案186可以在第一方向上延伸，并且可以穿过第一和第二交叉点单元阵列和第二导电线175。在示例实施方式中，第二间隔物282可以形成在第一存储单元180、第二存储单元280和第二导电线175的在第二方向上的相对侧壁的每个上。第二绝缘图案186可以被相对的第二间隔物282夹在中间。
在示例实施方式中，第一存储单元行中的相邻第一存储单元行之间的间隔或者第二存储单元行中的相邻第二存储单元行之间的间隔可以通过第二间隔物282而变窄，因此第二空气间隙186a可以形成在第二绝缘图案186中。第二空气间隙186a可以在第一方向上延伸，并且可以在第三方向上共同邻近第一和第二交叉点单元阵列。
第三绝缘图案286可以在第二方向上延伸，并且可以将第二交叉点单元阵列的第二存储单元列彼此分开或者绝缘。在示例实施方式中，第三间隔物281可以形成在第二存储单元280和第三导电线255在第一方向上的相对侧壁的每个上。第三绝缘图案286可以被相对的第三间隔物281夹在中间。
在示例实施方式中，第二存储单元列中的相邻第二存储单元列之间的间隔可以通过第三间隔物281而变窄，因此第三空气间隙286a可以形成在第三绝缘图案286中。第三空气间隙286a可以在第二存储单元列中的在第一方向上相邻的第二存储单元列之间沿第二方向延伸。
第一至第三空气间隙174a、186a和286a可以彼此交叉或者连接到彼此。第一至第三空气间隙174a、186a和286a可以包括例如硅氮化物、硅氮氧化物等等。
如以上所示出的，根据一个或多个示例实施方式，在每个交叉点单元阵列中的在水平方向上的热扰动和/或干扰可以通过空气间隙而被减少和/或防止。另外，第一和第二存储单元180和280可以具有Z字形布局，因此在垂直方向上的热扰动也可以被减少和/或防止。
因此，可变电阻存储器件可以具有改善的和/或提高的操作可靠性。
图53是示出根据示例实施方式的另一可变电阻存储器件的截面图。
该可变电阻存储器件可以与参考图13和14示出的可变电阻存储器件基本上相同或者类似，除了可变电阻存储器件可以还包括空气间隙之外。因此，相同的附图标记指的是相同的元件，在下文为了简洁可以省略对其的详细描述。
参照图53，如参考图13和14示出的，第一和第二存储单元180a和280a可以在平面图中彼此部分地交叠。因此，当与图51和52相比时，第一存储单元180a和第二存储单元280a之间的距离可以减小。
当形成第一绝缘图案176时，通过控制间隙填充条件，第一空气间隙176a可以形成在第一绝缘图案176中，即使在其中没有间隔物。当形成第三绝缘图案287时，第三空气间隙287a可以形成在第三绝缘图案287中以在第二方向上延伸。
如参照图52所示出的，第二空气间隙(未示出)还可以形成在第二绝缘图案(未示出)中以在第一方向上延伸，该第二空气间隙可以共同邻近第一和第二交叉点单元阵列。
在根据示例实施方式的可变电阻存储器件中，交叉点单元阵列的层叠的存储单元可以设置为彼此偏移，因此存储单元的操作可靠性可以改善和/或提高，并且特征分布(characteristic distribution)可以减少。因此，可变电阻存储器件可以被有效地应用于PRAM器件、ReRAM器件、MRAM器件等等中的一个或多个。
在一些示例实施方式中，可变电阻图案中的一个或多个可以包括硫族化物合金，诸如锗-锑-碲(Ge-Sb-Te)、砷-锑-碲(As-Sb-Te)、锡-锑-碲(Sn-Sb-Te)或者锡-铟-锑-碲(Sn-In-Sb-Te)、砷-锗-锑-碲(As-Ge-Sb-Te)。替代地，可变电阻图案中的一个或多个可以包括VA族元素-锑-碲，诸如钽-锑-碲(Ta-Sb-Te)、铌-锑-碲(Nb-Sb-Te)或者钒-锑-碲(V-Sb-Te)，或者VA族元素-锑-硒，诸如钽-锑-硒(Ta-Sb-Se)、铌-锑-硒(Nb-Sb-Se)或者钒-锑-硒(V-Sb-Se)。此外，可变电阻图案中的一个或多个可以包括VIA族元素-锑-碲，诸如钨-锑-碲(W-Sb-Te)、钼-锑-碲(Mo-Sb-Te)或者铬-锑-碲(Cr-Sb-Te)，或者VIA族元素-锑-硒，诸如钨-锑-硒(W-Sb-Se)、钼-锑-硒(Mo-Sb-Se)或者铬-锑-硒(Cr-Sb-Se)。
虽然可变电阻图案中的一个或多个如上所述由主要由三元相变硫族化物合金形成，但可变电阻图案中的一个或多个的硫族化物合金可以从二元相变硫族化物合金或者四元相变硫族化物合金中选择。例如，二元相变硫族化物合金的示例可以包括Ga-Sb、In-Sb、In-Se、Sb2-Te3和Ge-Te合金中的一个或多个；四元相变硫族化物合金的示例可以包括Ag-In-Sb-Te、(Ge-Sn)-Sb-Te、Ge-Sb-(Se-Te)和Te81-Ge15-Sb2-S2合金中的一个或多个。
以上是示例实施方式的示例而不应理解为对其的限制。虽然已经描述了一些示例实施方式，但本领域技术人员将容易地理解，在示例实施方式中许多变型是可能的而不背离本发明的新颖教导和优点。因此，所有这样的变型旨在被包括在由权利要求限定的本发明构思的范围内。在权利要求中，功能性限定条款旨在涵盖这里描述的执行所述功能的结构，不仅包括结构等效物而且包括等效结构。因此，将理解，以上所述是各种示例实施方式的示例而不应理解为限于所公开的具体示例实施方式，对于所公开的示例实施方式的变型以及其他示例实施方式旨在被包括在权利要求的范围内。
本申请要求于2016年2月25日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2016-0022344号的优先权，其全部内容通过引用合并在此。

Claims (18)

1.一种可变电阻存储器件，包括：
第一导电线，在基板上布置在第一方向上，每条所述第一导电线在交叉所述第一方向的第二方向上延伸，并且所述第一方向和所述第二方向平行于所述基板的上表面；
第二导电线，在所述第一导电线上布置在所述第二方向上，每条所述第二导电线在所述第一方向上延伸；
第三导电线，在所述第二导电线上布置在所述第一方向上，每条所述第三导电线在所述第二方向上延伸；
在所述第一导电线和所述第二导电线之间的第一存储单元，所述第一存储单元在所述第一导电线和所述第二导电线在第三方向上交叠的各个区域处，所述第三方向垂直于所述基板的所述上表面，并且每个所述第一存储单元包括第一可变电阻图案和第一选择图案；以及
在所述第二导电线和所述第三导电线之间的第二存储单元，所述第二存储单元在所述第二导电线和所述第三导电线在所述第三方向上交叠的各个区域处，并且每个所述第二存储单元包括第二可变电阻图案和第二选择图案，其中
在平面图中，所述第二存储单元中的至少一个从所述第一存储单元中在所述第一方向上或在所述第二方向上最靠近的一个第一存储单元偏移，
其中所述第二存储单元中的所述至少一个的下表面在所述第三方向上部分地交叠所述最靠近的一个第一存储单元的上表面。
2.如权利要求1所述的可变电阻存储器件，其中
在所述第一方向上布置的多个所述第一存储单元限定第一存储单元行；
在所述第一方向上布置的多个所述第二存储单元限定第二存储单元行；并且
在所述平面图中，所述第一存储单元行的所述多个第一存储单元在所述第二存储单元行的所述多个第二存储单元之间。
3.如权利要求1所述的可变电阻存储器件，其中
每个所述第一存储单元还包括在所述第一可变电阻图案和所述第一选择图案之间的第一中间电极；并且
每个所述第二存储单元还包括在所述第二可变电阻图案和所述第二选择图案之间的第二中间电极。
4.如权利要求3所述的可变电阻存储器件，其中
在所述平面图中，所述第一可变电阻图案具有比所述第一中间电极的面积小的面积；并且
在所述平面图中，所述第二可变电阻图案具有比所述第二中间电极的面积小的面积。
5.如权利要求4所述的可变电阻存储器件，还包括：
间隔物，在所述第一可变电阻图案和所述第二可变电阻图案的每个的侧壁上。
6.如权利要求3所述的可变电阻存储器件，其中
在所述平面图中，所述第一选择图案具有比所述第一中间电极的面积小的面积；并且
在所述平面图中，所述第二选择图案具有比所述第二中间电极的面积小的面积。
7.如权利要求3所述的可变电阻存储器件，其中
所述第一可变电阻图案在所述第一选择图案上；并且
所述第二可变电阻图案在所述第二选择图案上。
8.如权利要求7所述的可变电阻存储器件，其中
每个所述第一存储单元还包括第一上电极和第一下电极，所述第一上电极在所述第一可变电阻图案与对应的一条所述第二导电线之间，所述第一下电极在所述第一选择图案与对应的一条所述第一导电线之间；并且
每个所述第二存储单元还包括第二上电极和第二下电极，所述第二上电极在所述第二可变电阻图案与对应的一条所述第三导电线之间，所述第二下电极在所述第二选择图案与对应的一条所述第二导电线之间。
9.如权利要求3所述的可变电阻存储器件，其中
所述第一选择图案在所述第一可变电阻图案上；并且
所述第二选择图案在所述第二可变电阻图案上。
10.如权利要求9所述的可变电阻存储器件，其中
每个所述第一存储单元还包括第一上电极和第一下电极，所述第一上电极在所述第一选择图案与对应的一条所述第二导电线之间，所述第一下电极在所述第一可变电阻图案与对应的一条所述第一导电线之间；并且
每个所述第二存储单元还包括第二上电极和第二下电极，所述第二上电极在所述第二选择图案与对应的一条所述第三导电线之间，所述第二下电极在所述第二可变电阻图案与对应的一条所述第二导电线之间。
11.如权利要求1所述的可变电阻存储器件，其中所述第一可变电阻图案和所述第二可变电阻图案包括GST、具有锗-碲和锑-碲的超晶格、IST或者BST。
12.如权利要求1所述的可变电阻存储器件，其中所述第一选择图案和所述第二选择图案包括双向阈值开关(OTS)材料。
13.如权利要求12所述的可变电阻存储器件，其中所述第一选择图案和所述第二选择图案包括AsTeGeSiIn或者AsTeGeSiSbS。
14.一种可变电阻存储器件，包括：
第一导电线，在基板上布置在第一方向上，每条所述第一导电线在交叉所述第一方向的第二方向上延伸，并且所述第一方向和所述第二方向平行于所述基板的上表面；
第二导电线，在所述第一导电线上布置在所述第二方向上，每条所述第二导电线在所述第一方向上延伸；
第三导电线，在所述第二导电线上布置在所述第一方向上，每条所述第三导电线在所述第二方向上延伸；
在所述第一导电线和所述第二导电线之间的第一存储单元，所述第一存储单元在所述第一导电线和所述第二导电线在第三方向上交叠的各个区域处，所述第三方向垂直于所述基板的所述上表面，并且每个所述第一存储单元包括第一可变电阻图案和第一选择图案；以及
在所述第二导电线和所述第三导电线之间的第二存储单元，所述第二存储单元在所述第二导电线和所述第三导电线在所述第三方向上交叠的各个区域处，并且每个所述第二存储单元包括第二可变电阻图案和第二选择图案，
其中所述第二存储单元中的至少一个的下表面的一部分在所述第三方向上交叠所述第一存储单元中的至少一个的上表面的一部分，
其中，在平面图中，所述第一存储单元中的所述至少一个的所述上表面的交叠部分小于或等于每个所述第一存储单元的面积的一半。
15.如权利要求14所述的可变电阻存储器件，其中
每个所述第一存储单元还包括接触所述第一选择图案或者所述第一可变电阻图案的第一下电极；并且
每个所述第二存储单元还包括接触所述第二选择图案或者所述第二可变电阻图案的第二下电极。
16.一种半导体器件，包括：
多个存储单元，在基板的表面上布置为多个行和列，所述多个行的存储单元布置在平行于所述基板的所述表面的第一方向上并且所述多个列的存储单元布置在平行于所述基板的所述表面的第二方向上，所述多个行的存储单元中的至少第一行包括多个上存储单元和多个下存储单元，所述多个上存储单元在第三方向上布置在自所述基板的所述表面的第一距离处，所述多个下存储单元在所述第三方向上布置在自所述基板的所述表面的第二距离处；其中
所述第一方向、所述第二方向和所述第三方向彼此垂直，
所述多个上存储单元在所述第三方向上部分地交叠所述多个下存储单元，
所述第一距离大于所述第二距离，
所述多个上存储单元在所述第二方向上彼此间隔开所述多个下存储单元中的第一个下存储单元的宽度，以及
所述多个下存储单元在所述第二方向上彼此间隔开所述多个上存储单元中的第一个上存储单元的宽度。
17.如权利要求16所述的半导体器件，其中所述多个上存储单元和所述多个下存储单元在所述第二方向上交替地布置。
18.如权利要求16所述的半导体器件，还包括：
多条第一导电线，布置在所述第二方向上，所述多条第一导电线中的每条接触所述多个下存储单元中的对应下存储单元，并且所述多条第一导电线中的每条在所述第一方向上延伸；
第二导电线，在所述多个上存储单元与所述多个下存储单元之间在所述第二方向上延伸，所述第二导电线接触所述多个上存储单元和所述多个下存储单元；以及
多条第三导电线，布置在所述第二方向上，所述多条第三导电线的每条接触所述多个上存储单元中的对应上存储单元，所述多条第三导电线的每条在所述第一方向上延伸。
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