CN107070206B - 一种基于谷值检测的准谐振开关变换器 - Google Patents

一种基于谷值检测的准谐振开关变换器 Download PDF

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Abstract

本发明属于电源管理技术领域，具体的说是涉及一种基于谷值检测的准谐振开关变换器。本发明的电路主要是令开关变换器近似工作在边界导通模式，基于LC振荡设计谷值检测电路实现软开关，使功率管实现零电压、零电流开关，通过大幅降低QGD来解决传统高压LED驱动因硬开关而导致的开关损耗严重的问题，从而达到高效工作的目的。

Description

一种基于谷值检测的准谐振开关变换器
技术领域
本发明属于电源管理技术领域，具体的说是涉及一种基于谷值检测的准谐振开关变换器。
背景技术
开关变换器作为电源管理芯片中重要的一类电路，以其宽输出范围、高转换效率等特点被广泛应用于消费电子、工业设计、航空航天等领域。
开关变换器由开关控制器和功率级电路构成，通过设计适当的电路控制功率管的开启和关断使其输出提供恒定的电压或电流为负载供电。例如负载为LED灯时，开关变换器输出恒定电流，LED灯维持亮度不变，如图1所示。
传统LED驱动为硬开关，即通过对电感电流的峰值和谷值进行检测，来控制功率管的开关状态，不断对输出电容充放电以实现LED灯的低电流纹波。然而硬开关的LED驱动会出现浪涌电流的问题：当***检测到电感电流降至谷值时开启功率管，功率管漏极电位由续流状态下的Vi+VF瞬间被拉至地电平。由于功率管的漏极存在等效到地的寄生电容，则功率管开启瞬间寄生电容上的电荷涌入功率管内，灌入很大的浪涌电流，造成较大的功率损耗，还可能会导致功率管的烧毁，这一点随着应用电压的升高会更为明显。这就造成了传统LED驱动可靠性较低，且功率难以做大的问题。
发明内容
本发明的目的，是为解决传统LED驱动由于硬开关所导致的低功率输出和低可靠性的问题，本发明提出一种基于谷值检测的准谐振开关变换器。
本发明的技术方案是：一种基于谷值检测的准谐振开关变换器，包括功率级拓扑、峰值电流采样模块和谷值检测模块；其特征在于，
所述功率级拓扑由功率管、肖特基二极管、电感、输出电容和负载构成；输出电容与负载并联，负载的正端与电源和肖特基二极管负端相连，负载的负端通过电感后接肖特基二极管的正端和功率管的漏极；
所述峰值电流采样模块由采样电阻和电流限比较器构成；采样电阻跨接在功率管源极和地之间，电流限比较器负端接功率管源极，正端接基准电压，输出接功率管驱动模块；
所述谷值检测模块包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M5、第四PMOS管M8、第五PMOS管M9、第十PMOS管M10、第一NMOS管M3、第二NMOS管M4、第三NMOS管M6、第四NMOS管M7、第五NMOS管M11、第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第八三极管Q8、第一电流源、第二电流源、第一电流比较器、第二电流比较器、第一电容、第二电容、第三电容、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、D触发器、第三电流源、第六NMOS管和第七NMOS管；其中，
第一PMOS管M1的源极接电源，其栅极与漏极互连，其漏极接第一电流源；
第二PMOS管M2的源极接电源，其栅极接第一PMOS管M1的漏极；第一NMOS管M3的漏极和栅极接第二PMOS管M2的漏极，第一三极管Q1的集电极和基极接第一NMOS管M3的源极，第二三极管Q2的集电极和基极接第一三极管Q1的发射极，第二三极管Q2的发射极接地；
第三PMOS管M5的源极接电源，其栅极接第一PMOS管M1的漏极；第三NMOS管M6的漏极接电源，其栅极接第四PMOS管M8的漏极；第三PMOS管M5的漏极和第三NMOS管M6的源极连接后接第三三极管Q3的集电极，第三三极管Q3的基极接第一NMOS管M3的源极，第三三极管Q3的发射极接第二电流源；
第二NMOS管M4的漏极接电源，其栅极接第二PMOS管M2的漏极；第八三极管Q8的发射极接电源，其基极接第七三极管Q7的集电极，第二NMOS管M4的源极和第八三极管Q8的集电极连接后接第四三极管Q4的集电极，第二NMOS管M4源极、第八三极管Q8集电极与第四三极管Q4集电极的连接点通过第二电容后接地；第四三极管Q4发射极接第五三极管Q5的集电极和基极，第五三极管Q5的发射极接地；第四三极管Q4发射极与第五三极管Q5集电极的连接点接第三三极管Q3发射极与第二电流源的连接点；
第七三极管Q7的发射极接电源，其基极和集电极互连，其基极接第八三极管Q8的基极；第七三极管Q7的集电极接第六三极管Q6的集电极，第六三极管Q6的基极接第五三极管Q5的基极，第六三极管Q6的发射极接地；
第四PMOS管M8的源极接电源，其栅极接第一PMOS管M1的漏极；第四NMOS管M7的漏极接第四PMOS管M8的漏极，第四NMOS管M7的栅极接第三PMOS管M5漏极、第三NMOS管M6源极和第三三极管Q3集电极的连接点，第四NMOS管M7的源极接地；
第五PMOS管M9的源极接电源，其栅极接第一PMOS管M1的漏极；第十PMOS管M10的源极接第五PMOS管M9的漏极，第十PMOS管M10的栅极接第四PMOS管M8的漏极；第五NMOS管M11的漏极接第十PMOS管M10的漏极，第五NMOS管M11的栅极接第四PMOS管M8的漏极，第五NMOS管M11的源极接地；
第一电流比较器的正相输入端接第二基准电压源，其反相输入端接第八三极管Q8的集电极；第二电流比较器的正相输入端接第一基准电压源，其反相输入端接第八三极管Q8的集电极；
第一反相器的输入端接第二电流比较器的输出端，第一反相器的输出端接第六NMOS管的栅极，第六NMOS管的漏极接第三电流源，第六NMOS管漏极与第三电流源的连接点通过第三电容后接地；第六NMOS管漏极、第三电流源、和第三电容的连接点接第二反相器的输入端；
第七NMOS管的漏极接第六NMOS管的漏极，第七NMOS管的栅极接功率管的逻辑控制信号，其源极接地；
第一电流比较器的输出端依次通过第三反相器和第四反相器后接D触发器的D输入端；第十PMOS管M10漏极与第五NMOS管M11漏极的连接点通过第五反相器后接D触发器的时钟信号输入端；第二反相器的输出端接D触发器的置1信号端；D触发器的Q输出端接功率管驱动模块。
上述方案中第一基准电压大于第二基准电压。
本发明的有益效果是：本发明的电路使功率管实现零电压、零电流开关，通过大幅降低QGD来解决传统高压LED驱动因硬开关而导致的开关损耗严重的问题，从而达到高效工作的目的。
附图说明
图1传统LED驱动结构图
图2本发明提出的准谐振开关变换器结构图
图3本发明的谷值检测电路图
(a)谷值检测核心电路
(b)谷值检测比较器
(c)谷值检测逻辑控制
图4本发明的软开关波形示意图
图5零电流、零电压开关设计；
图6本发明的实际电路仿真波形图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
功率开关处于开启状态时，采样电阻的压降随电感电流的上升而逐渐增大。当采样电阻的电压等于电流限比较器正端基准电压时，电流限比较器输出电压由高翻低，controller控制功率管关断。此后肖特基二极管作为续流管将电感上存储的能量释放到输出电容和负载上。随着电感电流降低至零，其两端电位趋向于相等，由于负载负端电位为Vi-VO，功率管漏极电位最终也将趋向于Vi-VO。然而，由于功率管等效到地的寄生电容和外加电容C、肖特基二极管结电容形成的等效电容CD的存在，功率管漏极电位不能突变，该电容和电感形成LC振荡。从电感电流降为0的时刻开始计时，功率管漏极电压和电感电流可分别表示为：
VDrain＝(VIN-VO)+VOcosω0t
其中为谐振频率。电感电流和电压波形分别绘制如图4所示。
通过上述分析可知，功率管漏极电压在电感电流下降到零后，如果不考虑寄生电阻的情况下，会发生等幅震荡，震荡的幅度为VO。而实际情况中，由于寄生电阻的存在，如电感的DCR电阻、二极管和功率管寄生阻抗等，导致功率管漏极电压波形实际为一个阻尼衰减波形。但第一个周期内，功率管漏极电压震荡幅度仍可近似为VO。因此，为了实现ZVS，需要将功率管漏极谷值电压定为零电压，即VO＝Vi/2，此时为1/2谐振周期，记为tValley；同时可以看到，谷值处电感电流也为零，实现了ZCS，因此***可以通过检测LC谐振的谷值电压来实现软开关，从而有效降低了功率管的开关损耗。
谷值检测电路如图3所示，MOSFET处于饱和区，BJT处于放大区时的静态电流分配为：IM1＝IM2＝Ibias，IM1＝k1IM5，IQ1＝k2IQ3＝k2IQ4，IQ5＝IQ8＝k3IQ6＝k3IQ7。且k2>k1>k3。当电感电流下降至零，谐振开始时，CValley检测功率管漏端电位的变化抽取电流IValley，IValley随dVDrain/dt增大而增大。当IValley≥IQ4+IQ3时，Q5截止，IValley/2>IM5时L2电位降低。此时由M6管和M7管形成的负反馈将L2电位箝位到VTH7+VOV7。L2电位继续降低会使得由M9～M11管形成的反相器翻转，L3电位翻低。
此时M7管随IValley的增大从线性区过渡到饱和区。处于饱和区的M7管具有高增益，从而使得反馈环路增益提升，实现M6管栅极电位的快速调整，抵消IValley/2的增量，使L2电位维持相对稳定。
当IValley/2在VDrain接近谷值，降到IM5以下时，L2电位开始上升，将M7管压入线性区，M6管截止，L3电位由低跳高。此时图3中的上升沿D触发器将采样到该状态，认为正确检测到谷值点，将此刻的con1值传送至数字Gate，经过Driver处理后导通功率管。
设置IQ8＝IQ5，将稳态下L2置为高电平，M4管截止。谐振开始后，随着IValley逐渐增大，流过Q5的电流将减少相同大小的量，流过Q8的电流也与Q5一同减小。达到L1翻转点后L1开始降低，L1经过C1的延迟下降到REF2时con1翻高，作为D触发器输入，等待L3采样后开启功率管。
另一方面，谐振频率过低时，tValley在开关周期中占比较大，开关变换器偏离BCM模式，导致ILED与Ipeak/2偏差较大。因此设计con2来限制最低谐振频率，在所设计的tValley(max)后强制开启功率管。具体实施方案为：当IValley刚开始增大时，L1电位降低至REF1，con2随之翻高，固定电流向电容C2充电，开始计时；当正确检测到功率管漏端谷值时数字Gate翻1，电容C2迅速放电，结束计时。若在tValley(max)内未能检测到功率管漏端谷值，则图3中的施密特反相器翻转，将Q置位，强制开启功率管。L1电位继续下降到REF2后，M4管导通并进入饱和区，提供电流抵消IValley/2的增量。在此期间con1保持翻高状态，等待L2电位的上升沿正确采样到该状态。
谐振开始后L1、L2、con1、con2的变化情况由图5给出，其中：起始点分别为0的曲线为IValley，单调递减的曲线为功率管Drain端电压。1～4对应的虚线分别代表(括号内为第二根相同番号虚线出现时的情况)：
1：L1开始降低(升高)，con2翻高(维持高电平)；
2：Q5截止(导通)；
3：con1翻高(低)；
4：L2降低(升高)。
采用上述方案实施的准谐振变换器仿真波形图如图6所示。自上而下分别是数字GATE信号、功率管漏端电位、电感电流。可以看到，当电感电流下降到零时，谐振开始，功率管漏端电压几乎下降到零，大大缩短了Driver对CGD的充电时间。此时功率管打开，开关损耗较小，效率提升。这样就可以进一步增大输入电压和开关频率，从而在大功率输出下达到高效率的目的。

Claims (1)

1.一种基于谷值检测的准谐振开关变换器，包括功率级拓扑、峰值电流采样模块和谷值检测模块；其特征在于，
所述功率级拓扑由功率管、肖特基二极管、电感、输出电容和负载构成；输出电容与负载并联，负载的正端与电源和肖特基二极管负端相连，负载的负端通过电感后接肖特基二极管的正端和功率管的漏极；
所述峰值电流采样模块由采样电阻和电流限比较器构成；采样电阻跨接在功率管源极和地之间，电流限比较器负端接功率管源极，正端接基准电压，输出接功率管驱动模块；
所述谷值检测模块包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M5、第四PMOS管M8、第五PMOS管M9、第十PMOS管M10、第一NMOS管M3、第二NMOS管M4、第三NMOS管M6、第四NMOS管M7、第五NMOS管M11、第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第六三极管Q6、第七三极管Q7、第八三极管Q8、第一电流源、第二电流源、第一电流比较器、第二电流比较器、第一电容、第二电容、第三电容、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、D触发器、第三电流源、第六NMOS管和第七NMOS管；其中，
第一PMOS管M1的源极接电源，其栅极与漏极互连，其漏极接第一电流源；
第二PMOS管M2的源极接电源，其栅极接第一PMOS管M1的漏极；第一NMOS管M3的漏极和栅极接第二PMOS管M2的漏极，第一三极管Q1的集电极和基极接第一NMOS管M3的源极，第二三极管Q2的集电极和基极接第一三极管Q1的发射极，第二三极管Q2的发射极接地；
第三PMOS管M5的源极接电源，其栅极接第一PMOS管M1的漏极；第三NMOS管M6的漏极接电源，其栅极接第四PMOS管M8的漏极；第三PMOS管M5的漏极和第三NMOS管M6的源极连接后接第三三极管Q3的集电极，第三三极管Q3的基极接第一NMOS管M3的源极，第三三极管Q3的发射极接第二电流源；
第二NMOS管M4的漏极接电源，其栅极接第二PMOS管M2的漏极；第八三极管Q8的发射极接电源，其基极接第七三极管Q7的集电极，第二NMOS管M4的源极和第八三极管Q8的集电极连接后接第四三极管Q4的集电极，第二NMOS管M4源极、第八三极管Q8集电极与第四三极管Q4集电极的连接点通过第二电容后接地；第四三极管Q4发射极接第五三极管Q5的集电极和基极，第五三极管Q5的发射极接地；第四三极管Q4发射极与第五三极管Q5集电极的连接点接第三三极管Q3发射极与第二电流源的连接点；
第七三极管Q7的发射极接电源，其基极和集电极互连，其基极接第八三极管Q8的基极；第七三极管Q7的集电极接第六三极管Q6的集电极，第六三极管Q6的基极接第五三极管Q5的基极，第六三极管Q6的发射极接地；
第四PMOS管M8的源极接电源，其栅极接第一PMOS管M1的漏极；第四NMOS管M7的漏极接第四PMOS管M8的漏极，第四NMOS管M7的栅极接第三PMOS管M5漏极、第三NMOS管M6源极和第三三极管Q3集电极的连接点，第四NMOS管M7的源极接地；
第五PMOS管M9的源极接电源，其栅极接第一PMOS管M1的漏极；第十PMOS管M10的源极接第五PMOS管M9的漏极，第十PMOS管M10的栅极接第四PMOS管M8的漏极；第五NMOS管M11的漏极接第十PMOS管M10的漏极，第五NMOS管M11的栅极接第四PMOS管M8的漏极，第五NMOS管M11的源极接地；
第一电流比较器的正相输入端接第二基准电压源，其反相输入端接第八三极管Q8的集电极；第二电流比较器的正相输入端接第一基准电压源，其反相输入端接第八三极管Q8的集电极；
第一反相器的输入端接第二电流比较器的输出端，第一反相器的输出端接第六NMOS管的栅极，第六NMOS管的漏极接第三电流源，第六NMOS管漏极与第三电流源的连接点通过第三电容后接地；第六NMOS管漏极、第三电流源、和第三电容的连接点接第二反相器的输入端；
第七NMOS管的漏极接第六NMOS管的漏极，第七NMOS管的栅极接功率管的逻辑控制信号，其源极接地；
第一电流比较器的输出端依次通过第三反相器和第四反相器后接D触发器的D输入端；第十PMOS管M10漏极与第五NMOS管M11漏极的连接点通过第五反相器后接D触发器的时钟信号输入端；第二反相器的输出端接D触发器的置1信号端；D触发器的Q输出端接功率管驱动模块。
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