CN107068742A - 具有不连续p型基区嵌入原胞结构的半导体器件 - Google Patents
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Abstract
本发明公开了一种具有不连续P型基区嵌入原胞结构的半导体器件，包括金属集电极、P型集电极、N型场终止层和N‑漂移区，器件顶部包含有源原胞和嵌入原胞，有源原胞的多晶硅和栅电极相连，嵌入原胞的多晶硅和发射极电极相连，有源原胞和嵌入原胞区域都包含P型基区，有源原胞的P型基区是连续的而且通过P+区域和发射极电极相连，嵌入原胞区域的P型基区沿沟槽的延伸方向被N‑漂移区分割成不连续的区域，嵌入原胞区域的每个P型基区要么电位悬空，要么和发射极电极相连。本发明在之前的CSTBT专利结构基础上，把嵌入原胞区域的P型基区变成周期性的不连续区域，从而在器件饱和压降和关断能耗这两个性能之间取得了更有利的平衡。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及MOS (Metal-Oxide-Semiconductor，金属氧化物半导体)栅控双极型器件，尤其涉及绝缘栅双极型晶体管(IGBT)。
背景技术
MOS栅控双极型器件常用于大功率场合，不但可以耐受高压和提供大电流，而且控制方便。作为一种MOS栅控双极型器件，IGBT是目前主流的一种大功率半导体器件。IGBT的结构种类比较多，性能各不相同。CSTBT结构是一种性能优越的IGBT结构。文章“CarrierStored Trench-Gate Bipolar Transistor (CSTBT) - A Novel Power Device for HighVoltage Application” ，H. Takahashi, et al.，The 8th International Symposium onPower Semiconductor Devices and ICs 1996，pp349 - 352首次公开了CSTBT结构。其主要特征为，在P型基区下面引入了一层较高浓度的N型CS层(carrier stored region)，增强了载流子密度，降低了正向饱和压降。
文章“Characteristics of a 1200V CSTBT Optimized for IndustrialApplications”， Y. Tomomatsu, et al.， Industry Applications Conference, 2001，vol.2，pp1060 – 1065，以及专利US6953968和US8507945进一步公开了CSTBT的嵌入原胞(Plugged Cell)结构，加入嵌入原胞可以起到减少米勒电容(即集电极-发射极电容，Cce)和抑制短路电流振荡等作用。
图1是以上所述的CSTBT结构图。包括背面的金属集电极(Collector)13，P型集电极12，N型场终止(FS)层11和N-漂移区10。器件顶部分为有源原胞(Active Cell)和嵌入原胞(Plugged Cell)两种区域。其中有源原胞区域的沟槽结构由由相互接触的多晶硅6和栅氧化层9组成；多晶硅6和器件的栅电极(Gate)相连。嵌入原胞区域的沟槽结构由多个多晶硅3和栅氧化层9组成；多晶硅3和发射极电极(Emitter)相连接。沟槽之间还包括P型基区(p-body)7a和7b以及CS层8。嵌入原胞区域的P型基区7b和金属发射极5之间被介质层4隔离，不和任何电极相连接，因此处于悬空(floating)电位。有源原胞区域的P型基区7a 上面还有N+发射区1和P+接触区2；N+发射区1和P+接触区2通过介质层4中的窗口20和金属发射极5相连接。
专利201410199352.4在图1结构的基础上，取消了嵌入原胞区域沟槽之间的P型基区，进一步提高了器件载流子浓度，显著降低了饱和压降。其结构如图2所示。包括背面的金属集电极(Collector)13，P型集电极12，N型场终止层11和N-漂移区10。器件顶部分为有源原胞(Active Cell)和嵌入原胞(Plugged Cell)两种区域。其中有源原胞区域的沟槽结构由相互接触的多晶硅6和栅氧化层9组成；多晶硅6和器件的栅电极(Gate)相连。嵌入原胞区域的沟槽结构由多个多晶硅3和栅氧化层9组成；多晶硅3,和发射极电极相连接。嵌入原胞区域的沟槽之间具有CS层8，但是没有P型基区7。有源原胞区域的沟槽旁边包括P型基区7和CS层8。有源原胞区域的P型基区7 上面还有N+发射区1和P+接触区2；N+发射区1和P+接触区2通过介质层4中的窗口20和金属发射极5相连接。
如专利201410199352.4所述，图2结构的饱和压降比图1结构低，但是图2结构的关断能耗比图1结构高。因此有必要进一步优化图2结构，在饱和压降和关断能耗之间寻找更有利的平衡。
发明内容
针对现有技术中存在的上述问题，本发明提供一种半导体器件结构，其可以达到饱和压降和关断能耗性能之间更有利的平衡，而且其可以应用在所有的MOS栅控双极型器件中，包括但不限于，场终止(Field-Stop) IGBT，逆导型IGBT (reverse-blocking IGBT)，逆阻型IGBT (reverse-blocking IGBT)和MOS栅控晶闸管(MOS-controlled thyristor)等。
具体来说，本发明采用以下技术方案：
一种具有不连续P型基区嵌入原胞结构的半导体器件，具有背面和正面，所述器件从背面开始依次包括：金属集电极13、P型集电极12、N型场终止层11和N-漂移区10，在N-漂移区10中靠近正面的部分设置了CS层8，有介质层4至少部分覆盖N-漂移区１０和其中形成的沟槽，器件顶部包括有源原胞和嵌入原胞两种区域，其中：有源原胞区域的沟槽结构由相互接触的多晶硅6和栅氧化层9组成，多晶硅6和器件的栅电极相连，有源原胞区域的沟槽旁边包括P型基区7a和CS层8，P型基区7a上面还设有一个或多个N+发射区1和多个P+接触区2，N+发射区1和P+接触区2通过介质层4中的窗口20和金属发射极5相连接，有源原胞区域的P型基区7a是连续的并且通过P+接触区2和金属发射极5相连接；嵌入原胞区域的沟槽结构由多晶硅3和栅氧化层9组成，多晶硅3和发射极电极相连，嵌入原胞区域的沟槽之间具有CS层8，其特征在于：嵌入原胞区域沟槽之间的P型基区7b是不连续的，P型基区7b沿沟槽的方向被N-漂移区10分割成不连续的区域，而且每个P型基区7b要么电位悬空，要么和发射极电极相连。
优选地，嵌入原胞区域的P型基区7b之中或之上还包含N+发射区1和P+接触区2。
更优选，嵌入原胞区域的P型基区7b是以任意方式排列。
进一步，嵌入原胞区域的P型基区7b是排列在一条直线上，或者以交错方式排列。
另外，嵌入原胞区域的多晶硅由多晶硅桥相连，在P型基区7b上方，多晶硅桥具有窗口。
优选地，部分P型集电极12可以被N+区域14取代，N+区域14的上端和和N型场终止层11相接触，N+区域14的下端和和金属集电极13相接触。
进一步，有源原胞和嵌入原胞区域所包含的沟槽数目比例根据设计要求确定。
另一特征在于，所采用的半导体材料是硅、碳化硅、氮化镓。
本发明还公开另一种具有不连续P型基区嵌入原胞结构的半导体器件，具有背面和正面，所述器件从背面开始依次包括：金属集电极13、P型集电极12和N-漂移区10，在N-漂移区10中靠近正面的部分设置了CS层8，有介质层4至少部分覆盖N-漂移区１０和其中形成的沟槽，器件顶部包括有源原胞和嵌入原胞两种区域，其中：有源原胞区域的沟槽结构由相互接触的多晶硅6和栅氧化层9组成，多晶硅6和器件的栅电极相连，有源原胞区域的沟槽旁边包括P型基区7a和CS层8，P型基区7a上面还设有一个或多个N+发射区1和多个P+接触区2，N+发射区1和P+接触区2通过介质层4中的窗口20和金属发射极5相连接有源原胞区域的P型基区7a是连续的，并且通过P+接触区2和金属发射极5相连接；嵌入原胞区域的沟槽结构由多晶硅3和栅氧化层9组成，多晶硅3和发射极电极相连，嵌入原胞区域的沟槽之间具有CS层8，其特征在于：嵌入原胞区域沟槽之间的P型基区7b是不连续的，P型基区7b沿沟槽的方向被N-漂移区10分割成不连续的区域，而且每个P型基区7b要么电位悬空，要么和发射极电极相连，而且在正面的N-漂移区有多个电位悬空的P型环15，背面的P型集电极12向上一直延伸到正面。
本发明的有益效果是：
本发明器件的饱和压降比图1结构显著降低，同时关断能耗只比图1结构略高。与图1和图2两种结构相比，本发明在饱和压降和关断能耗之间，取得了更有利的平衡。
附图说明
图1是一种传统的CSTBT结构图；
图2也是一种传统的CSTBT结构图；
图3是本发明的一种实例器件结构图，本发明结构用在了一个场终止IGBT中，嵌入原胞区域的P型基区电位悬空；
图4是本发明的一种实例器件结构图，本发明结构用在了一个场终止IGBT中，嵌入原胞区域的P型基区的上面有N+和P+区域；
图5是本发明的一种实例器件结构图，本发明结构用在了一个场终止IGBT中，嵌入原胞区域的P型基区交错排列；
图6是本发明的一种实例器件结构图，本发明结构用在了一个场终止IGBT中，嵌入原胞区域的多晶硅由多晶硅桥相连，在P型基区上方，多晶硅桥中可以有窗口；
图7是三种IGBT结构(图1、图2和图3结构)的正向导通特性对比图；
图8是用来测试的开关电路；
图9是三种IGBT结构(图1、图2和图3结构)的关断波形；
图10是本发明的一种实例器件结构图，本发明结构用在了一个逆导型IGBT中；
图11是本发明的一种实例器件结构图，本发明结构用在了一个逆阻型IGBT中；
图12是本发明的一种实例器件结构图，本发明结构用在了一个场终止IGBT中，嵌入原胞区域的P型基区通过介质层的窗口和金属发射极相连；
图13是两种IGBT结构(图3和图12结构)的关断波形。
具体实施方式
本发明采用一种新的结构来解决现有技术中存在的上述问题。
本发明公开了一种具有不连续P型基区嵌入原胞结构的半导体器件，包括金属集电极、P型集电极、N型场终止层和N-漂移区，器件顶部包含多个由多晶硅和栅氧化层组成的沟槽结构，器件顶部包括有源原胞和嵌入原胞两种区域，有源原胞的多晶硅和栅电极相连，嵌入原胞的多晶硅和发射极电极相连，有源原胞还包含N+和P+区域，它们通过介质层中的通孔和金属发射极相连，有源原胞和嵌入原胞区域都包含P型基区，有源原胞的P型基区是连续的而且通过P+区域和发射极电极相连，嵌入原胞区域的P型基区沿沟槽的延伸方向被N-漂移区分割成不连续的区域，嵌入原胞区域的每个P型基区要么电位悬空，要么和发射极电极相连。本发明在之前的CSTBT专利结构基础上，把嵌入原胞区域的P型基区变成周期性的不连续区域，从而在器件饱和压降和关断能耗这两个性能之间取得了更有利的平衡。
本发明的结构具体为：
一种半导体器件，顶部包括有源原胞和嵌入原胞两种区域，其中：有源原胞区域的沟槽结构由相互接触的多晶硅和栅氧化层组成，其多晶硅和栅电极相连，有源原胞区域的沟槽旁边包括P型基区和CS层，其P型基区上面还设有N+发射区和P+接触区，N+发射区和P+接触区通过介质层中的窗口和金属发射极相连接；嵌入原胞区域的沟槽结构由多晶硅和栅氧化层组成，其多晶硅和发射极电极相连接，嵌入原胞区域的沟槽之间具有CS层；嵌入原胞区域沟槽之间的P型基区是不连续的，P型基区沿沟槽的方向被N-漂移区分割成不连续的区域。而且嵌入原胞区域的P型基区的电位悬空。
作为本发明的进一步改进，嵌入原胞区域的P型基区可以根据设计需要随意排列，可以在一条直线上，也可以交错排列。
作为本发明的进一步改进，嵌入原胞区域的P型基区之中还可以具有N+和P+层。
作为本发明的进一步改进，嵌入原胞区域的多晶硅可以通过多晶硅桥相连。在P型基区上方，多晶硅桥中可以有窗口。
作为本发明的进一步改进，P型集电极区域中可以***N+区域，该N+区域的上端和和N型场终止层相接触，该N+区域的下端和和金属集电极相接触。
作为本发明的进一步改进，N型场终止层被完全取消，正面有多个电位悬空的P型环，背面的集电极向上一直延伸到正面。
作为本发明的进一步改进，嵌入原胞区域中，至少一部分P型基区不再是电位悬空的，而是和发射极相连。
作为本发明的进一步改进，有源原胞和嵌入原胞区域所包含的沟槽数目比例根据设计要求确定。
作为本发明的进一步改进，所采用的半导体材料是硅、碳化硅、氮化镓。
下面结合附图对本发明作进一步详细说明。
本发明的第一种实例如图3所示，本发明结构用在了一个场终止IGBT中：包括背面的金属集电极13，P型集电极12，N型场终止层11和N-漂移区10。器件顶部分为有源原胞和嵌入原胞两种区域。其中有源原胞区域的沟槽结构由相互接触的多晶硅6和栅氧化层9组成；多晶硅6和器件的栅电极相连。嵌入原胞区域的沟槽结构由多个多晶硅3和栅氧化层9组成；多晶硅3和发射极电极相连接。有源原胞区域的沟槽旁边包括P型基区7a和CS层8。有源原胞区域的P型基区7a上面还有N+发射区1和P+接触区2；N+发射区1和P+接触区2通过介质层4中的窗口20和金属发射极5相连接。其特征在于，嵌入原胞区域沟槽之间的P型基区7b是不连续的，P型基区7b沿沟槽的方向被N-漂移区10分割成不连续的区域。嵌入原胞区域可以包含多个P型基区7b，在图3中用7b’来表示，也就是说P型基区7b可以沿着沟槽方向周期性的重复出现。而且P型基区7b的电位悬空。
图4是本发明的一种实例器件结构图。本发明结构用在了一个场终止IGBT中。嵌入原胞区域的P型基区7b的上面有N+和P+区域；
图5是本发明的一种实例器件结构图。本发明结构用在了一个场终止IGBT中。嵌入原胞区域的P型基区7b交错排列；
图6是本发明的一种实例器件结构图。本发明结构用在了一个场终止IGBT中。嵌入原胞区域的多晶硅由多晶硅桥相连。多晶硅桥下面有介质层。在P型基区7b上，多晶硅桥中可以有窗口。
图10是本发明的一种实例器件结构图。本发明结构用在了一个逆导型IGBT中：部分P型集电极12被N+区域14取代，N+区域14的上端和和N型场终止层11相接触，N+区域14的下端和和金属集电极13相接触。
图11是本发明的一种实例器件结构图。本发明结构用在了一个逆阻型IGBT中：N型场终止层11被完全取消，正面有多个电位悬空的P型环15，背面的集电极12向上一直延伸到正面。
以上所述的结构实例中，有源原胞和嵌入原胞区域所包含的沟槽数目比例可以根据设计要求而相应变化。
制作器件时，也可以用碳化硅，氮化镓等其他半导体代替硅。
本发明的工作原理如下：
在图1所示的传统CSTBT结构中，嵌入原胞区域的P型基区7b和CS层8之间形成了PN结(PN junction)。虽然P型基区7b是悬空电位(electrically floating)，但是该PN结仍然存在内置耗尽区(built-in depletion region)，降低了正向导通状态下载流子的浓度，所以饱和压降比较高；在器件关断过程中，内置耗尽区促进了载流子复合，加快了关断过程，所以关断能耗比较低。
图2所示的结构完全取消了嵌入原胞区域的P型基区7b，也就减少了PN结耗尽区，因此可以有效的提高载流子浓度，降低了饱和压降；但同时关断过程也变慢了，所以关断能耗比较高。
图3所示的本发明结构，没有完全取消嵌入原胞区域的P型基区7b。这些P型基区7b是不连续的，P型基区7b沿沟槽的方向被N-漂移区10分割成不连续的区域。因此比图1结构减少了PN结耗尽区，仍然可以有效的提高载流子浓度，饱和压降比图1结构低；同时关断过程比图2结构快，所以关断能耗比图2结构低。
为了定量的对比几种结构的性能，接下来对图1结构A、图2结构B和本发明的图3结构的性能进行了三维数值模拟分析和对比。模拟的三种器件各层掺杂参数完全相同，而且都以1200V CSTBT为例。
图6是三种CSTBT的正向导通特性比较图。从中可以看出，结温(Tj)为125℃时，饱和压降(Vcesat)如下表所示。
由此可见，和图1结构相比，本发明提供的图3结构可以显著的降低饱和压降，其饱和压降和图2结构非常接近。
为了对比三种CSTBT的动态开关特性，还进行了开关电路的三维数值模拟。图7是用来测试的硬开关(hard switching)电路。电路由IGBT和回流二极管(free wheelingdiode)，负载电感(LLoad)和母线电压(Vbus)组成。IGBT的栅极由驱动电路(driver)通过栅电阻(Rg)控制。IGBT还具有寄生电感(Lg，Lc和Le)。
图8是三种结构的1200V CSTBT关断波形的三维数值模拟结果。所采用的三种1200V CSTBT芯片有效面积均为0.5cm2，母线电压=600V，负载电流为75A，三种CSTBT配有完全相同的回流二极管。三种CSTBT的栅极电阻都是15欧姆。所有器件的结温(Tj)都是125℃。可以明显看出，本发明的关断比图1结构要慢，但是比图2结构要快。
关断性能，包括关断能耗(Eoff)和关断电压尖峰(Vce peak)如下表所示。
| 图1结构 | 图2结构 | 图3结构 | |
| Eoff | 3.884mJ | 4.565mJ | 4.195mJ |
| Vce peak | 812.1V | 786.9V | 784.7V |
由此可见，本发明提供的图3结构的关断能耗比图1结构只高了8%，而图2结构的关断能耗比图1结构高了17.5%. 另外本发明结构的关断电压尖峰最低，有利于提高器件的可靠性。
图12所示的本发明结构，和图3的本发明结构基本相同，区别在于嵌入原胞区域的P型基区7b通过介质层4中的窗口21和金属发射极5相连接。(请注意，为了展示细节的方便，金属发射极5只在边缘画出。实际上，金属发射极5是沿着沟槽方向伸展的，因此图12中多晶硅3和P型基区7b都通过介质层4中的窗口21和金属发射极5相连接)。
图12中，这些和发射极电极相连的P型基区7b为载流子提供了流入发射极电极的路径，可以加快器件的关断过程，因此其关断能耗比图3结构要小。为了对比图3和图12两种结构的动态开关特性，还进行了开关电路的三维数值模拟。图13就是图3和图12两种结构的关断波形的三维数值模拟结果。从政可以看出，图12结构的关断过程要稍微快一些，其关断能耗大概比图3结构小了6%。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
上面结合附图对本发明的实施方式作了详细的说明，但是本发明不限于上述实施方式，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。
Claims (9)
1.一种具有不连续P型基区嵌入原胞结构的半导体器件，具有背面和正面，所述器件从背面开始依次包括：金属集电极(13)、P型集电极(12)、N型场终止层(11)和N-漂移区(10)，在N-漂移区(10)中靠近正面的部分设置了CS层(8)，有介质层(4)至少部分覆盖N-漂移区(１０)和其中形成的沟槽，器件顶部包括有源原胞和嵌入原胞两种区域，其中：有源原胞区域的沟槽结构由相互接触的多晶硅(6)和栅氧化层(9)组成，多晶硅(6)和器件的栅电极相连，有源原胞区域的沟槽旁边包括P型基区(7a)和CS层(8)，P型基区(7a)上面还设有一个或多个N+发射区(1)和多个P+接触区(2)，N+发射区(1)和P+接触区(2)通过介质层(4)中的窗口(20)和金属发射极(5)相连接，有源原胞区域的P型基区(7a)是连续的并且通过P+接触区(2)和金属发射极(5)相连接；嵌入原胞区域的沟槽结构由多晶硅(3)和栅氧化层(9)组成，多晶硅(3)和发射极电极相连，嵌入原胞区域的沟槽之间具有CS层(8)；
其特征在于：嵌入原胞区域沟槽之间的P型基区(7b)是不连续的，P型基区(7b)沿沟槽的方向被N-漂移区(10)分割成不连续的区域，而且每个P型基区(7b)要么电位悬空，要么和发射极电极相连。
2.根据权利要求1所述的具有不连续P型基区嵌入原胞结构的半导体器件，其特征在于：嵌入原胞区域的P型基区(7b)之中或之上还包含N+发射区(1)和P+接触区(2)。
3.根据权利要求1或2所述的具有不连续P型基区嵌入原胞结构的半导体器件，其特征在于：嵌入原胞区域的P型基区(7b)是以任意方式排列。
4.根据权利要求３所述的具有不连续P型基区嵌入原胞结构的半导体器件，其特征在于：嵌入原胞区域的P型基区(7b)是排列在一条直线上，或者以交错方式排列。
5.根据权利要求1所述的具有不连续P型基区嵌入原胞结构的半导体器件，其特征在于：嵌入原胞区域的多晶硅由多晶硅桥相连，在P型基区(7b)上方，多晶硅桥具有窗口。
6.根据权利要求1所述的具有不连续P型基区嵌入原胞结构的半导体器件，其特征在于：部分P型集电极(12)可以被N+区域(14)取代，N+区域(14)的上端和和N型场终止层(11)相接触，N+区域(14)的下端和和金属集电极(13)相接触。
7.根据权利要求1所述的具有不连续P型基区嵌入原胞结构的半导体器件，其特征在于：有源原胞和嵌入原胞区域所包含的沟槽数目比例根据设计要求确定。
8.根据权利要求1所述的具有不连续P型基区嵌入原胞结构的半导体器件，其特征在于：所采用的半导体材料是硅、碳化硅、氮化镓。
9.一种具有不连续P型基区嵌入原胞结构的半导体器件，具有背面和正面，所述器件从背面开始依次包括：金属集电极(13)、P型集电极(12)和N-漂移区(10)，在N-漂移区(10)中靠近正面的部分设置了CS层(8)，有介质层(4)至少部分覆盖N-漂移区(１０)和其中形成的沟槽，器件顶部包括有源原胞和嵌入原胞两种区域，其中：有源原胞区域的沟槽结构由相互接触的多晶硅(6)和栅氧化层(9)组成，多晶硅(6)和器件的栅电极相连，有源原胞区域的沟槽旁边包括P型基区(7a)和CS层(8)，P型基区(7a)上面还设有一个或多个N+发射区(1)和多个P+接触区(2)，N+发射区(1)和P+接触区(2)通过介质层(4)中的窗口(20)和金属发射极(5)相连接(有源原胞区域的P型基区(7a)是连续的，并且通过P+接触区(2)和金属发射极(5)相连接)；嵌入原胞区域的沟槽结构由多晶硅(3)和栅氧化层(9)组成，多晶硅(3)和发射极电极相连，嵌入原胞区域的沟槽之间具有CS层(8)；
其特征在于：嵌入原胞区域沟槽之间的P型基区(7b)是不连续的，P型基区(7b)沿沟槽的方向被N-漂移区(10)分割成不连续的区域，而且每个P型基区(7b)要么电位悬空，要么和发射极电极相连，而且在正面的N-漂移区有多个电位悬空的P型环(15)，背面的P型集电极(12)向上一直延伸到正面。
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