CN107015916A - 在存储模块中具有存储区块交错操作的半导体存储设备 - Google Patents

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Abstract

半导体存储设备包含半导体存储设备中的第一存储区和半导体存储设备中的第二存储区。基于使用选择信号，独立于第一存储区访问第二存储区。第一存储区和第二存储区共享命令和地址线，并且基于使用选择信号执行存储区块交错操作。

Description

在存储模块中具有存储区块交错操作的半导体存储设备
相关申请的交叉引用
本专利申请要求2015年12月9日提交的韩国专利申请No.10-2015-0175237的优先权，通过引用整体合并该韩国专利申请公开。
技术领域
在此描述的本发明原理的示例性实施例涉及半导体存储设备，并且更具体地说，涉及在存储模块中执行存储区块(rank)交错操作的半导体存储设备。
背景技术
可以将半导体存储设备安装在存储模块上，以在存储***中使用。通过传输信号的传输线，半导体存储设备可以连接到存储控制器。信号可以指数据、地址和命令。随着半导体制造方法的改善，半导体存储设备的储存容量得到提高。双倍数据速率4(DDR4)动态随机存取存储器(DRAM)是一种可以用于双列直插式存储模块(DIMM)中的存储器。DDR4DRAM的存储容量接近16Gb(吉比特)。
发明内容
根据本发明原理的示例性实施例，半导体存储设备包含半导体存储设备中的第一存储区和半导体存储设备中的第二存储区。基于使用选择信号，独立于第一存储区访问第二存储区。第一存储区和第二存储区共享命令和地址线，并且基于使用选择信号执行存储区块交错操作。
根据本发明原理的示例性实施例，半导体存储设备包含半导体存储设备中的第一存储区和半导体存储设备中的第二存储区。第一存储区和第二存储区选择性地作为两个不同半导体芯片运行。第一存储区和第二存储区接收相同命令和地址信号。第一存储区接收第一芯片选择信号、第一时钟使能信号和第一终接(termination)控制信号。第二存储区接收第二芯片选择信号、第二时钟使能信号和第二终接控制信号。第一芯片选择信号与第二芯片选择信号不同，第一时钟使能信号与第二时钟使能信号不同，并且第一终接控制信号与第二终接控制信号不同。基于使用选择信号，第一存储区和第二存储区属于并且在相同存储区块或者在不同存储区块中操作。
根据本发明原理的示例性实施例，一种存储模块包含：基底；以及多个半导体存储设备，该多个半导体存储设备安装于基底上。在基底的一侧或者对置侧上，半导体存储设备互相分离。每个半导体存储设备包含：第一存储体组和第二存储体组。该第一存储体组由半导体存储设备的第一部形成，并且第二存储体组由半导体存储设备的第二部形成。第一部不同于第二部，并且基于使用选择信号，互相独立地访问第一存储体组和第二存储体组。第一存储体组和第二存储体组共享命令和地址线，并且基于使用选择信号执行存储区块交错操作。
根据本发明原理的示例性实施例，一种数据处理***包含：存储控制器；存储模块和安装于存储模块上的半导体存储设备。半导体存储设备包含第一存储区和第二存储区。数据处理***还包含第一线，该第一线将存储控制器连接到存储模块。通过第一线，将命令和地址信号从存储控制器发送到第一存储区和第二存储区。数据处理***还包含第二线，该第二线将存储控制器连接到存储模块。通过第二线，将第一芯片选择信号、第一时钟使能信号和第一终接控制信号从存储控制器发送到第一存储区。数据处理***还包含第三线，该第三线将存储控制器连接到存储模块。通过第三线，将第二芯片选择信号、第二时钟使能信号和第二终接控制信号从存储控制器发送到第二存储区。第一芯片选择信号不同于第二芯片选择信号，第一时钟使能信号不同于第二时钟使能信号，并且第一终接控制信号不同于第二终接控制信号。基于使用选择信号，独立于第一存储区访问第二存储区。
附图说明
通过参考附图详细描述本发明原理的示例性实施例，本发明原理的上述以及其他特征显而易见，其中：
图1是根据本发明原理的示例性实施例，包含存储模块的数据处理***的方框图。
图2是示出根据本发明原理的示例性实施例，图1所示半导体存储设备的存储容量的变型的图。
图3是根据本发明原理的示例性实施例，图1所示半导体存储设备的方框图。
图4是根据本发明原理的示例性实施例，图3所示半导体存储设备的详细方框图。
图5是根据本发明原理的示例性实施例，包含于图3所示半导体存储设备中的片上终接器(on-die termination)(ODT)电路块的方框图。
图6是根据本发明原理的示例性实施例，包含于图5的ODT电路块中的校准电路的详图。
图7是根据本发明原理的示例性实施例，包含于图5的ODT电路块中的ODT电路的详图。
图8是示出根据本发明原理的示例性实施例，连接到图4的输入/输出电路的数据通信(DQ)连接电路的操作的图。
图9是示出根据本发明原理的示例性实施例，连接到图4的输入/输出电路的DQ连接电路的另一个操作的图。
图10是根据本发明原理的示例性实施例，包含多个存储模块的存储***的方框图。
图11是根据本发明原理的示例性实施例，图10所示存储***的操作的时序图。
图12是示出根据本发明原理的示例性实施例，在双列直插式存储模块(DIMM)的一侧上形成单存储区块的存储模块的示意图。
图13是示出根据本发明原理的示例性实施例，包含安装于作为双存储区块运行的DIMM的一侧上的芯片的存储模块的示意图。
图14示出根据本发明原理的示例性实施例，安装于存储模块上的封装的型式。
图15是示出根据本发明原理的示例性实施例，通过其公共地施加寄存DIMM(RDIMM)的命令/地址信号的通路的图。
图16是示出根据本发明原理的示例性实施例，通过其施加RDIMM的命令/地址信号的通路的图。
图17是根据本发明原理的示例性实施例，包含存储模块的示例性计算***的方框图。
具体实施方式
下面将参考附图更全面描述本发明原理的示例性实施例。在所有附图中，类似的参考编号可以指类似的元件。
如下所做的更详细描述，本发明原理的示例性实施例提供了一种半导体存储设备，当该半导体存储设备以单个芯片的形式安装于存储模块上时，可以如同访问两个或者多个芯片一样访问该半导体存储设备。
图1是根据本发明原理的示例性实施例，包含存储模块的数据处理***的方框图。
参考图1，该数据处理***可以包含：主机500、存储控制器1000和存储模块2000。
主机500可以装备有专用软件，该专用软件执行特定计算或者任务，并且可以执行各种计算功能。例如，主机500可以是微处理器或者中央处理单元。主机500可以通过***总线SB耦合到存储控制器1000。***总线SB可以包含地址总线、控制总线和/或者数据总线。
存储控制器1000可以访问存储模块2000。存储控制器1000可以访问包含于存储模块2000中的芯片(例如，半导体存储设备2010)，如同该芯片是两个不同芯片。在图1所示的示例性实施例中，存储控制器1000与主机500分离。然而，本发明的原理并不局限于此。例如，在示例性实施例中，存储控制器1000可以是包含于主机500中的内部存储器控制器IMC。
存储模块2000可以以双列直插式存储模块(DIMM)的型式实现。存储模块2000可以包含以芯片的型式安装于印刷电路板(PCB)基底上的多个半导体存储设备2010、2020和2030。根据示例性实施例，一个半导体存储设备(例如，2010)可以由存储芯片实现。在此，可以可互换地使用术语半导体存储设备、芯片和晶片(die)。
半导体存储设备(例如，2010)可以包含：第一存储体组2012，该第一存储体组2012形成于其一部分上；第二存储体组2014，该第二存储体组2014形成于其一部分上。第一和第二存储体组2012和2014是用于存储数据的半导体设备(例如，2010)的存储区(例如，存储块的部分)。可以基于使用选择信号，分别独立地访问第一存储体组2012和第二存储体组2014。即，可以响应使用选择信号，彼此独立地访问第一存储体组2012(例如，第一存储区)和第二存储体组2014(例如，第二存储区)。例如，在示例性实施例中，响应使用选择信号，当访问第一存储体组2012时，第一存储体组2012表现为单个半导体存储设备。类似地，响应使用选择信号，当访问第二存储体组2014时，第二存储体组2014表现为单个半导体存储设备。可以将使用选择信号作为模式寄存器设定信号施加到半导体存储设备。或者，作为访问操作的控制信号，可以由熔断选项或者金属选项定义使用选择信号。
第一存储体组2012可以对应于晶片(或者芯片)上限定的第一存储区FM。第二存储体组2014可以对应于晶片上限定的第二存储区SM。第二存储区SM可以作为由第一存储区FM形成的独立芯片工作。因此，即使第二存储区SM和第一存储区FM实现于同一个晶片上，第一存储区FM和第二存储区SM仍可以作为不同芯片由存储控制器1000访问。
第一存储体组2012和第二存储体组2014中的每个可以包含例如8、16或者32个存储体。存储体可以包含多个存储块。第一存储体组2012和第二存储体组2014可以共享命令线和地址线，并且可以基于使用选择信号(例如，图4的信号SCS)，执行存储区块交错操作。在示例性实施例中，第一存储体组2012和第二存储体组2014可以以共享方式接收命令和地址信号CMD/ADD。例如，第一存储体组2012和第二存储体组2014通常可以通过共享的命令线和地址线来接收命令和地址信号CMD/ADD。即，在示例性实施例中，可以通过相同的命令线和地址线接收命令和地址信号CMD/ADD，并且从相同的命令线和地址线将其发送到第一存储体组2012和第二存储体组2014。然而，第一存储体组2012可以接收芯片选择信号CS、时钟使能信号CKE和终接控制信号ODT(还称为片上终接信号)，并且第二存储体组2014可以分别接收芯片选择信号CS、时钟使能信号CKE和终接控制信号ODT。例如，在示例性实施例中，第一存储体组2012可以通过存储模块2000处的第一线接收芯片选择信号CS、时钟使能信号CKE和终接控制信号ODT，并且第二存储体组2014可以通过存储模块2000处的第二线接收芯片选择信号CS、时钟使能信号CKE和终接控制信号ODT，该第二线与第一线不同。因此，在示例性实施例中，第一存储体组2012(例如，第一存储区)可以接收第一芯片选择信号CS，而第二存储体组2014(例如，第二存储区)可以接收与第一芯片选择信号CS不同的第二芯片选择信号CS。此外，第一存储体组2012(例如，第一存储区)可以接收第一终接控制信号ODT，而第二存储体组2014(例如，第二存储区)可以接收与第一终接控制信号ODT不同的第二终接控制信号ODT。此外，第一存储体组2012(例如，第一存储区)可以接收第一时钟使能信号CKE，而第二存储体组2014(例如，第二存储区)可以接收与第一时钟使能信号CKE不同的第二时钟使能信号CKE。
在操作中，第一存储体组2012和第二存储体组2014基于使用选择信号(例如，图4的信号SCS)可以属于并且在相同的存储区块或者不同的存储区块中操作。例如，当第一存储体组2012属于并且在第一存储区块中操作时，第二存储体组2014可以属于并且在第二存储区块中操作。通常，术语存储区块(rank)指多个半导体存储设备基于访问而操作。例如，当图1所示的半导体存储设备2010、2020和2030同时被访问时，可以称半导体存储设备2010、2020和2030属于相同的存储区块。在示例性实施例中，当第一存储体组2012(例如，第一存储区)和第二存储体组2014(例如，第二存储区)被同时访问时，可以称第一存储体组2012和第二存储体组2014属于相同的存储区块。第一存储体组2012(例如，第一存储区)和第二存储体组2014(例如，第二存储区)未被同时访问时，可以称第一存储体组2012和第二存储体组2014属于不同的存储区块。
DDR DRAM可以以晶片或者封装的型式制造。当DDR DRAM具有16Gb(吉比特)的容量时，16Gb的DDR DRAM可以由存储芯片实现，每个存储芯片具有8Gb或者4Gb的容量，从而提高存储模块的灵活性。在这种情况下，具有16Gb存储容量的半导体存储设备(例如，2010)可以作为2个不同的存储器操作，在晶片或者封装中，每个存储器具有8Gb的存储容量。或者，具有16Gb存储容量的半导体存储设备(例如，2010)可以作为4个不同的存储器操作，在晶片或者封装中，每个存储器具有4Gb的存储容量。
当具有16Gb存储容量的半导体存储设备(例如，2010)作为2个分别具有8GB存储容量的存储器操作时，包含于存储模块2000中的半导体存储设备(例如，2010)的第一存储区FM和第二存储区SM可以公共地从存储控制器1000接收命令和地址信号CMD/ADD。
此外，第一存储区FM可以通过第一线接收芯片选择信号CS0、时钟使能信号CKE0和终接控制信号ODT0，并且第二存储区SM可以通过不同于第一线的第二线接收芯片选择信号CS1、时钟使能信号CKE1和终接控制信号ODT1。即，第一存储区FM可以接收芯片选择信号CS0、时钟使能信号CKE0和终接控制信号ODT0，并且第二存储区SM可以分离地接收芯片选择信号CS1、时钟使能信号CKE1和终接控制信号ODT1。此外，可以在存储控制器1000与第一存储区FM之间独立地交换数据DQA，并且可以在存储控制器1000与第二存储区SM之间独立地交换数据DQB。
图2是示出根据本发明原理的示例性实施例，图1所示半导体存储设备的存储容量的变型的图。
参考图2，半导体存储设备可以形成于晶片或者封装中。半导体存储设备可以是例如双倍数据速率4(DDR4)DRAM。半导体存储设备可以具有例如16Gb的容量。图2所示的半导体存储设备2010可以安装于图1所示的存储模块2000上。由芯片(或者晶片)形成的半导体存储设备可以作为两个存储体组2012和2014操作，根据本发明原理的示例性实施例，独立地访问这两个存储体组2012和2014。存储体组2012可以作为存储芯片操作，并且另一个存储体组2014可以作为独立于存储体组2012的存储芯片操作。
此外，半导体存储设备2010可以作为4个互相独立访问的存储体组2012a、2012b、2014a和2014b来操作。当半导体存储设备2010作为2个存储体组2012和2014操作时，两个存储体组2012和2014中的每个可以具有8Gb的存储容量。当半导体存储设备2010作为4个存储体组2012a、2012b、2014a和2014b操作时，4个存储体组2012a、2012b、2014a和2014b中的每个可以具有4Gb的存储容量。
图2所示的半导体存储设备2010可以由单晶片封装(MDP)实现。在这种情况下，2个存储体组2012和2014或者4个存储体组2012a、2012b、2014a和2014b可以由MDP实现。
此外，半导体存储设备2010可以由双晶片封装(DDP)实现。在DDP中，利用两个晶片可以获得16Gb的存储容量。在这种情况下，可以以DDP的型式实现2个存储体组2012和2014或者4个存储体组2012a、2012b、2014a和2014b。当半导体存储设备2010由DDP实现时，第一晶片可以堆叠于第二晶片上。通过多个硅通孔(TSV)，第一晶片可以与第二晶片电连接。
根据本发明原理的示例性实施例，2个存储体组2012和2014可以属于不同的存储区块，并且可以作为2个独立芯片操作。此外，4个存储体组2012a、2012b、2014a和2014b可以属于不同的存储区块，并且可以作为4个独立芯片操作。此外，半导体存储设备2010在操作中可以属于一个存储区块。这样，物理上是单芯片型式的半导体存储设备在功能上可以用作两个或者多个芯片。因此，在相同芯片中可以实现根据本发明原理的示例性实施例的存储区块交错操作。根据本发明原理的示例性实施例，存储区块交错操作指相同存储区块中或者不同存储区块中的一个半导体存储设备操作。例如，在示例性实施例中，如在此所述地，存储区块交错操作指为了在相同存储区块或者不同存储区块中操作而被管理(例如，基于使用选择信号)的半导体设备或者半导体设备的存储区。基于使用选择信号的状态，在相同存储区块中操作的半导体存储设备可以在不同存储区块中操作。
图3是根据本发明原理的示例性实施例，图1所示半导体存储设备的方框图。
参考图3，半导体存储设备2010可以包含：共享命令解码器2011(例如，共享命令解码器电路2011)、第一缓冲器2013、第二缓冲器2015、第一存储体组控制器2017(例如，第一存储体组控制器电路2017)、第二存储体组控制器2019(例如，第二存储体组控制器电路2019)、第一存储体组2012、和第二存储体组2014。
图3将示例性实施例举例示为被划分为两个的一个存储元阵列。存储元阵列的一个分段可以用作第一存储体组2012，而存储元阵列的另一个分段可以用作第二存储体组2014。
共享命令解码器2011可以对通过命令线和地址线施加的命令和地址信号CMD/ADD解码。可以公共地对第一存储体组2012和第二存储体组2014执行该解码。
第一缓冲器2013可以接收并且缓存第一芯片选择信号CS0、第一时钟使能信号CKE0和第一终接控制信号ODT0。可以将第一时钟信号CK0提供到第一缓冲器2013。
第二缓冲器2015可以接收并且缓存第二芯片选择信号CS1、第二时钟使能信号CKE1和第二终接控制信号ODT1。可以将第二时钟信号CK1提供到第二缓冲器2015。
第一存储体组控制器2017可以通过线L10接收共享命令解码器2011的解码输出信号。第一存储体组控制器2017可以通过线L20接收用于第一存储体组的第一芯片选择信号CS0、第一时钟使能信号CKE0和第一终接控制信号ODT0。第一存储体组控制器2017可以通过线L40控制第一存储体组2012。
第二存储体组控制器2019可以通过线L10接收共享命令解码器2011的解码输出信号。第二存储体组控制器2019可以通过线L30接收用于第二存储体组的第二芯片选择信号CS1、第二时钟使能信号CKE1和第二终接控制信号ODT1。第二存储体组控制器2019可以通过线L50控制第二存储体组2014。
当第一存储体组2012和第二存储体组2014中的每个具有16Gb的容量时，第一存储体组2012和第二存储体组2014中的每个可以由16个存储体构成。第一存储体组2012和第二存储体组2014中的每个可以包含多个DRAM元。一个DRAM元可以包含一个访问晶体管和一个储存电容器。
在示例性实施例中，第一存储体组2012可以包含DRAM元(cell)，并且第二存储体组2014可以包含静态随机存取存储器(SRAM)元。在这种情况下，SRAM元可以由在制造DRAM时实现的额外的感应放大器实现。SRAM元不需要刷新操作，并且SRAM元的读操作和写操作可以比DRAM元的快。因此，SRAM可以用作高速缓冲存储器。
此外，在示例性实施中，第一存储体组2012可以包含DRAM元，而第二存储体组2014可以包含非易失性存储元，诸如，例如，磁性RAM(MRAM)元、相变RAM(PRAM)元、或者闪速存储元。
此外，在示例性实施中，第一存储体组2012和第二存储体组2014中的每个可以由非易失性存储元实现。
当第一存储体组2012和第二存储体组2014属于相同存储区块时，可以通过第一数据通道DQA访问第一存储体组2012，并且可以通过独立于第一数据通道DQA的第二数据通道DQB访问第二存储体组2014。
图4是根据本发明原理的示例性实施例，图3所示半导体存储设备的详细方框图。
参考图4，图3所示的半导体存储设备2010可以包含模式寄存器2021。该模式寄存器2021可以公共地与第一存储体组控制器2017和第二存储体组控制器2019连接。模式寄存器2021可以是存储模式寄存器设定(MRS)信号的寄存器。在示例性实施例中，模式寄存器2021可以存储存储区块交错操作的使用选择信号SCS。
行解码器2025可以连接在第一存储体组控制器2017与第一存储体组2012之间。行解码器2025可以解码行地址，并且可以输出行解码信号，以选择第一存储体组2012的行。第一存储体组2012可以是第一存储区FM。
行解码器2035可以连接在第二存储体组控制器2019与第二存储体组2014之间。行解码器2035可以解码行地址，并且可以输出行解码信号，以选择第二存储体组2014的行。第二存储体组2014可以是第二存储区SM。
存储体控制逻辑2023(例如，存储体控制逻辑电路2023)可以连接到第一存储体组控制器2017。存储体控制逻辑2023可以接收存储体地址，并且可以输出存储体控制行信号BCR和存储体控制列信号BCC。
存储体控制逻辑2033可以连接到第二存储体组控制器2019。存储体控制逻辑2033可以接收存储体地址，并且可以输出存储体控制行信号BCR和存储体控制列信号BCC。
列解码器2029可以连接在第一存储体组控制器2017与第一存储体组2012之间。列解码器2025可以解码列地址和存储体控制列信号BCC，并且可以输出列解码信号，以选择作为第一存储区FM的第一存储体组2012的列。
列解码器2039可以连接在第二存储体组控制器2019与第二存储体组2014之间。列解码器2039可以解码列地址和存储体控制列信号BCC，并且可以输出列解码信号，以选择作为第二存储区SM的第二存储体组2014的列。
连接到第一存储体组2012的感应放大器2027可以感测并且放大从第一存储体组2012读出的数据，并且可以将感测并放大的数据输出到输入/输出(I/O)电路2031。
连接到第二存储体组2014的感应放大器2037可以感测并且放大从第二存储体组2014读出的数据，并且可以将感测并放大的数据输出到输入/输出(I/O)电路2041。
数据通信(DQ)连接电路2050可以连接在I/O电路2031与2041之间。DQ连接电路2050可以基于第一存储区FM和第二存储区SM的存储区块交错操作来控制数据输入/输出通路。当第一存储区FM和第二存储区SM属于相同存储区块时，I/O电路2031和2041的输入/输出通路可以在输出级互相分离。当第一存储区FM和第二存储区SM属于不同存储区块时，I/O电路2031和2041的输入/输出通路可以在输出级集成在一起。
DQ连接电路2050可以接收使用选择信号SCS，并且可以基于收到的使用选择信号SCS控制数据输入/输出通路。使用选择信号SCS可以从第一存储体组控制器2017和第二存储体组控制器2019提供，或者可以直接从模式寄存器2021提供。
图5是根据本发明原理的示例性实施例，包含于图3所示半导体存储设备中的片上终接器(on-die termination)(ODT)电路块的方框图。
图5所示的电路块可以实现于图3所示的第一存储体组控制器2017和第二存储体组控制器2019中的每个中，以用于独立的片上终接操作。
参考图5，片上终接器(ODT)电路块2100可以包含校准电路2200和ODT电路2300。
ZQ焊接区(pad)11可以连接到校准电路2200，并且ZQ电阻器RZQ(例如，外部电阻器)可以连接到ZQ焊接区11。即，ZQ电阻器RZQ可以是连接于半导体存储设备的外部的电阻器。ZQ电阻器RZQ的电阻值可以是例如约240欧姆。然而，ZQ电阻器RZQ的电阻值并不局限于此。
校准电路2200可以响应校准使能信号ENC来执行校准。
ODT电路2300可以响应ODT使能信号ENO来执行ODT操作。
在图1中，当对半导体存储设备2010施加第一终接控制信号ODT0和第二终接控制信号ODT1时，可以独立地执行第一存储区FM和第二存储区SM的ODT操作。
下面将描述独立执行第一存储区FM和第二存储区SM的ODT操作的某些好处。
传输线的终接可以反射通过传输线传输的信号。由于反射信号影响原始信号，所以可能会恶化信号完整性(SI)。
为了保护信号的反射，可以将终接电阻器连接到传输线的终接节点。终接电阻器可以用于在外部设备与半导体存储设备的每个存储区之间的阻抗匹配。在以高速运行的DRAM中可以采用终接电阻器。为了在DRAM之间防止信号干扰，可以采用将终接电阻器连接到DRAM晶片的ODT技术。由于DDR4同步DRAM(SDRAM)的运行速度是几千MHz或者更高，所以期望更高的信号完整性和可靠性。可以根据制造工艺、电源电压和运行温度，改变终接电阻器的值。因此，如果阻抗不完全匹配，则难以高速传输信号，并且信号可能失真。
为了获得更高的信号完整性和可靠性，在示例性实施例中，DDR4SDRAM可以采用ZQ校准电路。当根据ZQ校准电路产生的校准码准确校正终接电阻器的值时，可以在存储***中使阻抗准确匹配。
ODT电路块2100可以是包含于半导体存储设备中的终接匹配电路。根据本发明原理的示例性实施例，ODT电路块2100可以连接到半导体存储设备的DQ引脚(pin)或者DQ端口。在其他终接方法中，可以在ODT电路块2100中实现ODT。
图6是根据本发明原理的示例性实施例，包含于图5的ODT电路块中的校准电路的详图。
参考图6，校准电路2200可以包含：上拉校准码生成单元100、下拉校准码生成单元200和ZQ微调单元300。
上拉校准码生成单元100可以包含：第一上拉单元130、第一比较单元110(还称为第一比较器110)和第一码计数器120。
下拉校准码生成单元200可以包含：第二上拉单元210、第二比较单元220(还称为第二比较器220)、第二码计数器230和下拉单元240。
ZQ微调单元300可以包含：可变上拉电阻器310和可变下拉电阻器320。可变上拉电阻器310和可变下拉电阻器320可以连接到第一校准节点ND1。第一校准节点ND1可以是第一比较单元110的输入端。
最终上拉控制信号FPUC可以用于调节可变上拉电阻器310的电阻值。最终下拉控制信号FPDC可以用于调节可变下拉电阻器320的电阻值。
当调节可变上拉电阻器310和可变下拉电阻器320的电阻值时，可以改变第一校准节点ND1的电压电平。
执行了ZQ校准操作后，存储控制器1000可以基于存储模块或者存储区块的信号加载特性确定最终上拉控制信号FPUC或者最终下拉控制信号FPDC，从而适应***环境。因此，可以微调ZQ电阻器RZQ的电阻值，以满足安装于电路板上的存储槽、存储模块或者存储区块的信号加载特性。
ZQ校准可以是产生阻抗码的过程。阻抗码可以随工艺、电压和温度)PVT)的变化而变化。通过ZQ校准产生的阻抗码可以用于调节终接电阻器的电阻值。由于将外部电阻器连接到的焊接区称为ZQ焊接区，所以采用术语ZQ校准。外部电阻器可以用作用于校准的基准电阻器。
当ZQ微调单元300处于初始状态时(例如，当ZQ微调单元300尚未执行微调时)，第一比较单元110可以从第一校准节点ND1接收电压。利用连接到ZQ焊接区11和第一上拉单元130的ZQ电阻器RZQ，可以产生第一校准节点ND1的电压。第一比较单元110可以将第一校准节点ND1的电压与基准电压VREF(例如，VDD/2)进行比较，并且可以基于该比较结果产生上行/下行信号UP/DN。
第一码计数器120可以响应上行/下行信号UP/DN(例如，第一比较单元110的比较结果)产生具有(N+1)位的上拉校准码PCODE。在此，N是至少等于1的自然数。利用上拉校准码PCODE可以接通/断开第一上拉单元130的并联电阻器(将并联电阻器的电阻值设计得具有二进制权重)，并且因此，可以调节第一上拉单元130的电阻值。第一上拉单元130的调节电阻值可以影响第一校准节点ND1的电压值，并且第一比较单元110可以重复上述操作。因此，可以重复上拉校准操作，直到第一上拉单元130的电阻值等于ZQ电阻器RZQ的电阻值。
可以将上拉校准操作产生的上拉校准码PCODE提供到第二上拉单元210。可以基于上拉校准码PCODE确定第二上拉单元210的总电阻值。下拉校准操作可以开始。第二比较单元220可以通过第二校准节点ND2接收由第二上拉单元210和下拉单元240产生的电压。第二比较单元220可以将第二校准节点ND2的电压与基准电压VREF进行比较，并且可以基于该比较结果，产生上行/下行信号UP/DN。
第二码计数器230可以基于上行/下行信号UP/DN(例如，第二比较单元220的比较结果)产生具有(N+1)位的下拉校准码NCODE。下拉校准码NCODE可以接通或者关闭下拉单元240的并联电阻器，使得下拉单元240的电阻值被调节。下拉单元240的调节电阻值可以影响第二校准节点ND2的电压值，并且第二比较单元220可以重复上述操作。因此，可以重复执行下拉校准操作，直到第二上拉单元210的电阻值等于下拉单元240的电阻值。当完成下拉校准操作时，第二校准节点ND2的电压可以等于基准电压VREF。
当完成上述上拉校准操作和下拉校准操作时，可以将上拉校准码PCODE和下拉校准码NCODE提供到存储控制器1000。存储控制器1000可以基于安装于电路板上的存储槽、存储模块或者存储区块的信号加载特性确定最终校准值。存储控制器1000可以产生最终上拉控制信号FPUC和最终下拉控制信号FPDC。因此，当执行ZQ校准时，可以在执行ZQ校准中应用信号加载特性的差异，并且因此，可以精确执行ZQ校准。应当明白，参考图6描述的校准电路2200是示例性的，并且根据本发明原理的示例性实施例的校准电路2200并不局限于此。
图7是根据本发明原理的示例性实施例，包含于图5的ODT电路块2100中的ODT电路2300的详图。
参考图7，ODT电路2300可以包含：上拉控制单元502、下拉控制单元504、上拉终接单元506、和下拉终接单元508。
ODT电路2300可以响应校准电路2200产生的上拉校准码PCODE和下拉校准码NCODE来终接DQ焊接区DQi的阻抗。
上拉终接单元506的配置可以与图6的第一上拉单元130的配置类似。由于基于上拉校准码PCODE确定上拉终接单元506的电阻值，所以可以类似地设计上拉终接单元506和第一上拉单元130。下面描述上拉终接单元506的操作。
上拉控制单元502可以响应上拉校准码PCODE和上拉使能信号PU_EN控制上拉终接单元506。上拉使能信号PU_EN可以用于接通/断开上拉终接单元506。当激活上拉使能信号PU_EN时，可以基于上拉校准码PCODE接通/断开连接到晶体管PM1至PMn的上拉终接单元506的电阻器UR1至URn。在图7所示的示例性实施例中，n是至少等于3的自然数。然而，上拉终接单元506的电阻器和晶体管的数量并不局限于图7所示的示例性实施例。例如，在示例性实施例中，上拉终接单元506可以仅包含UR1和PM1，或者仅包含UR1、PM1、UR2和PM2。当上拉使能信号PU_EN未被激活时，上拉终接单元506不操作，而与上拉校准码PCODE无关。即，当上拉使能信号PU_EN未被激活时，断开上拉终接单元506的全部电阻器UR1至URn。
下拉终接单元508的配置可以与图6所示下拉单元240的类似。由于基于下拉校准码NCODE确定下拉终接单元508的电阻值，所以可以类似地设计下拉终接单元508和下拉单元240。下面描述下拉终接单元508的操作。
下拉控制单元504可以响应下拉校准码NCODE和下拉使能信号PD_EN控制下拉终接单元508。下拉使能信号PD_EN可以用于接通/断开下拉终接单元508。当激活下拉使能信号PD_EN时，可以基于下拉校准码NCODE接通/断开连接到晶体管NM1至NMn的下拉终接单元508的电阻器DR1至DRn。在图7所示的示例性实施例中，n是至少等于3的自然数。然而，下拉终接单元508的电阻器和晶体管的数量并不局限于图7所示的示例性实施例。例如，在示例性实施例中，下拉终接单元508可以仅包含DR1和NM1，或者仅包含DR1、NM1、DR2和NM2。当下拉使能信号PD_EN未被激活时，下拉终接单元508不操作，而与下拉校准码NCODE无关。即，当下拉使能信号PD_EN未被激活时，断开下拉终接单元508的全部电阻器DR1至DRn。
当基于上拉使能信号PU_EN激活上拉终接单元506时，上拉终接单元506可以将DQ焊接区DQi的电平设定到高电平。在这种情况下，可以通过DQ焊接区DQi输出高电平的数据。当基于下拉使能信号PD_EN激活下拉终接单元508时，下拉终接单元508可以将DQ焊接区DQi的电平设定到低电平。在这种情况下，可以通过DQ焊接区DQi输出低电平的数据。
如上所述，图1的第一存储区FM和第二存储区SM的上述ODT操作可以互相独立。
根据本发明原理的示例性实施例，可以以中心抽头终接(CTT)方法执行ODT。应当明白，参考图7描述的ODT电路2300是示例性的，并且应当明白，根据本发明原理的示例性实施例的ODT电路2300并不局限于此。
图8是示出根据本发明原理的示例性实施例，连接到图4所示输入/输出电路的DQ连接电路的操作的图。
参考图8，在半导体存储模块中，第一至第k存储区2012、2014和2016可以属于相同存储区块。为了便于描述，可以假定k是3。然而，k并不局限于此。在这种情况下，通过调节DQ连接电路2050a的输入/输出通路，第一至第k输入/输出端DQA、DQB和DQC可以分别与芯片的输入/输出端RDQA、RDQB和RDQC连接。第一至第k输入/输出端DQA、DQB和DQC可以是分别输出对应于第一至第k存储区2012、2014和2016的数据的终端。当在半导体存储模块中，第一至第k存储区2012、2014和2016属于相同存储区块时，输入/输出通路可以互相独立。如图8所示，DQ连接电路2050a可以响应使用选择信号SCS，将第一至第k输入/输出端DQA、DQB和DQC分别连接到芯片的输入/输出端RDQA、RDQB和RDQC。
根据示例性实施例，当第一输入/输出端DQA发送8位数据时，该芯片的第一输入/输出端RDQA的数量是8。当第二输入/输出端DQB发送16位数据时，芯片的第二输入/输出端RDQB的数量是16。
图9是示出根据本发明原理的示例性实施例，连接到图4所示输入/输出电路的DQ连接电路的另一个操作的图。
参考图9，在半导体存储模块中，第一至第k存储区2012、2014和2016可以属于不同的存储区块。为了便于描述，可以假定k是3。然而，k并不局限于此。在这种情况下，通过调节DQ连接电路2050b的输入/输出通路，第一至第k输入/输出端DQA、DQB和DQC可以公共地与芯片的输入/输出端RDQ连接。第一至第k输入/输出端DQA、DQB和DQC可以是分别输出对应于第一至第k存储区2012、2014和2016的数据的终端。当在半导体存储模块中第一至第k存储区2012、2014和2016属于不同存储区块时，输入/输出通路可以集成在一起。即，该芯片的输入/输出端RDQ可以公共地用于第一至第k存储区2012、2014和2016。
如图9所示，DQ连接电路2050b可以公共地响应使用选择信号SCS将第一至第k输入/输出端DQA、DQB和DQC连接到芯片的输入/输出端RDQ。
例如，在示例性实施例中，当第一输入/输出端DQA发送8位数据并且第二输入/输出端DQB发送16位数据时，输入/输出端RDQ的数量是16。
图10是根据本发明原理的示例性实施例，包含多个存储模块的存储***的方框图。
参考图10，存储控制器1000可以通过总线2500与存储槽260和265连接。存储模块150和155可以包含多个存储区块201、202和205。根据上面描述的示例性实施例，存储模块150和155中的每个可以是例如DIMM2000。多个存储区块中的每个可以包含多个半导体存储设备。根据本发明原理的示例性实施例，可以将一个存储区块(例如，201)划分为两个互相独立运行的存储区块Rank0和Rank1，以使由一个芯片实现的半导体存储设备执行存储区块交错操作。可以将存储模块150中的另一个存储区块(例如，202)划分为两个互相独立运行的存储区块Rank2和rank3。类似地，可以将存储模块155中的存储区块(例如，204)划分为两个存储区块Rank4和Rank5，并且可以将存储模块155中的另一个存储区块(例如，205)划分为两个存储区块Rank6和Rank7。
图11是根据本发明原理的示例性实施例，图10所示存储***的操作的时序图。
参考图11，与时钟CLK同步，通过命令地址，可以将命令和地址信号施加到半导体存储设备2010。当在不同时点对半导体存储设备2010施加用于选择第一存储区块RANK0的芯片选择信号CS0和用于选择第二存储区块RANK1的芯片选择信号CS1时，半导体存储设备2010的第一存储体组2012和第二存储体组2014可以属于不同存储区块并且在不同存储区块中运行。如图11所示，可以输出两个数据集。例如，可以输出从第一存储区块RANK0输出的数据和从第二存储区块RANK1输出的数据。
在图11中，周期T1指用于区别相应存储区块的命令信号的无效周期，并且周期T2指用于区别相应存储区块的数据的无效周期。周期T1和T2是为了便于描述而示出的，并且本发明原理的示例性实施例并不局限于此。
图12是示出根据本发明原理的示例性实施例，在DIMM的一侧上形成单存储区块的存储模块的示意图。
参考图12，多个半导体存储设备2010、2020、2030和2040安装于DIMM2000a的一侧上。多个半导体存储设备2010、2020、2030和2040中的每个可以是例如DRAM。当不执行存储区块交错操作时，多个半导体存储设备2010、2020、2030和2040可以构成单存储区块。即，多个半导体存储设备2010、2020、2030和2040可以在第一存储区块RANK0中运行。
图13是示出根据本发明原理的示例性实施例，包含作为双存储区块运行的安装于DIMM的一侧上的芯片的存储模块的示意图。
参考图13，多个存储体组2012、2014、2022、2024、2032、2034、2042和2044安装于DIMM 2000b的一侧上。在此，两个存储体组2012和2014可以由一个存储晶片(或者一个存储芯片)实现。即，根据本发明原理的示例性实施例，可以将图12所示半导体存储设备2010划分为两个存储体组。两个存储体组中的每个可以被独立地访问。例如，在示例性实施例中，两个存储体组中的每个可以被独立地访问，如同其是分立的存储芯片。在这种情况下，两个存储体组的总存储容量可以等于图12所示半导体存储设备2010的存储容量。
因此，当执行存储区块交错操作时，多个存储体组2012、2014、2022、2024、2032、2034、2042和2044在双存储区块中操作。即，多个存储体组2012、2014、2022、2024、2032、2034、2042和2044中的多个存储体组2012、2022、2032和2042可以属于第一存储区块RANK0。此外，多个存储体组2012、2014、2022、2024、2032、2034、2042和2044中的多个存储体组2014、2024、2034和2044可以属于第二存储区块RANK1。
图14示出根据本发明原理的示例性实施例，安装于存储模块上的封装的型式。
图14所示的存储模块可以是例如DIMM、寄存DIMM(RDIMM)或者完全缓存DIMM(FBDIMM)。图14的示例性实施例示出提供3个存储区块RANK0、RANK1、和RANK2的存储模块。然而，本发明原理的示例性实施例并不局限于此。
在示例性实施例中，当根据本发明原理的示例性实施例，配置存储模块的每个DRAM以执行存储区块交错操作时，可以将3个存储区块RANK0、RANK1、和RANK2用作6个存储区块或者9个存储区块。
参考图14，存储模块可以包含印刷电路板150、多个DDP和多个MDP。
第一晶片D1和第二晶片D2可以封装于一个DDP中。DDP可以安装于印刷电路板150的一侧上。在示例性实施例中，DDP可以提供2个存储区块RANK0和RANK1。当执行存储区块交错操作时，每个DDP可以提供4个存储区块。
1个晶片D3可以封装于1个MDP中。MDP可以相对于DDP安装于印刷电路板150的对侧上。在示例性实施例中，MDP可以构成1个存储区块RANK2。当执行存储区块交错操作时，每个MDP可以提供2个存储区块。
每个DDP可以包含：印刷电路板PCB1、存储晶片D1和D2、键合线BW1、模制件(molding)M1、以及焊球SB1。在印刷电路板PCB1上，存储晶片D1可以层叠于存储晶片D2上，反之亦然。存储晶片D1和D2中的每个可以通过键合线BW1连接到印刷电路板PCB1。通过封装印刷电路板PCB1、存储晶片D1和D2以及键合线BW1，模制件M1可以保护印刷电路板PCB1、存储晶片D1和D2以及键合线BW1。
焊球SB1可以通过印刷电路板PCB1和键合线BW1与存储晶片D1和D2电连接。焊球SB1可以与印刷电路板150电连接。
DDP的存储晶片D1可以构成一个存储区块RANK0，并且DDP的存储晶片D2可以构成另一个存储区块RANK1。
每个MDP可以包含：印刷电路板PCB2、存储晶片D3、键合线BW2、模制件M2、以及焊球SB2。存储晶片D3可以安装于印刷电路板PCB2上。存储晶片D3可以通过键合线BW2连接到印刷电路板PCB2。通过封装印刷电路板PCB2、存储晶片D3以及键合线BW2，模制件M2可以保护印刷电路板PCB2、存储晶片D3以及键合线BW2。焊球SB2可以通过印刷电路板PCB2和键合线BW2与存储晶片D3电连接。焊球SB2可以与印刷电路板150电连接。
MDP的存储晶片D3可以构成一个存储区块RANK2。在示例性实施例中，异质存储封装(例如，MDP和DDP)可以用在存储模块中。然而，本发明原理的示例性实施例并不局限于此。例如，在示例性实施例中，一种存储封装(例如，或者MDP或者DDP)可以用在存储模块中。
图14所示的示例性实施例示出用在存储模块中的DDP和MDP。然而，本发明原理的示例性实施例并不局限于图14所示的封装。例如，在示例性实施例中，DDP可以包含两个存储晶片D1和D2或者三个或者更多个的存储晶片。可以根据各种其他封装方法改变详细结构，诸如，DDP的地点和连接方法。MDP可以包含一个存储晶片D3。可以根据各种其他封装方法改变详细结构，诸如，MDP的地点和连接方法。
图15是示出根据本发明原理的示例性实施例，公共地通过其施加RDIMM的命令/地址信号的通路的图。
根据本发明原理的示例性实施例，命令/地址信号C/A通常可以施加到多个半导体存储设备2010和2020。命令/地址信号C/A可以公共地用在每个半导体存储设备的存储区中。
参考图15，存储模块1500可以是RDIMM。存储模块1500可以包含多个半导体存储设备2010和2020以及命令/地址寄存器1931c。
半导体存储设备2010的输入/输出端可以连接到芯片的输入/输出引脚DQ_G。如图15所示，命令/地址寄存器1931c可以连接到命令/地址传输线CA，并且可以将命令/地址信号C/A提供到半导体存储设备2010和2020。模块终接电阻器单元1932c和1933c可以布置于命令/地址传输线CA的对置端。此外，命令/地址寄存器1931c可以以菊花链连接方式连接到半导体存储设备2010和2020。
图16是示出根据本发明原理的示例性实施例，通过其施加RDIMM的命令/地址信号的通路的图。
根据本发明原理的示例性实施例，可以公共地将命令/地址信号C/A施加到多个半导体存储设备2010和2020。命令/地址信号C/A可以公共地用在每个半导体存储设备的存储区中。
参考图16，存储模块1600可以是RDIMM。存储模块1600可以包含多个半导体存储设备2010和2020以及命令/地址寄存器1931d。
半导体存储设备2010的输入/输出端可以连接到芯片的输入/输出引脚DQ_G。
如图16所示，命令/地址寄存器1931d可以连接到命令/地址传输线CA，并且可以将命令/地址信号提供到半导体存储设备2010和2020。模块终接电阻器单元1932d可以安装于命令/地址传输线CA的端部。此外，命令/地址寄存器1931d可以以飞跃(fly-by)或者菊花链连接方式连接到半导体存储设备2010和2020。
图17是根据本发明原理的示例性实施例，包含存储模块的示例性计算***的方框图。
参考图17，计算***可以包含：主机500，该主机500包含内部存储器控制器(IMC)1001；连接到主机500的总线50；以及连接到总线50的多个存储模块2000－1、2000－2和2000－n。在图17所示的示例性实施例中，n是至少等于3的自然数。然而，该计算***的存储模块的数量并不局限于图17所示的示例性实施例。例如，在示例性实施例中，计算***可以仅包含存储模块2000－1，或者仅包含存储模块2000－1和2000－2。
根据本发明原理的示例性实施例，多个半导体存储设备2010和2020可以安装于存储模块2000－1的一侧上。多个半导体存储设备2010和2020中的每个可以由单芯片实现。多个半导体存储设备2010和2020可以属于单存储区块。
此外，可以独立访问的其每个由单个芯片实现并且其每个具有两个存储体组2012和2014的多个半导体存储设备可以安装于存储模块2000－2的一侧上。这两个存储体组2012和2014可以属于双存储区块。
此外，可以独立访问的其每个由单个芯片实现并且其每个具有四个存储体组2012a、2012b、2014a和2014b的多个半导体存储设备可以安装于存储模块2000－n的一侧上。尽管在单个芯片上实现4个存储体组，但是四个存储体组中的每个可以按照分立的芯片来操作。四个存储体组可以属于四存储区块。
根据本发明原理的示例性实施例，可以在以芯片型式安装于存储模块上的半导体存储设备中执行存储区块交错操作，其可以改善存储模块的灵活性。
尽管参考本发明的示例性实施例具体示出并且描述了本发明原理，但是本技术领域内的技术人员应当明白，可以在形式和细节方面进行各种变更，而不脱离所附权利要求书限定的本发明原理的范围。

Claims (24)

1.一种半导体存储设备，包括：
第一存储区，所述第一存储区位于所述半导体存储设备中；以及
第二存储区，所述第二存储区位于所述半导体存储设备中，其中基于使用选择信号，独立于所述第一存储区访问所述第二存储区，
其中所述第一存储区和第二存储区共享命令和地址线，并且基于所述使用选择信号，执行存储区块交错操作，并且
其中所述半导体存储设备以单芯片的型式安装于存储模块上。
2.根据权利要求1所述的半导体存储设备，其中所述半导体存储设备安装于存储模块上，在所述存储模块中，所述第一存储区属于并且在第一存储区块中操作，并且在所述存储模块中，所述第二存储区属于第二存储区块并且在第二存储区块中操作。
3.根据权利要求2所述的半导体存储设备，其中所述存储模块是双列直插式存储模块(DIMM)。
4.根据权利要求1所述的半导体存储设备，其中，所述第一存储区和所述第二存储区中的每个包含多个存储体。
5.根据权利要求1所述的半导体存储设备，其中所述第一存储区接收第一芯片选择信号，并且所述第二存储区接收与所述第一芯片选择信号不同的第二芯片选择信号。
6.根据权利要求1所述的半导体存储设备，其中所述第一存储区接收第一片上终接信号，并且所述第二存储区接收与所述第一片上终接信号不同的第二片上终接信号。
7.根据权利要求1所述的半导体存储设备，其中所述第一存储区接收第一时钟使能信号，并且所述第二存储区接收与所述第一时钟使能信号不同的第二时钟使能信号。
8.根据权利要求1所述的半导体存储设备，其中将所述第一存储区和所述第二存储区封装在单晶片封装(MDP)中。
9.根据权利要求1所述的半导体存储设备，其中所述半导体存储设备安装于存储模块上，并且在所述存储模块中，所述第一存储区属于双存储区块或者四存储区块并且在双存储区块或者四存储区块中操作。
10.根据权利要求1所述的半导体存储设备，其中作为模式寄存器设定信号施加所述使用选择信号，或者利用熔断选项或者金属选项限定所述使用选择信号。
11.一种半导体存储设备，包括：
第一存储区，所述第一存储区位于所述半导体存储设备中；以及
第二存储区，所述第二存储区位于所述半导体存储设备中，
其中所述第一存储区和所述第二存储区选择性地作为两个不同的半导体芯片操作，
其中所述第一存储区和所述第二存储区接收相同的命令和地址信号，
其中所述第一存储区接收第一芯片选择信号、第一时钟使能信号和第一终接控制信号，并且所述第二存储区接收第二芯片选择信号、第二时钟使能信号和第二终接控制信号，
其中所述第一芯片选择信号不同于所述第二芯片选择信号，所述第一时钟使能信号不同于所述第二时钟使能信号，并且所述第一终接控制信号不同于所述第二终接控制信号，
其中所述第一存储区和所述第二存储区基于使用选择信号属于相同存储区块或者不同存储区块并且在相同存储区块或者不同存储区块中操作。
12.根据权利要求11所述的半导体存储设备，其中当所述第二存储区属于第二存储区块时，所述第一存储区属于第一存储区块。
13.根据权利要求11所述的半导体存储设备，其中当半导体存储设备的存储容量是16Gb(吉比特)时，所述第一存储区和所述第二存储区中的每个具有8Gb的存储容量。
14.根据权利要求11所述的半导体存储设备，还包括：
数据通信(DQ)连接电路，配置所述数据通信连接电路，以基于所述第一存储区和所述第二存储区的存储区块交错操作调节数据输入/输出通路。
15.根据权利要求11所述的半导体存储设备，其中所述半导体存储设备封装于寄存双列直插式存储模块(RDIMM)中。
16.一种存储模块，包括：
基底；以及
多个半导体存储设备，所述多个半导体存储设备安装于所述基底上，其中在所述基底的一侧或者对置侧上，所述半导体存储设备互相隔离，
其中每个所述半导体存储设备包括：
第一存储体组，所述第一存储体组由所述半导体存储设备的第一部形成；以及
第二存储体组，所述第二存储体组由所述半导体存储设备的第二部形成，其中所述第一部不同于所述第二部，并且基于使用选择信号，互相独立地访问所述第一存储体组和所述第二存储体组，
其中所述第一存储体组和所述第二存储体组共享命令和地址线，并且基于所述使用选择信号执行存储区块交错操作。
17.根据权利要求16所述的存储模块，其中所述存储模块是双列直插式存储模块(DIMM)。
18.根据权利要求16所述的存储模块，其中所述第一存储体组包括16个存储体。
19.根据权利要求16所述的存储模块，其中每个半导体存储设备还包括：
共享命令解码器，配置所述共享命令解码器，以解码通过共享的命令和地址线施加的命令和地址信号。
20.根据权利要求19所述的存储模块，其中每个半导体存储设备还包括：
第一存储体组控制器，配置所述第一存储体组控制器，以接收所述共享命令解码器的解码的输出信号、第一芯片选择信号、第一时钟使能信号以及第一终接控制信号，
其中所述第一芯片选择信号、所述第一时钟使能信号以及所述第一终接控制信号控制所述第一存储体组。
21.根据权利要求20所述的存储模块，其中每个半导体存储设备还包括：
第二存储体组控制器，配置所述第二存储体组控制器，以接收所述共享命令解码器的解码的输出信号、第二芯片选择信号、第二时钟使能信号以及第二终接控制信号，
其中所述第二芯片选择信号、所述第二时钟使能信号以及所述第二终接控制信号控制所述第二存储体组，而不控制所述第一存储体组，
其中所述第一芯片选择信号、所述第一时钟使能信号以及所述第一终接控制信号不控制所述第二存储体组。
22.一种数据处理***，包括：
存储控制器；
存储模块；
半导体存储设备，所述半导体存储设备安装于所述存储模块上，其中所述半导体存储设备包括第一存储区和第二存储区；
第一线，所述第一线将所述存储控制器连接到所述存储模块，其中通过所述第一线，将命令和地址信号从所述存储控制器发送到所述第一存储区和所述第二存储区；
第二线，所述第二线将所述存储控制器连接到所述存储模块，其中通过所述第二线，将第一芯片选择信号、第一时钟使能信号和第一终接控制信号从所述存储控制器发送到所述第一存储区；以及
第三线，所述第三线将所述存储控制器连接到所述存储模块，其中通过所述第三线，将第二芯片选择信号、第二时钟使能信号和第二终接控制信号从所述存储控制器发送到所述第二存储区，
其中所述第一芯片选择信号不同于所述第二芯片选择信号，所述第一时钟使能信号不同于所述第二时钟使能信号，并且所述第一终接控制信号不同于所述第二终接控制信号，
其中基于使用选择信号，独立于所述第一存储区访问所述第二存储区。
23.根据权利要求22所述的数据处理***，其中所述存储模块是双列直插式存储模块(DIMM)。
24.根据权利要求22所述的数据处理***，其中，所述第一存储区和所述第二存储区中的每个包含多个存储体。
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