CN106992178B - 存储器元件及其制造方法 - Google Patents

Abstract

本发明提供一种存储器元件及其制造方法，其中，存储器元件包括：衬底、至少两个堆叠结构、导体结构以及凹陷结构。堆叠结构位于衬底上。导体结构位于堆叠结构之间。凹陷结构位于导体结构上。凹陷结构的底面至少低于堆叠结构的顶面。因此，本发明可解决字线漏电、位线短路以及高温数据保持不佳的问题，可减少工艺成本并提升产品良率。

Description

存储器元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，尤其涉及一种存储器元件及其制造方法。

背景技术

随着科技日新月异，提高存储器元件的积集度且缩小关键尺寸已然逐渐成为一种趋势。在此趋势下，存储器元件常遭遇字线漏电(WL leakage)、位线短路(BL short)以及高温数据保持(high-temperature data retention，HTDR)不佳的问题。

举例来说，如图1所示，在字线12之间形成源极结构34时，由于源极结构34的顶部关键尺寸大于其底部关键尺寸，其导致源极结构34的侧壁容易形成尖角10。所述尖角10的尖端往字线12方向突出，其容易产生漏电流，进而导致字线漏电问题产生。另外，位线之间的介电层上的钛金属残留或金属氧化物颗粒也容易导致位线短路的问题。

发明内容

本发明提供一种具有凹陷结构的存储器元件及其制造方法，其可解决字线漏电、位线短路以及高温数据保持不佳的问题。

本发明提供一种具有凹陷结构的存储器元件及其制造方法，其可减少工艺成本并提升产品良率。

本发明提供一种存储器元件包括：衬底、至少两个堆叠结构、导体结构以及凹陷结构。堆叠结构位于衬底上。导体结构位于堆叠结构之间。凹陷结构位于导体结构上。凹陷结构的底面至少低于堆叠结构的顶面。

在本发明的一实施例中，所述凹陷结构的顶面至底面的厚度介于80nm至120nm之间。

在本发明的一实施例中，所述存储器元件，还包括：两个顶盖层以及间隙壁。顶盖层分别位于堆叠结构上。间隙壁位于堆叠结构与导体结构之间。

在本发明的一实施例中，所述凹陷结构的顶面与顶盖层的顶面为共平面。

在本发明的一实施例中，所述凹陷结构至少暴露出间隙壁的表面。

在本发明的一实施例中，各所述顶盖层的厚度介于30nm至70nm之间。

在本发明的一实施例中，各所述堆叠结构依序包括穿隧介电层、浮置栅极、栅间介电层、控制栅极以及介电层。

在本发明的一实施例中，凹陷结构的底面高于控制栅极的顶面。

在本发明的一实施例中，所述凹陷结构的形状为半圆形、矩形或其组合。

在本发明的一实施例中，所述凹陷结构包括单层结构、两层结构或多层结构。

在本发明的一实施例中，所述凹陷结构的材料包括氮化硅、氧化硅或其组合。

在本发明的一实施例中，所述导体结构为源极结构。

在本发明的一实施例中，所述存储器元件还包括金属内连线，位于凹陷结构上。

本发明提供一种存储器元件的制造方法，其步骤如下。于衬底上形成至少两个堆叠结构。于堆叠结构上分别形成两个顶盖层。于堆叠结构之间形成导体结构。于堆叠结构与导体结构之间形成间隙壁。于导体结构上形成凹陷结构。凹陷结构的底面至少低于堆叠结构的顶面。

在本发明的一实施例中，形成所述导体结构的步骤如下。于衬底上形成导体材料层。导体材料层填入堆叠结构之间的空间且覆盖顶盖层的表面。进行平坦化工艺，以移除部分导体材料层与部分顶盖层。

在本发明的一实施例中，所述平坦化工艺包括化学机械研磨(CMP)工艺、回蚀刻工艺或其组合。

在本发明的一实施例中，形成所述凹陷结构的步骤如下。于衬底上形成图案化掩膜层。图案化掩膜层具有开口。开口至少暴露导体结构的顶面。进行蚀刻工艺，移除部分导体结构与部分顶盖层，以形成凹陷开口。凹陷开口至少暴露出间隙壁的表面。形成至少一介电材料层并填入凹陷开口中。

本发明另提供一种存储器元件的制造方法，其步骤如下。于衬底上形成多个导体结构。于导体结构之间形成多个介电层。于导体结构与介电层上形成金属层。于金属层上形成图案化掩膜层。图案化掩膜层具有多个开口。开口分别对应介电层的顶面。以图案化掩膜层为幕层，移除部分介电层，使得介电层的顶面低于导体结构的顶面。

在本发明的一实施例中，所述介电层的顶面与导体结构的顶面之间的距离介于10nm至40nm之间。

在本发明的一实施例中，所述导体结构为位线。

基于上述，本发明通过源极结构上的凹陷结构，其可移除现有技术中的尖角，以解决字线漏电问题。另外，在本发明中，源极结构上的凹陷结构与字线上的顶盖层可增加高温数据保持(HTDR)能力，并进而提升良率。此外，本发明移除现有技术中的接触窗的工艺步骤，其不仅可解决位线之间的介电层上的钛金属残留所导致位线短路的问题，还可减少工艺成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是现有的一种存储器元件的剖面示意图；

图2A至图2J是依照本发明第一实施例的存储器元件的制造流程的剖面示意图；

图3A至图3B是依照本发明第二实施例的存储器元件的制造流程的剖面示意图。

附图标记说明：

10：尖角；

12：字线；

34：源极结构；

100：衬底；

101：隔离结构；

102：堆叠结构；

104：穿隧介电层；

106：浮置栅极；

108：栅间介电层；

110：第一控制栅极；

112：第二控制栅极；

114、116、126c、126d：介电层；

118、118a：间隙壁；

120、120a、124、124a、136、136a：氧化层；

122、122a：氮化层；

126、126a、126b：顶盖层；

128、128a：阻障层；

130：导体材料层；

132：漏极结构、导体结构；

134：源极结构、导体结构；

134a：源极结构；

138、158a：图案化掩膜层；

140、160：开口；

142：凹陷开口；

144、144a、146、146b：介电材料层；

145：凹陷结构；

148：凹陷；

150、150a、154、154a：导体层；

152、152a：金属层；

156、158：掩膜层；

162：凸出部；

CT：接触窗；

D：深度；

H：距离；

M1：金属内连线；

T1、T2：厚度；

W：宽度；

AA：有源区。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的附图标记表示相同或相似的元件，以下段落将不再一一赘述。

图2A至图2J是依照本发明第一实施例的存储器元件的制造流程的剖面示意图。

请参照图2A，本发明的第一实施例提供一种存储器元件的制造方法，其步骤如下。首先，提供衬底100。在本实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(SOI)。

接着，于衬底100上形成多个堆叠结构102。详细地说，堆叠结构102由穿隧介电层104、浮置栅极106、栅间介电层108、第一控制栅极110、第二控制栅极112以及介电层114、116依序堆叠而成。在本实施例中，穿隧介电层104的材料可例如是氧化硅，其形成方法可以是化学气相沉积法、热氧化法等。浮置栅极106的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。栅间介电层108可例如是由氧化层/氮化层/氧化层(Oxide/Nitride/Oxide,ONO)所构成的复合层，此复合层可为三层或更多层，本发明并不限于此，其形成方法可例如是化学气相沉积法。第一控制栅极110的材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。第二控制栅极112的材料可例如是金属硅化物，所述金属硅化物可例如是硅化钨(WSi_x)，其形成方法可以是化学气相沉积法。介电层114、116可例如是单层结构、双层结构或多层结构。在本实施例中，介电层114的材料可例如是氮化硅；介电层116的材料可例如是氧化硅、四乙氧基硅烷(TEOS)氧化物或其组合。介电层114、116的形成方法可以是化学气相沉积法。

之后，在堆叠结构102的两侧形成间隙壁118。详细地说，间隙壁118可例如是单层结构、双层结构或多层结构。在本实施例中，间隙壁118可例如是三层结构，从堆叠结构102的内侧往外延伸可依序为氧化层120、氮化层122以及氧化层124。氧化层120的材料可例如是高温氧化物(HTO)；氮化层122的材料可例如是氮化硅；氧化层124的材料可例如是四乙氧基硅烷(TEOS)氧化物。氧化层120、氮化层122以及氧化层124的形成方法为本领域技术人员所公知，于此便不再详述。

然后，在堆叠结构102上分别形成顶盖层126。顶盖层126的材料可例如是氮化硅、氧化物或其组合，其形成方法可以是化学气相沉积法。

接着，在堆叠结构102与顶盖层126上共形形成阻障层128。阻障层128的材料可例如是钛(Ti)、氮化钛(TiN)或其组合，其形成方法可以是化学气相沉积法、物理气相沉积法或原子层沉积法(ALD)。

之后，于衬底100上形成导体材料层130。导体材料层130填入堆叠结构102之间的空间且覆盖堆叠结构102与顶盖层126的表面。导体材料层130的材料可例如是钨(W)，其形成方法可以是物理气相沉积法。

请参照图2A与图2B，进行平坦化工艺，移除部分导体材料层130、部分阻障层128以及部分顶盖层126，以于堆叠结构102之间分别形成导体结构132、134。在一实施例中，所述平坦化工艺可例如是化学机械研磨工艺、回蚀刻工艺或其组合。在本实施例中，可通过调整化学机械研磨工艺的过蚀刻步骤，以控制顶盖层126a的厚度。当由氮化硅所构成的顶盖层126a的厚度愈厚，所属存储器元件的高温数据保持能力愈佳。在一实施例中，顶盖层126a的厚度T1可介于30nm至70nm之间。

值得注意的是，在本实施例中，导体结构132可视为漏极结构(以下称之为漏极结构132)；而导体结构134可视为源极结构(以下称之为源极结构134)。虽然图2A并未示出漏极结构132与源极结构134的布局，但从上视方向来看，漏极结构132可例如多个柱状结构，沿着垂直于纸面的方向排列。从上视方向来看，源极结构134可例如是片状结构，沿着垂直于纸面的方向延伸，其中源极结构134与漏极结构132沿着平行于纸面的方向相互排列。在本实施例中，每128个柱状结构的漏极结构132对应1个片状结构的源极结构134。每两个片状结构的源极结构134之间具有1个柱状结构的源极结构134，以电性连接至后续的金属内连线中。从另一方面来看，导体结构132可视为位线(Bit Line)；而堆叠结构102则可视为字线(Word Line)。

请参照图2B与图2C，于衬底100上依序形成氧化层136与图案化掩膜层138。图案化掩膜层138具有开口140。开口140至少暴露源极结构134的顶面。在一实施例中，开口140的宽度W可通过微影曝光机台的关键尺寸曝光能力来进行调整。从图2C可知，此宽度W也可大于源极结构134的顶面宽度。在一实施例中，图案化掩膜层138的材料可例如是光阻材料或是相较于氧化层136具有高度蚀刻选择比的材料。图案化掩膜层138的形成方法可例如是旋转涂布法或是化学气相沉积法。

请参照图2C与图2D，以图案化掩膜层138为掩膜，进行蚀刻工艺，移除部分氧化层136、部分源极结构134与部分顶盖层126a，以形成凹陷开口142。在一实施例中，蚀刻工艺可例如是干式蚀刻工艺，所述干式蚀刻工艺可以是反应性离子蚀刻法(Reactive IonEtching，RIE)。详细地说，凹陷开口142位于开口140下方，且凹陷开口142至少暴露出间隙壁118a(或氮化层122a)的表面。凹陷开口142的底面可至少低于堆叠结构102的顶面；另一方面，凹陷开口142的底面也可高于第二控制栅极112的顶面。在一实施例中，此凹陷开口142的深度D(即从顶盖层126b的顶面至凹陷开口142的底面之间的距离)可介于80nm至120nm之间。在一实施例中，凹陷开口142的形状可例如是半圆形、矩形或其组合。值得注意的是，在本实施例中，凹陷开口142可移除现有技术中的尖角10(如图1所示)，以解决字线漏电问题。

请参照图2E与图2F，在移除图案化掩膜层138之后，于衬底100上共形形成介电材料层144，且覆盖凹陷开口142与氧化层136a的表面。在一实施例中，介电材料层144可例如是氮化硅，其厚度可例如是

至

之间。介电材料层144的形成方法可以是化学气相沉积法或原子层沉积法(ALD)。之后，于介电材料层144上形成介电材料层146。在一实施例中，介电材料层146可例如是氧化硅、TEOS氧化硅、旋涂式氧化硅(Spin-on siliconoxide)、氮化硅或其组合，其厚度可例如是

至

之间。介电材料层146的形成方法可以是化学气相沉积法。顺带一提的是，由于介电材料层146填入凹陷开口142中，使得介电材料层146对应于凹陷开口142上方的表面上具有凹陷148。

请参照图2F与图2G，进行平坦化工艺，移除部分介电材料层146，以暴露出介电材料层144的表面。在一实施例中，所述平坦化工艺可例如是化学机械研磨工艺、回蚀刻工艺或其组合。

请参照图2H与图2I，进行第一蚀刻步骤，移除部分介电材料层144、146a，以暴露出氧化层136a的表面。在一实施例中，第一蚀刻步骤可例如是干式蚀刻法，其氧化物与氮化物的蚀刻选择比约为1：1。接着，进行第二蚀刻步骤，移除氧化层136a，以暴露出顶盖层126b的表面。在一实施例中，第二蚀刻步骤可例如是干式蚀刻法，其氧化物与氮化物的蚀刻选择比约为3：1。

值得注意的是，填入凹陷开口142中的介电材料层144a、146b可视为凹陷结构145。虽然图2I未示出源极结构134a的布局，但从上视方向来看，凹陷结构145也与源极结构134a相似，其可例如是条状结构，其位于片状结构的源极结构134a上，并沿着垂直于纸面的方向延伸。由于凹陷结构145位于相邻的堆叠结构102之间的源极结构134a上，其可电性绝缘相邻的堆叠结构102，以解决字线漏电问题。另外，凹陷结构145的介电材料层144a可例如是氮化硅，其可增加高温数据保持(HTDR)能力，并进而提升良率。

请参照图2I与图2J，于凹陷结构145上依序形成导体层150、金属层152、导体层154以及掩膜层156、158。在一实施例中，导体层150、金属层152以及导体层154可例如是金属内连线。详细地说，导体层150的材料可例如是钛(Ti)，其形成方法可以是物理气相沉积法。金属层152的材料可例如是铝、铜或其组合，其形成方法可以是物理气相沉积法。导体层154的材料可例如是钛(Ti)、氮化钛(TiN)或其组合，其形成方法可以是物理气相沉积法或化学气相沉积法。掩膜层156、158的材料可例如是氮氧化硅、光阻材料或其组合，其形成方法可以是化学气相沉积法。

请回到图2J，本发明第一实施例提供一种存储器元件包括：衬底100、多个堆叠结构102、间隙壁118a、顶盖层126b、漏极结构132、源极结构134a以及凹陷结构145。堆叠结构102位于衬底100上。漏极结构132、源极结构134a分别位于堆叠结构102之间。换言之，漏极结构132与源极结构134a之间具有堆叠结构102。凹陷结构145位于源极结构134a上。凹陷结构145的底面至少低于堆叠结构102的顶面，且凹陷结构145的底面也可高于第二控制栅极112的顶面。在一实施例中，凹陷结构145的厚度T2可介于80nm至120nm之间，其中凹陷结构145的顶面与顶盖层126b的顶面为共平面。另外，本实施例的存储器元件还包括导体层150、金属层152以及导体层154(可例如是金属内连线)位于凹陷结构145上。

图3A至图3B是依照本发明第二实施例的存储器元件的制造流程的剖面示意图。

请参照图3A与图3B，依照上述实施例的方法进行至形成图2J的掩膜层156、158。为简化附图，在图3A至图3B，仅示出沿着垂直于纸面的方向的图2J的漏极结构132的剖面示意图，而未示出图2J的堆叠结构102与源极结构134a。在此剖面上，衬底100中具有多个隔离结构101。相邻隔离结构101之间的衬底100可视为有源区AA。在一实施例中，隔离结构101的材料可例如是掺杂或未掺杂的氧化硅、高密度电浆氧化物、氮氧化硅、旋涂式氧化硅(Spin-onsilicon oxide)、低介电常数介电材料(Low-k dielectric)或其组合。隔离结构101可例如是浅沟渠隔离结构。

漏极结构132分别位于有源区AA上。漏极结构132之间具有介电层126c。在本实施例中，介电层126c是与图2A的顶盖层126同时形成。由于漏极结构132、介电层126c的材料、形成方法已于上述段落说明过，于此便不再赘述。

请参照图2J与图3A，导体层150、金属层152、导体层154以及掩膜层156、158从下至上依序形成在介电层126c与漏极结构132上。接着，图案化所述掩膜层158，以形成多个开口160。开口160对应于介电层126c的顶面。

值得注意的是，在进行上述图2F至图2I的化学机械研磨工艺所残留研磨液的颗粒或是金属氧化物颗粒容易累积在介电层126c的顶面上，所以在进行后续沉积工艺后，使得部分介电层126c、部分导体层150、部分金属层152、部分导体层154以及部分掩膜层156的凸出，而形成凸出部162(如图3A所示)。

之后，请参照图3A与图3B，以图案化掩膜层158a为幕层，进行蚀刻工艺，以移除部分掩膜层156、部分导体层154、部分金属层152、部分导体层150以及部分介电层126c，使得介电层126d的顶面低于漏极结构132的顶面。在一实施例中，介电层126d的顶面与漏极结构132的顶面之间的距离(或高度差)H可介于10nm至40nm之间。在一实施例中，蚀刻工艺可例如是干式蚀刻工艺。如图3B所示，导体层150a、金属层152a以及导体层154a可例如是金属内连线M1。换言之，本实施例的漏极结构132是与金属内连线M1直接接触，而漏极结构132与金属内连线M1之间并不具有接触窗或其类似结构。

在本实施例中，可通过蚀刻工艺中的过蚀刻(over etching)步骤，移除所述凸出部162。如此一来，本实施例可通过上述过蚀刻步骤解决导体层150(钛金属)残留所导致漏极结构132(位线)短路的问题。

此外，本实施例可移除现有技术中的接触窗CT的工艺步骤，其不仅可解决漏极结构132(位线)之间的介电层126d上的导体层150(钛金属)残留所导致位线短路的问题，还可减少工艺成本并增加良率。

综上所述，本发明通过源极结构上的凹陷结构，其可移除现有技术中的尖角，以解决字线漏电问题。另外，在本发明中，源极结构上的凹陷结构与字线上的顶盖层可增加高温数据保持能力，并进而提升良率。此外，本发明移除现有技术中的接触窗的工艺步骤，其不仅可解决位线之间的介电层上的钛金属残留所导致位线短路的问题，还可减少工艺成本。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种存储器元件，其特征在于，包括：

多个第一导体结构，位于衬底上，且沿着第一方向与第二方向排列，所述第一方向垂直于所述第二方向；

第二导体结构，与所述多个第一导体结构沿着所述第二方向相互排列；

多个堆叠结构，位于所述衬底上，且每一所述堆叠结构位于沿着所述第二方向相互排列的所述多个第一导体结构与所述第二导体结构之间；

第一介电层，位于沿着所述第一方向排列的相邻所述多个第一导体结构之间，且所述第一介电层的顶面低于所述多个第一导体结构的顶面；

凹陷开口，位于所述第二导体结构上，其中所述凹陷开口的底面至少低于所述多个堆叠结构的顶面；以及

至少一介电材料层，位于所述凹陷开口中，以构成凹陷结构。

2.根据权利要求1所述的存储器元件，其特征在于，所述凹陷结构的顶面至所述底面的厚度介于80nm至120nm之间。

3.根据权利要求1所述的存储器元件，其特征在于，还包括：

顶盖层，位于所述多个堆叠结构上；

间隙壁，位于所述多个堆叠结构与所述第二导体结构之间。

4.根据权利要求3所述的存储器元件，其特征在于，所述凹陷结构的顶面与所述顶盖层的顶面为共平面。

5.根据权利要求3所述的存储器元件，其特征在于，所述凹陷结构至少暴露出所述间隙壁的表面。

6.根据权利要求3所述的存储器元件，其特征在于，各所述顶盖层的厚度介于30nm至70nm之间。

7.根据权利要求1所述的存储器元件，其特征在于，各所述堆叠结构依序包括穿隧介电层、浮置栅极、栅间介电层、控制栅极以及第二介电层。

8.根据权利要求7所述的存储器元件，其特征在于，所述凹陷结构的所述底面高于所述控制栅极的顶面。

9.根据权利要求1所述的存储器元件，其特征在于，所述凹陷结构的形状为半圆形、矩形或其组合。

10.根据权利要求1所述的存储器元件，其特征在于，所述凹陷结构包括单层结构、两层结构或多层结构。

11.根据权利要求1所述的存储器元件，其特征在于，所述凹陷结构的材料包括氮化硅、氧化硅或其组合。

12.根据权利要求1所述的存储器元件，其特征在于，所述多个第一导体结构为漏极结构，所述第二导体结构为源极结构。

13.根据权利要求1所述的存储器元件，其特征在于，还包括金属内连线，位于所述凹陷结构上。

14.一种存储器元件的制造方法，其特征在于，包括：

于衬底上形成多个堆叠结构；

于所述多个堆叠结构的两侧形成间隙壁；

于所述多个堆叠结构上形成顶盖层，于所述衬底上形成介电层，所述介电层与所述顶盖层同时形成；

于所述衬底上形成多个第一导体结构与第二导体结构，其中所述多个第一导体结构沿着第一方向与第二方向排列，所述第一方向垂直于所述第二方向，所述第二导体结构与所述多个第一导体结构沿着所述第二方向相互排列，且每一所述堆叠结构位于沿着所述第二方向相互排列的所述多个第一导体结构与所述第二导体结构之间，且所述介电层位于沿着所述第一方向排列的相邻所述多个第一导体结构之间；

于所述衬底上形成图案化掩膜层，所述图案化掩膜层具有开口，所述开口至少暴露所述第二导体结构的顶面；

以所述图案化掩膜层为掩膜进行蚀刻工艺，移除部分所述第二导体结构与部分所述顶盖层，以于剩余的所述第二导体结构上形成凹陷开口，所述凹陷开口至少暴露出所述间隙壁的表面，其中所述凹陷开口的底面至少低于所述多个堆叠结构的顶面；

于所述凹陷开口中填入至少一介电材料层；

进行化学机械研磨工艺，移除部分所述介电材料层，且所述凹陷开口中的剩余的所述介电材料层构成凹陷结构；以及

以另一图案化掩膜层为幕层进行蚀刻工艺，以移除部分所述介电层，使得所述介电层的顶面低于所述多个第一导体结构的顶面。

15.根据权利要求14所述的存储器元件的制造方法，其特征在于，形成所述多个第一导体结构或所述第二导体结构的步骤包括：

于所述衬底上形成导体材料层，所述导体材料层填入所述多个堆叠结构之间的空间且覆盖所述顶盖层的表面；以及

进行平坦化工艺，以移除部分所述导体材料层与部分所述顶盖层。

16.根据权利要求15所述的存储器元件的制造方法，其特征在于，所述平坦化工艺包括化学机械研磨工艺、回蚀刻工艺或其组合。

17.根据权利要求14所述的存储器元件的制造方法，更包括：

于所述多个第一导体结构与所述介电层上形成金属层；以及

于所述金属层上形成所述另一图案化掩膜层，所述另一图案化掩膜层具有多个开口，所述多个开口分别对应所述介电层的顶面。

18.根据权利要求14所述的存储器元件的制造方法，其特征在于，所述介电层的所述顶面与所述多个第一导体结构的所述顶面之间的距离介于10nm至40nm之间。

19.根据权利要求14所述的存储器元件的制造方法，其特征在于，所述多个第一导体结构为位线。

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