CN216563127U - 半导体存储装置 - Google Patents

Abstract

本实用新型公开了一种半导体存储装置，包括衬底、多条位线、多个插塞、多个存储节点焊盘以及间隙壁。位线以及插塞设置于所衬底上，并且位线以及插塞相互交替且分隔地设置。存储节点焊盘设置于插塞以及位线上方并直接接触插塞。隔离侧壁设置于存储节点焊盘的侧壁上，并直接接触插塞的顶面。由此，可避免存储节点焊盘之间不适当的电性连接所造成的短路，进而可提升元件效能。

Description

半导体存储装置

技术领域

本实用新型系关于一种半导体存储装置，特别是一种包括动态随机存取存储器的半导体存储装置。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。

一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line，WL)及位线(bit line，BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体存储装置及其形成方法，其是透过两段式地进行金属层以及阻障层的蚀刻制作工艺及/或额外于存储节点焊盘的两相对侧壁形成隔离侧壁。如此，不仅可有效地改善由所述金属层的蚀刻制作工艺所产生的剩余物而衍生的短路问题，而可透过隔离侧壁设置隔离相邻的存储节点焊盘，避免相互导通。由此，可避免存储节点焊盘之间不适当的电性连接所造成的短路，进而可提升元件效能。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置，包括衬底、多条位线、多个插塞、存储节点焊盘以及隔离侧壁。所述位线设置于所述衬底上，而所述插塞同样设置于所述衬底上并与所述位线交替且分隔地设置。所述存储节点焊盘设置于所述插塞以及所述位线上方并直接接触所述插塞。所述隔离侧壁设置于所述存储节点焊盘的侧壁上，并直接接触所述插塞的顶面。

为达上述目的，本实用新型之另一实施例提供一种半导体存储装置的形成方法，包括以下步骤。首先提供衬底，并且，于所述衬底上形成多条位线。接着，于所述衬底上形成多个插塞，所述插塞与所述位线交替且分隔地设置。然后，于所述插塞以及所述位线上方形成多个存储节点焊盘，直接接触所述插塞。之后，于所述存储节点焊盘的侧壁上形成隔离侧壁，所述隔离侧壁直接接触所述插塞的顶面。

附图说明

图1至图5为本实用新型第一实施例中半导体存储装置的形成方法的步骤示意图，其中：

图1为一半导体存储装置于形成位线后的俯视示意图；

图2为图1中沿着切线A-A’的剖面示意图；

图3为一半导体存储装置于形成图案化掩模后的剖面示意图；

图4为一半导体存储装置于进行蚀刻制作工艺后的剖面示意图；以及

图5为一半导体存储装置于形成绝缘层后的剖面示意图。

图6至图10为本实用新型第二实施例中半导体存储装置的形成方法的步骤示意图，其中：

图6为一半导体存储装置于进行蚀刻制作工艺后的剖面示意图；

图7为一半导体存储装置于形成隔绝层230后的剖面示意图；

图8为一半导体存储装置于进行另一蚀刻制作工艺后的剖面示意图；

图9为一半导体存储装置于形成绝缘材料层后的剖面示意图；以及

图10为一半导体存储装置于进行回蚀刻制作工艺后的剖面示意图。

图11为本实用新型第三实施例中半导体存储装置的剖面示意图。

其中，附图标记说明如下：

300、400、500 半导体存储装置

100 衬底

101 绝缘区

103 有源区

130 介电层

131 氧化物层

133 氮化物层

135 氧化物层

140 埋藏式闸极

160 位线

160a 位线触点

161 半导体层

163 阻障层

165 导电层

167、167a 盖层

170 间隙壁结构

171 第一间隙壁

173 第二间隙壁

175 第三间隙壁

180 插塞

190 阻障层

191、193 图案化阻障层

200 金属层

201 存储节点焊盘

203、205、205a、207 剩余物

203a U型结构

210 图案化掩模

211 存储节点焊盘

220、261 绝缘层

230、231、233 隔绝层

240、240a 隔离侧壁

250 氧介面层

260 绝缘材料层

D1 第一方向

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图5，所绘示者为本实用新型第一实施例中半导体存储装置300之形成方法的步骤示意图。首先，如图1及图2所示，提供一衬底100，例如是一硅衬底、含硅衬底(如SiC，SiGe等)或硅覆绝缘(silicon-on-insulator，SOI)衬底等，衬底100内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation，STI)，而在衬底100上定义出多个有源区(active area，AA)103。优选地，有源区103系相互平行且相互间隔地沿着第一方向D1延伸，并且相互交替地设置，其中，第一方向D1例如是相交且不垂直于y方向或x方向，如图1所示。在一实施例中，绝缘区101的形成例如是先利用蚀刻方式而于衬底100中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

衬底100内还可形成多个埋藏式闸极140，埋藏式闸极140例如是相互平行地沿着一方向(如y方向)延伸并横跨有源区103，以作为半导体存储装置300的埋藏式字线(buriedword line，BWL)。衬底100上方则可形成多个位线160以及多个插塞180。各位线160例如是分别延伸于垂直所述方向的另一方向(如x方向)上，并与有源区103交错，而各插塞180则是相互分隔地设置于衬底100上，并在所述方向(如y方向)上与各位线160相互交替设置，如图1所示。本领域者应可轻易理解，在一投影方向(未绘示)上，延伸于x方向上的位线160应垂直于延伸于y方向上的埋藏式闸极140，使得位线160于所述投影方向上可同时与有源区103与埋藏式闸极140交错。

细部来说，如图2所示，各位线160是相互分隔地设置在衬底100上并包含依序堆叠的半导体层(例如包含多晶硅)161、阻障层163(例如包含钛及/或氮化钛)、导电层165(例如包含钨、铝或铜等低阻质的金属)、以及盖层167(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，一部分的位线160是形成在衬底100上方的介电层130上，其中，介电层130优选地具有一复合层结构，例如是包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide，ONO)结构，但不以此为限；另一部分的位线160则是于其下方进一步形成位线触点(bit line contact，BLC)160a，伸入衬底100内并直接接触下方的衬底100(有源区103)。并且，位线触点160a系与所述另一部分的位线160的半导体层161一体成形。另一方面，各插塞180则是设置于相邻的两位线160之间，并可直接接触下方的衬底100(包括有源区103以及绝缘区101)，以作为半导体存储装置300的存储节点插塞(storage nodecontact，SNC)。在一实施例中，插塞180例如包括铝(aluminum，Al)、钛(titanium，Ti)、铜(copper，Cu)或钨(tungsten，W)等低阻值的金属材质，并且，各插塞180与各位线160之间系透过间隙壁结构170相互绝缘。在一实施例中，间隙壁结构170可选择性地具有单层结构或是如图2所示的复合层结构，其例如包括依序堆叠于位线160侧壁的第一间隙壁171(例如包含氮化硅)、第二间隙壁173(例如包含氧化硅)以及第三间隙壁175(例如包含氮化硅)，但不以此为限。

接着，于衬底100上形成多个存储节点焊盘(storage node pad，SN pad)201。其中，存储节点焊盘201的形成例如是透过一自对准双重图案化(self-aligned doublepatterning，SADP)制作工艺或自对准反向图案化(self-aligned reverse patterning，SARP)制作工艺，但不以此为限。请参照图3以及图4所示，先于插塞180以及位线160的上方依序形成阻障层190以及金属层200，整体性地覆盖下方的插塞180以及位线160，接着，进行图案化制作工艺，于金属层200上形成多个图案化掩模210(如图3所示)，分别对位于下方的插塞180，然后，透过图案化掩模210作为蚀刻掩模进行一蚀刻制作工艺，图案化下方的金属层200以及阻障层190，暴露出下方的位线160并进一步移除位线160的部分盖层167(如图4所示)。由此，即可形成存储节点焊盘201以及图案化阻障层191。在一实施例中，金属层200以及存储节点焊盘201例如包含铝、钛、铜或钨等低阻值金属材质，优选地包含不同于插塞180的金属材质，如钨，而阻障层190以及图案化阻障层191则例如包含钛/氮化钛(titaniumnitride，TiN)或钽/氮化钛(tantalum nitride，TaN)等材质，但不以此为限。

需注意的是，在进行金属层200的蚀刻制作工艺时，蚀刻后的金属层200可产生剩余物203，其例如包括含钨材质，如钨聚合物、钨元素等，但不以此为限。剩余物203在后续的清洗制作工艺操作后仍可残留于图案化阻障层191以及介电层(包括盖层167a以及第三间隙壁175)的暴露表面(如图案化阻障层191的侧壁、第三间隙壁175的侧壁以及盖层167a的顶面)上，进而形成连续(图4最右侧)或不连续的膜层结构，如图4所示。而后，如图5所示，继续形成绝缘层220，填入各存储节点焊盘201以及各图案化阻障层191之间的空间，并位于插塞180以及位线160上方以完全覆盖剩余物203。绝缘层220例如包括氧化硅、氮化硅、氮氧化硅或碳氮化硅等材质，可有效地隔绝各存储节点焊盘201及其产生的剩余物203，避免剩余物203内含导电元素(例如钨)可造成相邻存储节点焊盘201间相互导通。

由此，即完成本实用新型第一实施例中的半导体存储装置300。根据本实施例的形成方法，是透过自对准双重图案化制作工艺或自对准反向图案化制作工艺形成存储节点焊盘201以及图案化阻障层191，使得存储节点焊盘201可电连接至下方的存储节点插塞(即插塞180)而与半导体存储装置300的晶体管组件(未绘示)电性连接。并且，各存储节点焊盘201之间还形成有绝缘层220，其可环绕各存储节点焊盘201外侧，以作为存储节点绝缘(SNisolation)隔绝相邻的存储节点(未绘示)，避免相邻存储节点焊盘201相互导通。如此，可避免造成短路，使得本实施例的半导体存储装置300可达到较为优化的元件效能。

然而，在某些情况下，剩余物203亦可能于图案化阻障层191以及所述介电层(包括盖层167a以及第三间隙壁175)的暴露表面(如顶面以及侧壁)上形成连续的膜层结构，如图5最右侧所示的U型结构203a，在此状况下，即使被后续形成的绝缘层220覆盖，亦可能可导致相邻存储节点焊盘201之间相互导通，而发生短路。因此，为能满足实际产品需求的前提下，本实用新型另提供半导体存储装置及其形成方法亦得其他态样，以进一步改良由金属层200的蚀刻制作工艺所产生的剩余物203衍生的短路问题。下文将进一步针对本实用新型中半导体存储装置的方法的其他实施例或变化型进行说明，为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图6至图10，其绘示本实用新型第二实施例中半导体存储装置400之形成方法的步骤示意图。本实施例中半导体存储装置400前端的形成步骤大体上与前述第一实施例中的半导体存储装置300前端的形成步骤相同，如图1至图3所示，于此不在赘述。本实施例与前述第一实施例主要差异在于额外形成隔离侧壁240。

细部来说，本实施例的形成方法系在形成如图3所示的结构后，以位线160的盖层167作为蚀刻停止层进行一蚀刻制作工艺，图案化下方的金属层200以及阻障层190，暴露出下方的位线160，并且形成存储节点焊盘201以及图案化阻障层191。需注意的是，在此操作下，蚀刻后的金属层200所产生剩余物205，即使在后续的清洗制作工艺操作后仍会残留于图案化阻障层191的侧壁、盖层167的顶面以及第三间隙壁175的顶面等处，形成连续或不连续的膜层结构，如图6所示。接着，如图7所示，进行第一沉积制作工艺，优选地为原子层沉积制作工艺，于衬底100上形成隔绝层230，整体性地覆盖下方的存储节点焊盘201、图案化阻障层191、剩余物205以及盖层167。在一实施例中，隔绝层230例如包括氧化硅、氮化硅、氮氧化硅或碳氮化硅等材质，优选地包括氮化硅，但不以此为限。

然后，进行第一回蚀刻制作工艺，部分移除隔绝层230及其下方的部分剩余物205，形成隔离侧壁240，位于存储节点焊盘201以及图案化阻障层191的两相对侧；并且，再以隔离侧壁240以及存储节点焊盘201作为蚀刻掩模进行另一蚀刻制作工艺，移除位线160的部分盖层167，如图8所示。需注意的是，隔离侧壁240系设置于间隙壁结构170(例如是第三间隙壁175)上，并包括依序堆叠的上半部以及下半部，其中，所述上半部包括所述第一回蚀刻制作工艺后的隔绝层231，例如包括氮化硅等材质，所述下半部则包括隔绝层231以及所述第一回蚀刻制作工艺后的剩余物205a，剩余物205a例如包括钨聚合物、钨元素等含钨材质，但不以此为限。如此，可透过所述第一回蚀刻制作工艺切断剩余物205可能形成的连续膜层结构，特别系去除残留于水平面(如盖层167以及第三间隙壁175的顶面)上的剩余物205，截断相邻的存储节点焊盘201之间透过剩余物205所构成的导电路径，并透过隔离侧壁240的设置初步隔绝相邻的存储节点焊盘201以及残留的剩余物205a，避免相邻存储节点焊盘201相互导通。

后续，可先进行一清洗制作工艺，再形成绝缘层261，填入各存储节点焊盘201以及各图案化阻障层191之间的空间，并位于插塞180以及位线160上方。请参照图9以及图10所示，所述清洗制作工艺例如包括一氧处理制作工艺，系先通入化学药剂(未绘示)清洗隔绝层231以及盖层167a的蚀刻表面，所述化学药剂可与介电层(包括隔离侧壁240、第三间隙壁175以及盖层167a)的暴露表面进行氧化反应，进而形成U型的氧介面层250(如图9所示)，然后，进行第二沉积制作工艺，于衬底110上整体性地形成绝缘材料层260，填入隔离侧壁240以及各图案化阻障层191之间的空间、直接接触位线160的盖层167a、并进一步覆盖于存储节点焊盘201的顶面上(如图9所示)，而后，再进行第二回蚀刻制作工艺，部分移除绝缘材料层260，形成绝缘层261(如图10所示)。需注意的是，氧介面层250系形成于隔离侧壁240、第三间隙壁175的以及盖层167a的所述暴露表面上，其最底面直接接触盖层167a的顶面，如图9所示；而绝缘层261系填满各存储节点焊盘201以及各图案化阻障层191之间的空间，并被氧介面层250整体环绕。如此，部分的氧介面层250可介于隔离侧壁240以及绝缘层261之间，并且，另一部分的氧介面层250还可延伸至隔离侧壁240的下方，直接接触第三间隙壁175的部分侧壁以及盖层167a的顶面，如图10所示。

如此，相邻的存储节点焊盘201即可透过其间依序设置的隔离侧壁240、氧介面层250以及绝缘层261相互隔绝，进而可有效地避免相邻的存储节点焊盘201发生导通。在一实施例中，绝缘材料层260以及绝缘层261例如包括氧化硅、氮化硅、氮氧化硅或碳氮化硅等材质，优选地包括相同于隔绝层230的材质，举例来说，隔绝层230以及绝缘层261(绝缘材料层260)均可包括氮化硅，但可分别透过不同的制作工艺(如原子层沉积制作工艺以及沉积制作工艺)形成而可具有不同的致密性，但不以此为限。

由此，即完成本实用新型第二实施例中的半导体存储装置400。根据本实施例的形成方法，是额外地进行隔绝层230的形成及其回蚀刻制作工艺。如此，蚀刻后的金属层200所产生剩余物205可在后续进行隔绝层230的回蚀刻制作工艺时一并被蚀刻、切断其连续性的膜层结构。在此操作下，不仅可有效地改善由金属层200的蚀刻制作工艺而产生的剩余物所衍生的短路问题，经回蚀刻制作工艺后的剩余物205a以及隔绝层231可共同形成隔离侧壁240，位于存储节点焊盘201的两相对侧，辅助隔离相邻的存储节点焊盘201避免相互导通。于此，本实施例的半导体存储装置400可达到更为优化的元件效能。

请参照图11，其绘示本实用新型第三实施例中半导体存储装置500的剖面示意图。本实施例中半导体存储装置500的形成步骤大体上与前述第二实施例中的半导体存储装置400的形成步骤相同，于此不在赘述。本实施例与前述第二实施例主要差异在于阶段式地进行金属层200以及阻障层190的蚀刻制作工艺。

细部来说，本实施例的形成方法系在形成如图3所示的结构后，以阻障层190作为蚀刻停止层进行一蚀刻制作工艺，而仅图案化下方的金属层200，形成存储节点焊盘201。需注意的是，在此操作下，蚀刻后的金属层200所产生剩余物(未绘示)，仅会残留于阻障层190的顶面上，而后，再于隔绝层230的回蚀刻制作工艺时一并被蚀刻、切断，形成剩余物207，位于存储节点焊盘201的两相对侧并位在蚀刻后的隔绝层233下方，如图11所示。之后，继续图案化下方的阻障层190，形成图案化阻障层193，并且形成绝缘层261，填入隔离侧壁240a以及各图案化阻障层193之间的空间。如此，隔绝层233以及剩余物207同样可共同形成隔离侧壁240a，位于存储节点焊盘201的两相对侧，并位在图案化阻障层193的上方，如图11所示。在此设置下，相邻的存储节点焊盘201即可透过其间依序设置的隔离侧壁240a以及绝缘层261相互隔绝，进而可有效地避免相邻的存储节点焊盘201发生导通。

由此，即完成本实用新型第三实施例中的半导体存储装置500。根据本实施例的形成方法，是先进行金属层200的蚀刻制作工艺，再额外地形成隔绝层230及其回蚀刻制作工艺，之后再进行阻障层190的蚀刻制作工艺。如此，蚀刻后的金属层200所产生剩余物，仅会残留于阻障层190的顶面上，并于后续隔绝层230的回蚀刻制作工艺一并被蚀刻、切断其连续性的膜层结构，形成剩余物207。在此操作下，不仅可有效地改善由金属层200的蚀刻制作工艺而产生的剩余物所衍生的短路问题，经回蚀刻制作工艺后的剩余物207以及隔绝层233可共同形成隔离侧壁240a，位于存储节点焊盘201的两相对侧，以辅助隔离相邻的存储节点焊盘201避免相互导通。于此，本实施例的半导体存储装置500同样可达到更为优化的元件效能。

整体来说，本实用新型系于相邻的存储节点焊盘其间设置绝缘层、氧介面层、及/或隔离侧壁(包含隔绝层)，藉此隔离各所述存储节点焊盘，避免发生导通，进而优化半导体存储装置的元件效能。其中，所述隔绝层可包括氧化硅、氮化硅、氮氧化硅或碳氮化硅等材质，以有效地改善由金属层的蚀刻制作工艺而产生的剩余物所衍生的短路问题。所述绝缘层以及所述绝缘层优选地包括相同的介电材质，但致密度不同，举例来说，所述绝缘层以及所述绝缘层均可包括氮化硅，但可分别透过不同的制作工艺(如原子层沉积制作工艺以及沉积制作工艺)形成而可具有不同的致密性，但不以此为限。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (7)

1.一种半导体存储装置，其特征在于，包括：

衬底；

多条位线，设置于所述衬底上；

多个插塞，设置于所述衬底上并与所述位线交替且分隔地设置；

多个存储节点焊盘，设置于所述插塞以及所述位线上方并直接接触所述插塞；以及

隔离侧壁，设置于所述存储节点焊盘的侧壁上，所述隔离侧壁包括材质不同的上半部以及下半部。

2.依据权利要求第1项所述之半导体存储装置，其特征在于，还包括绝缘层，设置于所述插塞以及所述位线上方，并位于相邻的所述存储节点焊盘之间。

3.依据权利要求第2项所述之半导体存储装置，其特征在于，还包括氧介面层，环绕所述绝缘层。

4.依据权利要求第3项所述之半导体存储装置，其特征在于，所述氧介面层部分设置于所述隔离侧壁的下方。

5.依据权利要求第3项所述之半导体存储装置，其特征在于，所述氧介面层部分设置于所述隔离侧壁以及所述绝缘层之间。

6.依据权利要求第1项所述之半导体存储装置，其特征在于，所述下半部包含钨聚合物。

7.依据权利要求第2项所述之半导体存储装置，其特征在于，所述上半部与所述绝缘层包括相同的介电材质，但致密度不同。

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