CN106953630A - 用于汞离子微波频标的高速脉冲信号计数装置及其方法 - Google Patents

Abstract

本发明公开了一种用于汞离子微波频标的高速脉冲信号计数装置及其方法，涉及汞离子微波频标信号检测领域。本计数装置是：LVDS接收电路（10）、上升沿检测电路（20）、计数电路（30）和控制电路（40）依次连接；LVDS接收电路10）分别与上升沿检测电路（20）、计数电路（30）和控制电路（40）连接。本发明主要电路在FPGA中实现，功能实现方式灵活；采用了LVDS接收电路，可以降低装置的工作时钟，减小FPGA时序设计的要求，降低设计难度，能够提高脉冲分辨率；具有集成度高和体积小的优点；用于汞离子微波频标信号检测领域，很容易推广到基于单光子计数的微弱信号检测领域。

Description

用于汞离子微波频标的高速脉冲信号计数装置及其方法

技术领域

本发明涉及汞离子微波频标信号检测领域，尤其涉及一种用于汞离子微波频标的高速脉冲信号计数装置及其方法，具体是指对汞离子微波频标中的高速脉冲信号计数。

背景技术

汞离子微波频标是现有微波频标中稳定度高、漂移小的微波频标之一。其钟跃迁频率高达40.5GHz，线宽可以压缩到几十个毫赫兹，因此其Q值非常高。在汞离子微波频标中，需要将¹⁹⁹Hg⁺离子囚禁在离子阱中，囚禁在离子阱中的离子不会与壁体发生碰撞，其碰撞频移较小；另一方面，汞离子对磁场的敏感度和温度敏感度较低，因此汞离子微波频标具有较强的环境适应性。但是在典型情况下，离子阱中囚禁的离子数为10⁶-10⁷量级，无法直接探测吸收信号，必须通过光—微波双共振的方法，通过荧光检测的方法来探询钟跃迁信号。

荧光信号属于比较微弱的光信号，一般通过光电倍增管将微弱的光信号转换成电信号，然后进行放大、甄别等，甄别后的信号为高速的脉冲信号，需要高速脉冲计数电路对这些脉冲信号进行计数，实现汞离子微波频标的信号检测功能。中国专利CN101860358A将比较器输出的信号直接通过FPGA（Field－Programmable Gate Array，现场可编程门阵列）计数，该电路在捕获较窄的脉冲时，需要非常高的FPGA的工作时钟，不利于FPGA的时序设计。本发明对FPGA的时序设计要求较低，使得FPGA更容易正常的工作；另一方面，本发明能够捕获更窄的脉冲信号，可以提高计数器的脉冲分辨率。

发明内容

本发明的目的就在于克服现有技术存在的缺点和不足，提供一种用于汞离子微波频标的高速脉冲信号计数装置及其方法。

本发明的目的是这样实现的：

一、用于汞离子微波频标的高速脉冲信号计数装置（简称装置）

包括LVDS接收电路、上升沿检测电路、计数电路和控制电路；

LVDS接收电路、上升沿检测电路、计数电路和控制电路依次连接；

LVDS接收电路分别与上升沿检测电路、计数电路和控制电路连接。

二、用于汞离子微波频标的高速脉冲信号计数方法（简称方法）

本方法包括下列步骤：

①由串口通信电路接收外部时间参数和计数模式，时间参数是计数器的工作时间，计数模式有两种：单次计数模式和连续计数模式；

②判断串口通信电路是否接收到外部的触发信号，是则进入步骤③，否则等待；

③计数时序产生电路根据时间参数生成计数电路正常工作需要的触发信号，包括Start信号、Stop信号和En信号；

④时序产生电路产生的Start信号为高电平时，计数电路的32位累加器清零，当计数时序产生电路产生的En信号为高电平时，32位累加器在时钟CLK的上升沿时累加一个值K，其中，当计数时序产生电路产生的Stop信号为高电平时，32位累加器的值保持不变，并且将该值传输给控制电路；

⑤控制电路的数据寄存器保存计数电路输入的计数结果，并且控制电路的串口通信电路将计数结果发送到外部；

⑥当步骤①中接收到的计数模式是单次计数模式时，装置完成计数，返回到步骤①；

当步骤①中接收到的计数模式是连续计数模式时，判断查询串口通讯电路是否收到停止信号，是则跳转到步骤①，否则跳转到步骤③。

本发明具有下列优点和积极效果：

①主要电路在FPGA中实现，功能实现方式灵活；

②采用了LVDS接收电路，可以降低装置的工作时钟，减小FPGA时序设计的要求，降低设计难度，能够提高脉冲分辨率；

③具有集成度高和体积小的优点；

④用于汞离子微波频标信号检测领域，很容易推广到基于单光子计数的微弱信号检测领域。

附图说明

图1为本装置的结构方框图；

图2为上升沿检测电路原理图；

图3为计数电路原理图；

图4为控制电路原理图；

图5为控制电路输出控制信号的时序图。

图中：

10—LVDS接收电路；

20—上升沿检测电路，

Q—触发器，

M—非门，M₁、M₂、……M_N-1、M_N—第1、2、……N-1、N非门，

P—二输入与门，P₁、P₂、……P_N-1、P_N—第1、2、……N-1、N非门，

N为自然数，1≤N≤20；

30—计数电路，

31—加法器，32—32位累加器；

40—控制电路，

41—计数时序产生电路，42—数据寄存器，43—串口通信电路。

具体实施方式

下面结合附图和实施例详细说明：

一、装置

1、总体

本发明包括LVDS接收电路10、上升沿检测电路20、计数电路30和控制电路40；

LVDS接收电路10、上升沿检测电路20、计数电路30和控制电路40依次连接；

LVDS接收电路10分别与上升沿检测电路20、计数电路30和控制电路40连接。

工作原理：

本发明主要实现的功能是对外部输入的高速脉冲信号进行计数。一个脉冲信号只有一个上升沿，因此通过对上升沿的个数进行计数也就实现了对高速脉冲的计数；一般来说高速脉冲信号的脉冲宽度只有几个纳秒，脉冲与脉冲之间的间隔也只有几个纳秒，脉冲宽度小，脉冲间隔短，计数装置必须具有窄脉冲捕获能力才能实现对这些窄脉冲进行计数；本发明首先通过解串因子为N的LVDS接收电路将外部输入的高速串行脉冲信号转换成N位的并行信号D[N-1..0]，这样可以降低处理N位并行数据的时钟，并行信号D[N-1..0]在上升沿检测电路U2的触发器、非门和二输入与门的作用下，将并行信号D[N-1..0]中的上升沿跳变检测出来，检测结果在S[N-1..0]中，如果S[i](i=0,1,…,N-1)为高电平，则意味着有一个上升沿被检测到了，也即是有一个脉冲信号被检测到了。当控制模块输出的使能信号即En信号为高电平时，计数电路的累加器模块在时钟CLK的作用下,需要根据S[N-1..0]的值累加一个数值K，其中K=。当控制模块输出的开始信号即Start信号为高电平时，累加器清零，当控制模块输出的停止信号即Stop信号时为高电平时，停止计数，并且将累加器的计数结果输出给控制模块。控制电路根据所需的时间参数产生Start信号，Stop信号和En信号，实现对计数电路进行控制，使计数电路清除计数，开始计数和停止计数并且保存计数结果。

2、功能电路

1）LVDS接收电路10

LVDS接收电路10是一种FPGA内嵌的高速专用接收器，其中FPGA可以选用Altera公司的EP4CE10C22，LVDS接收电路10的解串因子N可以设置，1≤N≤20。

2）上升沿检测电路20

如图2，上升沿检测电路20包括依次连接的触发器Q、非门M和二输入与门P。

（1）触发器Q

触发器Q是一种FPGA内部的通用的触发器。

（2）非门M

非门M包括第1、2、……N-1、N非门M₁、M₂、……M_N-1、M_N，

N为自然数，1≤N≤20。

（3）二输入与门P

二输入与门包括第1、2、……N-1、N非门P₁、P₂、……P_N-1、P_N，

N为自然数，1≤N≤20；

具体地，触发器Q连接到第N非门M_N。

3）计数电路30

如图3，计数电路30由加法器31和32位累加器32前后连接。

加法器31是一种FPGA内部的加法器；

32位累加器32是一种FPGA内部的累加器。

4）控制电路40

如图4，控制电路40由计数时序产生电路41、数据寄存器42和串口通信电路43组成；

计数时序产生电路41和数据寄存器42分别与串口通信电路43连接。

计数时序产生电路41是一种FPGA内部的计数器电路；

数据寄存器电路41是一种FPGA内部的寄存器；

串口通信电路43是一种FPGA内嵌的串口IP核。

二、实施例

1）装置具体实施例

FPGA芯片选用Altera公司的EP4CE10C22；

FPGA的主要工作时钟CLK为80MHz，由外部晶体振荡器提供；

LVDS接收电路10由FPGA生成，具体实施时，LVDS的解串因子设为N=8。

理论上，本发明提出的计数装置能够捕获的最窄脉冲宽度和最窄脉冲对的间隔均为1.5625ns，具有非常高的性能指标；LVDS的输出数据为8位，即D[7..0],高速的脉冲信号转换成低速的并行数据D[7..0]，该并行数据由D[0]，D[1]，D[2]，D[3]，D[4]，D[5]，D[6]，D[7]这个8个数据组成；上升沿检测电路20由一个触发器Q，8个非门M₁，M₂，M₃,M₄，M₅，M₅，M₇,M₈和8个二输入与门P₁，P₂，P₃,P₄，P₅，P₆，P₇,P₈组成；LVDS接收器输出的数据D[1]，D[2]，D[3]，D[4]，D[5]，D[6]，D[7]这7个信号分别和7个非门M₁，M₂，M₃,M₄，M₅，M₅，M₇相连，7个非门M₁，M₂，M₃,M₄，M₅，M₅，M₇的输出分别与7个二输入的与门P₁，P₂，P₃,P₄，P₅，P₆，P₇,的一个端口相连，D[0]，D[1]，D[2]，D[3]，D[4]，D[5]，D[6]这7个信号分别与7个二输入的与门P₁，P₂，P₃,P₄，P₅，P₆，P₇的另一个端口相连，D[0]与触发器Q的输入端相连，触发器的输出和非门M₈相连，非门M₈的输出和二输入与门P₈的一个端口相连，二输入与门P₈的另一个端口与D[7]相连。8个与门P₁，P₂，P₃,P₄，P₅，P₆，P₇,P₈的输出S[0],S[1], S[2],S[3], S[4],S[5], S[6],S[7],组成了上升沿的检测输出的8位数据S[7..0]。如果S[i](i=0,1,…,7)为高电平，则意味着有一个上升沿被检测到了，也即是有一个脉冲信号被检测到了；计数电路30在控制电路40的控制信号作用下对上升沿进行计数，同时将计数结果通过串口通信电路43发送到外部。

2、方法具体实施例

当N=8时，则有：

①由串口通信电路43接收外部时间参数和计数模式，时间参数是计数器的工作时间，计数模式有两种：单次计数模式和连续计数模式；

②判断串口通信电路43是否接收到外部的触发信号，是则进入步骤③，否则等待；

③计数时序产生电路41根据时间参数生成计数电路30正常工作需要的触发信号，包括Start信号、Stop信号和En信号，如图5所示；

④时序产生电路41产生的Start信号为高电平时，计数电路30的32位累加器32清零，当计数时序产生电路41产生的En信号为高电平时，32位累加器32在时钟CLK的上升沿时累加一个值K，其中，当计数时序产生电路41产生的Stop信号为高电平时，32位累加器32的值保持不变，并且将该值传输给控制电路40；

⑤控制电路40的数据寄存器42保存计数电路30输入的计数结果，并且控制电路40的串口通信电路43将计数结果发送到外部；

⑥当步骤①中接收到的计数模式是单次计数模式时，装置完成计数，返回到步骤①；

当步骤①中接收到的计数模式是连续计数模式时，判断查询串口通讯电路43是否收到停止信号，是则跳转到步骤①，否则跳转到步骤③。

Claims (5)

1.一种用于汞离子微波频标的高速脉冲信号计数装置，其特征在于：

包括LVDS接收电路（10）、上升沿检测电路（20）、计数电路（30）和控制电路（40）；

LVDS接收电路（10）、上升沿检测电路（20）、计数电路（30）和控制电路（40）依次连接；

LVDS接收电路（10）分别与上升沿检测电路（20）、计数电路（30）和控制电路（40）连接。

2.按权利要求1所述的高速脉冲信号计数装置，其特征在于：

所述的上升沿检测电路（20）包括依次连接的触发器（Q）、非门（M）和二输入与门（P）；

非门（M）包括第1、2、……N-1、N非门（M₁、M₂、……M_N-1、M_N），

二输入与门（P）包括第1、2、……N-1、N非门（P₁、P₂、……P_N-1、P_N），

N为自然数，1≤N≤20；

触发器（Q）连接到第N非门（M_N）。

3.按权利要求1所述的高速脉冲信号计数装置，其特征在于：

所述的计数电路（30）由加法器（31）和32位累加器（32）前后连接。

4.按权利要求1所述的高速脉冲信号计数装置，其特征在于：

所述的控制电路（40）由计数时序产生电路（41）、数据寄存器（42）和串口通信电路（43）组成；

计数时序产生电路（41）和数据寄存器（42）分别与串口通信电路（43）连接。

5.按权利要求1-4所述高速脉冲信号计数装置的计数方法，其特征在于包括下列步骤：

①由串口通信电路（43）接收外部时间参数和计数模式，时间参数是计数器的工作时间，计数模式有两种：单次计数模式和连续计数模式；

②判断串口通信电路（43）是否接收到外部的触发信号，是则进入步骤③，否则等待；

③计数时序产生电路（41）根据时间参数生成计数电路30正常工作需要的触发信号，包括Start信号、Stop信号和En信号；

④计数时序产生电路（41）产生的Start信号为高电平时，计数电路（30）的32位累加器（32）清零，当计数时序产生电路（41）产生的En信号为高电平时，32位累加器（32）在时钟CLK的上升沿时累加一个值K，其中，当计数时序产生电路（41）产生的Stop信号为高电平时，32位累加器（32）的值保持不变，并且将该值传输给控制电路（40）；

⑤控制电路（40）的数据寄存器（42）保存计数电路（30）输入的计数结果，并且控制电路（40）的串口通信电路（43）将计数结果发送到外部；

⑥当步骤①中接收到的计数模式是单次计数模式时，装置完成计数，返回到步骤①；

当步骤①中接收到的计数模式是连续计数模式时，判断查询串口通讯电路（43）是否收到停止信号，是则跳转到步骤①，否则跳转到步骤③。