CN106910524B - 感测控制信号发生电路和包括其的半导体存储器件 - Google Patents

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Abstract

本发明涉及一种感测控制信号发生电路和包括其的半导体存储器件。在一个实施例中，半导体存储器件可以包括：存储块，适用于包括串联耦接的多个存储单元和分别耦接到多个位线的多个单元串；页缓冲器，适用于响应于感测控制信号而耦接到相应位线，且每个页缓冲器适用于感测被传送给感测节点的相应位线的电压，以及储存与感测的结果相对应的数据或者暂时储存要被编程至选中存储单元中的数据；以及感测控制信号发生单元，适用于在编程操作期间产生具有以恒定斜率上升的斜坡信号的形式的感测控制信号。

Description

感测控制信号发生电路和包括其的半导体存储器件
相关申请的交叉引用
本申请要求2015年12月23日提交的申请号为10-2015-0185172的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种包括感测控制信号发生单元的半导体存储器件。
背景技术
半导体存储器件基本上分为易失性存储器件和非易失性存储器件。
易失性存储器件具有更快的读取和写入速度，但是在给该器件的电源断开时储存在其中的数据丢失。非易失性存储器件具有较慢的读取和写入速度，但是在给该器件的电源被中断时保持储存在其中的数据。因此，非易失性存储器件用来储存无论电源接通还是断开都需要保持的数据。非易失性存储器件的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器广泛使用，且分成NOR快闪存储器和NAND快闪存储器。
NAND快闪存储器具有RAM的优点(在于数据可以自由地编程和擦除)和ROM的优点(在于即使电源被中断储存的数据仍可以被保持)。快闪存储器广泛用作便携式电子设备(诸如，例如数字相机、个人数字助手(PDA)和MP3播放器)的储存介质。
NAND快闪存储器通常包括多个页缓冲器，所述多个页缓冲器经由感测节点以一对一的方式耦接至多个位线。在编程操作期间，页缓冲器能够经由感测节点来检测对应的位线的电压。当耦接至特定字线的存储单元全部都要被编程时，编程许可电压(例如，地电压VSS)被施加给全部位线，从而感测节点的电压被驱动至地电压VSS。与此相反，当编程禁止电压(例如，核心电压VCORE)被施加给全部位线时，感测节点的电压被驱动至核心电压VCORE。在这种情况下，由于全部位线的电压同时改变，因此增大了半导体存储器件的峰值电流。
发明内容
各种实施例针对一种半导体存储器件，即使在感测控制信号的输出节点处总电容改变，用于控制页缓冲器与位线之间耦接的感测控制信号上升，该半导体存储器件仍能够恒定地维持感测控制信号的上升斜率或上升时间。
此外，各种实施例针对一种半导体存储器件及半导体存储器件的操作方法，该半导体存储器件能够经由具有经补偿的PVT变化的带隙信号来产生感测控制信号。
在一个实施例中，一种半导体存储器件可以包括：存储块，包括分别耦接到多个位线的多个单元串；页缓冲器，响应于感测控制信号而耦接到相应位线，每个页缓冲器适用于感测被传送给感测节点的相应位线的电压；以及感测控制信号发生单元，适用于在编程操作期间将感测控制信号产生为以恒定斜率上升的斜坡信号。
在一个实施例中，一种感测控制信号发生电路可以包括：编程感测控制信号发生单元，适用于在编程操作期间无论数据模式如何都将感测控制信号产生为以特定斜率上升的斜坡信号；以及读取感测控制信号发生单元，适用于在读取操作期间将感测控制信号产生为水平信号。
在一个实施例中，一种产生感测控制信号的方法可以包括：在初始时段期间将斜坡节点预充电至参考电压；在第一时间点处，选择具有不同强度的偏压中的一个或更多个，将选中的偏压提供给斜坡节点，通过用选中的偏压对内部电容器充电来在斜坡节点处产生以特定斜率上升的斜坡信号，以及通过驱动斜坡节点同时将斜坡节点与感测控制节点分离来输出斜坡信号作为感测控制节点处的感测控制信号；以及在第二时间点处，将感测控制节点额外地驱动至高电压。
附图说明
将参照附图来描述本发明，其中：
图1是根据本发明的一个实施例的半导体存储器件的框图。
图2是示出图1中所示的存储块的单元串和页缓冲器的配置的详细电路图。
图3是图2中所示的耦接单元的感测控制节点的总电容的电路图。
图4是根据本发明的一个实施例的图2中所示的感测控制信号发生单元的电路图。
图5是图示由图4的编程感测控制信号发生单元产生的感测控制信号和响应于该感测控制信号而产生的峰值电流的波形图。
图6是图示根据感测控制节点的总电容的变化的传统感测控制信号的斜率与本发明的感测控制信号的斜率之间的比较的波形图。
图7是根据本发明的另一实施例的图2的感测控制信号发生单元的电路图。
图8是图示包括图1中所示的半导体存储器件的存储***的框图。
图9是图示根据本发明的一个实施例的图8中所示的存储***的应用示例的框图。
图10是图示根据本发明的一个实施例的包括图9中所示的存储***的计算***的框图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。还要注意的是，在此说明书中，“连接/耦接”不仅指一个组件直接耦接至另一组件，还指一个组件经由中间组件间接耦接至另一组件。将理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语用来区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件、组件、区域、层或部分可以称作第二元件、组件、区域、层或部分。此外，还将理解得是，当称一个元件或层在两个元件或层“之间”时，其可以是这两个元件或层之间的唯一元件或层，或者还可以存在一个或更多个中间元件或层。
还将理解的是，术语“包含”、“包含有”、“包括”和“包括有”在用于此说明书中时指定存在所陈述的特征、整体、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、操作、元件、组件和/或其组合。
本文中所使用的术语仅用于描述具体实施例的目的，而非意在限制本发明。除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域技术人员通常所理解的意义相同的意义。还将理解的是，诸如通用词典中所定义的那些术语应当被解释为具有与其在相关领域的环境中的意思一致的意思，而将不以理想化或过于形式感的意义来解释(除非本文中明确地如此定义)。
在下面的描述中，阐述了若干具体细节以提供对本发明的透彻理解。本发明可以在无这些具体细节的一些或全部的情况下实施。另一方面，未详细描述公知的工艺结构和/或工艺以避免不必要地混淆本发明。
在下文中，将参照附图来详细描述本发明的各种实施例。
现在参见图1，根据本发明的一个实施例，提供了半导体存储器件100。
根据图1中所示的实施例，半导体存储器件100可以包括存储单元阵列110、地址解码器120、读取/写入电路130、控制逻辑160、电压发生单元150和数据输入/输出电路140。
存储单元阵列110可以经由字线WL1至WLn耦接到地址解码器120，以及经由位线BL1至BLm耦接到读取/写入电路130。存储单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以包括多个存储单元。这多个存储单元可以沿行方向耦接到字线WL1至WLn，同时沿列方向耦接到位线BL1至BLm。这多个存储单元中的每个可以作为单电平单元(SLC)或多电平单元(MLC)来工作。在一个实施例中，这多个存储单元可以为非易失性存储单元。
此外，存储单元阵列110的多个存储块BLK1至BLKz中的每个可以包括耦接到相应位线BL1至BLm的多个单元串。这多个单元串中的每个可以包括串联耦接在每个位线与源极线之间的漏极选择晶体管、多个存储单元和源极选择晶体管。之后详细描述包括在存储单元阵列110中的多个单元串。
地址解码器120、读取/写入电路130、数据输入/输出电路140、电压发生单元150和控制逻辑160可以作为用于驱动存储单元阵列110的***电路来工作。地址解码器120可以经由字线WL1至WLn耦接到存储单元阵列110。地址解码器120可以在控制逻辑160的控制下工作。地址解码器120可以接收外部地址ADDR。地址解码器120可以通过将外部地址ADDR解码来产生块地址，并响应于产生的块地址来选择存储单元阵列110的多个存储块BLK1至BLKz之一。地址解码器120可以通过将外部地址ADDR解码来产生行地址，并响应于产生的行地址来选择字线WL1至WLn中的连接到所选存储块的一个字线。地址解码器120可以包括块解码器、行解码器和地址缓冲器。
读取/写入电路130可以经由位线BL1至BLm耦接到存储单元阵列110，以及经由数据线DL耦接到数据输入/输出电路140。读取/写入电路130可以响应于从控制逻辑160输出的读取/写入控制信号PB_CTRL来工作。
在编程操作期间，读取/写入电路130可以将程序数据DATA从数据输入/输出电路140传送给位线BL1至BLm。传送的数据DATA被编程至耦接到选中字线的存储单元中。在读取操作期间，读取/写入电路130可以经由位线BL1至BLm和数据线DL来将读取数据DATA从选中字线的存储单元传送给数据输入/输出电路140。在擦除操作期间，读取/写入电路130可以使得位线BL1至BLm浮置。
读取/写入电路130可以包括多个页缓冲器PB1至PBm，多个页缓冲器PB1至PBm分别对应于位线BL1至BLm，且经由对应的位线BL1至BLm耦接到储存单元阵列110。多个页缓冲器PB1至PBm可以分别包括多个锁存器。
数据输入/输出电路140可以经由数据线DL耦接至读取/写入电路130。数据输入/输出电路140可以在控制逻辑160的控制下工作。数据输入/输出电路140可以在存储单元阵列110与外部之间传送数据DATA。在编程操作期间，数据输入/输出电路140可以将程序数据DATA从外部传送给读取/写入电路130。在读取操作期间，数据输入/输出电路140可以将读取数据DATA从读取/写入电路130传送给外部。
电压供应单元150可以在控制逻辑160的控制下产生用于编程/读取/擦除操作的操作电压VRS。操作电压VRS可以包括擦除电压VERASE、编程电压VPGM、读取电压VREAD、通过电压VPASS、源极线电压VDSL和VSSL、公共源极电压VSL以及管栅电压VPG。
控制逻辑160可以耦接到地址解码器120、读取/写入电路130、数据输入/输出电路140和电压供应单元150。控制逻辑160可以响应于经由半导体存储器件100的输入/输出缓冲器(未示出)而提供的命令CMD来控制半导体存储器件100的总体操作。
在本发明的一个实施例中，控制逻辑160可以包括用于产生感测控制信号PB_SENSE的感测控制信号发生单元162，感测控制信号PB_SENSE用于控制页缓冲器PB1至PBm与相应位线BL1至BLm之间的耦接。感测控制信号发生单元162可以产生感测控制信号PB_SENSE，感测控制信号PB_SENSE无论数据模式如何都以恒定斜率上升，即，具有恒定上升时间。
下面参照图2来详细描述根据本发明的一个实施例的页缓冲器PB和感测控制信号发生单元162。
图2是示出图1中所示的存储块BLK的单元串210和页缓冲器(PB)220的配置的详细电路图。图3是图2中所示的耦接单元222的感测控制节点PB_SO的总电容C_TOT的电路图。
图2代表性地示出了半导体存储器件200中的经由单个位线BL耦接到单个单元串210的单个页缓冲器220。
半导体存储器件200可以包括串联耦接在源极线CSL与位线BL之间的单元串210、耦接到单元串210的位线BL以及页缓冲器220。页缓冲器220被配置成以一对一的方式对应于位线BL以经由感测节点SO来感测位线BL的电压。半导体存储器件200还可以包括用于产生感测控制信号PB_SENSE的感测控制信号发生单元240，感测控制信号PB_SENSE用于控制页缓冲器220与位线BL之间的耦接。感测控制信号发生单元240可以具有与图1中所示的控制逻辑160的感测控制信号发生单元162相同的配置。
单元串210具有这样的串结构：其中分别耦接到多个字线WL1至WLn的多个存储单元MC1至MCn串联耦接在耦接到源极选择线SSL的源极选择晶体管SST与耦接到漏极选择线DSL的漏极选择晶体管DST之间。可以经由多个字线WL1至WLn将各种电压施加给多个存储单元MC1至MCn的浮栅。存储单元MC1至MCn中的每个可以使用用于储存多比特数据的MLC来配置。在另一实施例中，存储单元MC1至MCn中的每个可以使用用于储存单比特数据的SLC来配置。多个单元串中的每个可以分别电耦接到多个位线BL1至BLm中的每个。存储串可以以任何合适的位线结构来布置，包括例如开放式位线结构或折叠式位线结构。存储串可以布置在垂直层叠的多个存储单元阵列中以形成三维结构。
页缓冲器220可以响应于感测控制信号PB_SENSE而电耦接到位线BL。页缓冲器220可以感测传送给感测节点SO的位线BL的电压。页缓冲器220还可以储存感测数据或暂时储存要被编程至选中存储单元中的数据。
根据图2中所示的实施例的页缓冲器220包括用于响应于感测控制信号PB_SENSE而将位线BL与感测节点SO电耦接的耦接单元222。页缓冲器220还包括预充电单元224和锁存器单元226，预充电单元224用于响应于预充电信号PRECH而将感测节点SO预充电至核心电压VCORE，锁存器单元226耦接到感测节点SO以暂时储存要经由位线BL而被编程至存储单元中的数据或经由位线BL而从存储单元读取的数据。
耦接单元222可以包括耦接在位线BL与感测节点SO之间的NMOS晶体管N1。NMOS晶体管N1在其栅极处接收感测控制信号PB_SENSE。预充电单元224可以包括PMOS晶体管P1，PMOS晶体管P1用于响应于预充电信号PRECH来将感测节点SO预充电至预充电电压(例如，核心电压VCORE)。
感测控制信号发生单元240可以在编程操作或读取操作期间产生不同类型的感测控制信号PB_SENSE。例如，在本发明的一个实施例中，感测控制信号发生单元240可以在读取操作期间产生具有恒定值的感测控制信号PB_SENSE，而可以在编程操作期间产生以恒定斜率上升的感测控制信号PB_SENSE(即，具有斜坡信号的形式)。又例如，在编程操作期间，感测控制信号PB_SENSE可以具有以具有两个不同斜率的一步法或具有三个不同斜率的两步法上升的斜坡信号的形式。
虽然图2示例出了耦接到单元串(或一个位线BL)的一个页缓冲器PB和用于为单个页缓冲器PB产生感测控制信号PB_SENSE的一个感测控制信号发生单元240，但是单个感测控制信号发生单元240可以控制多个位线BL1至BLm与多个页缓冲器PB1至PBm之间的耦接。即，当感测控制信号发生单元240使能感测控制信号PB_SENSE时，多个单元串和多个页缓冲器PB1至PBm可以全部耦接。
在诸如NAND快闪存储器的非易失性存储器件中，通过施加编程电压给选中字线来执行编程操作。要被编程的选中存储单元需要与不编程的未选中存储单元进行区分，因为多个存储单元耦接到单个字线。为此，在编程操作期间，施加编程许可电压给耦接到选中存储单元的位线，以及施加编程禁止电压给耦接到未选中存储单元的位线。例如，编程许可电压可以为地电压VSS(即，0V的电压)，而编程禁止电压可以为正电压(例如，核心电压VCORE)。
耦接到位线BL的页缓冲器PB的感测节点SO的感测电压根据编程是否已经被执行来确定，以及感测控制节点PB_SO的总电容C_TOT通过感测电压来确定。以供参考，当用于多个位线BL1至BLm与多个页缓冲器PB1至PBm之间的耦接的“m”个耦接单元222耦接到感测控制节点PB_SO时，感测控制节点PB_SO的总电容C_TOT通过耦接到多个位线BL1至BLm的多个页缓冲器PB1至PBm的感测节点SO的感测电压来实质上确定。然而，为了方便描述，下面描述这样的示例：感测控制节点PB_SO的总电容C_TOT通过耦接到单个位线BL的页缓冲器PB的感测节点SO来确定。
根据图3中所示的实施例，感测控制节点PB_SO的总电容C_TOT可以模拟成NMOS晶体管的栅极与栅极绝缘层之间的第一电容C_OX和该栅极与沟道之间的第二电容C_CH。第一电容C_OX与第二电容C_CH串联耦接。
在这种情况下，当耦接到特定字线WL的全部存储单元MC1至MCn都要被编程时，编程许可电压被施加给全部位线BL，从而页缓冲器PB的感测节点SO的感测电压变成地电压VSS。相应地，第二电容C_CH对感测控制节点PB_SO的总电容C_TOT无贡献，而仅第一电容C_OX对其有贡献，从而感测控制节点PB_SO的总电容C_TOT具有最大的电容。
与此相反，当针对耦接到特定字线WL的全部存储单元MC1至MCn的编程被禁止时，编程禁止电压被施加给全部位线BL，从而页缓冲器PB的感测节点SO的感测电压变成核心电压VCORE。相应地，第一电容C_OX和第二电容C_CH二者都对感测控制节点PB_SO的总电容C_TOT有贡献以具有最小的电容。当感测控制节点PB_SO的总电容C_TOT最小时，流入感测控制节点PB_SO的电流增加，从而峰值电流流入感测控制节点PB_SO。此外，当感测控制节点PB_SO的总电容C_TOT根据位线BL是否已经被编程而改变时，在编程操作期间感测控制信号PB_SENSE的斜率改变。结果，因为页缓冲器PB与位线BL之间的耦接不稳定，所以可能出现误动作。
在本发明的一个实施例中，感测控制信号发生单元240通过经由包括单位增益缓冲器的源极跟随器对对倾斜变化不敏感的电容器充电来将感测控制信号PB_SENSE产生为具有恒定斜率的斜坡信号。相应地，尽管感测控制节点PB_SO的总电容C_TOT根据数据模式而改变，但感测控制信号PB_SENSE具有恒定的斜率。
下面参照图4来详细描述根据本发明的一个实施例的感测控制信号发生单元240。
图4是根据本发明的一个实施例的图2中所示的感测控制信号发生单元240的详细电路图。
根据图4中所示的实施例，感测控制信号发生单元240可以包括编程感测控制信号发生单元410和读取感测控制信号发生单元430。编程感测控制信号发生单元410与读取感测控制信号发生单元430可以以互斥的方式来选择。例如，编程感测控制信号发生单元410可以响应于写入信号WT而输出感测控制信号PB_SENSE，而读取感测控制信号发生单元430可以响应于读取信号RD而输出感测控制信号PB_SENSE。
在编程操作期间，无论数据模式如何，编程感测控制信号发生单元410都可以将感测控制信号PB_SENSE产生为以恒定斜率上升的斜坡信号。在读取操作期间，读取感测控制信号发生单元430可以将感测控制信号PB_SENSE产生为水平信号。以供参考，在编程操作期间，当编程禁止电压(例如，2.1V的核心电压VCORE)被施加给位线BL时，感测控制信号PB_SENSE需要被驱动至比编程禁止电压高的高电压PBPMP(例如，4.75V)以使耦接单元222完全导通。
读取感测控制信号发生单元430可以包括用于接收第二参考电压VREF2并将感测控制信号PB_SENSE输出给感测控制节点PB_SO的感测控制信号驱动单元432。在读取操作期间，第二参考电压VREF2具有与位线预充电电压相对应的电压。相应地，感测控制信号PB_SENSE可以为水平信号。感测控制信号驱动单元432可以用包括单位增益缓冲器的源极跟随器来实施，该单位增益缓冲器用于接收外部电源电压VCCE作为驱动电压。
编程感测控制信号发生单元410可以包括斜坡信号发生单元412、放电单元414和感测控制信号驱动单元416。斜坡信号发生单元412可以通过根据具有不同强度的偏压对内部电容充电来在斜坡节点RAMP_SO处产生斜坡信号VRAMP。放电单元414可以响应于放电信号DCG而将斜坡节点RAMP_SO放电至地电压VSS。感测控制信号驱动单元416可以通过驱动斜坡节点RAMP_SO同时将斜坡节点RAMP_SO与感测控制节点PB_SO分离来输出斜坡信号VRAMP作为感测控制信号PB_SENSE。
更具体地，斜坡信号发生单元412可以包括电流源CS和电容器C1，电流源CS用于选择具有不同强度的偏压IBIAS1、IBIAS2和IBIAS3之一并提供选中的偏压，电容器C1用于根据选中的偏压来在斜坡节点RAMP_SO处产生斜坡信号VRAMP。
电流源CS可以包括并联耦接在用于高电压PBPMP的节点与斜坡节点RAMP_SO之间的第一偏置单元至第三偏置单元412A、412B和412C。
第一偏置单元412A可以包括串联耦接在用于高电压PBPMP的节点与斜坡节点RAMP_SO之间的第一晶体管T1和第二晶体管T2，并输出第一偏压IBIAS1。第一晶体管T1响应于第一开关信号SW1来导通，而第二晶体管T2响应于第一带隙信号PBIAS1来导通。第二偏置单元412B可以包括串联耦接在用于高电压PBPMP的节点与斜坡节点RAMP_SO之间的第三晶体管T3和第四晶体管T4，并输出第二偏压IBIAS2。第三晶体管T3响应于第二开关信号SW2来导通。第四晶体管T4响应于第二带隙信号PBIAS2来导通。第三偏置单元412C可以包括串联耦接在用于高电压PBPMP的节点与斜坡节点RAMP_SO之间的第五晶体管T5和第六晶体管T6，并输出第三偏压IBIAS3。第五晶体管T5响应于第三开关信号SW3来导通。第六晶体管T6响应于第三带隙信号PBIAS3来导通。
第一开关信号SW1至第三开关信号SW3分别导通/关断第一偏置单元412A至第三偏置单元412C，以及第一带隙信号PBIAS1至第三带隙信号PBIAS3控制偏压IBIAS1、IBIAS2和IBIAS3的强度。
例如，第一带隙信号PBIAS1可以具有最大的强度，而第三带隙信号PBIAS3可以具有最小的强度。在一个实施例中，第一带隙信号PBIAS1至第三带隙信号PBIAS3可以具有相同的强度。第二晶体管T2、第四晶体管T4和第六晶体管T6可以按不同的尺寸来配置。在本发明的一个实施例中，第一带隙信号PBIAS1至第三带隙信号PBIAS3可以通过内部带隙电路(未示出)来产生，且可以具有经补偿的PVT变化。相应地，根据一个实施例的半导体存储器件可以降低根据电源电压和温度的变化而改变的峰值电流，因为其使用具有经补偿的PVT变化的带隙信号来产生感测控制信号PB_SENSE。
电容器C1耦接至斜坡节点RAMP_SO和用于地电压VSS的节点，并使用从电流源CS提供的偏压来在斜坡节点RAMP_SO处产生斜坡信号VRAMP。在本发明的一个实施例中，电容器C1可以使用对倾斜变化不敏感的氧化物-氮化物-氧化物层(ONO)电容器来配置。相应地，根据一个实施例的半导体存储器件可以使倾斜变化最小，因为其通过对对倾斜变化不敏感的电容器C1充电来产生感测控制信号PB_SENSE。
放电单元414耦接到斜坡节点RAMP_SO和用于地电压VSS的节点，以及在完成编程操作之后将斜坡信号VRAMP的斜坡节点RAMP_SO放电至地电压VSS。在一个实施例中，放电单元414可以用耦接到斜坡节点RAMP_SO和用于地电压VSS的节点的第七晶体管T7来实施，并经由其栅极来接收放电信号DCG。
感测控制信号驱动单元416用包括单位增益缓冲器的源极跟随器来实施，单位增益缓冲器被配置成接收高电压PBPMP作为驱动电压，从而驱动斜坡节点RAMP_SO，同时将斜坡节点RAMP_SO与感测控制节点PB_SO分离。
编程感测控制信号发生单元410还可以包括高电压充电单元418。在特定时间区间期间感测控制信号PB_SENSE以恒定斜率上升之后的特定时间点(例如，图5的t2)处，高电压充电单元418将感测控制节点PB_SO驱动至高电压PBPMP。当感测控制信号PB_SENSE还未上升至足够的电平时，高电压充电单元418额外地驱动感测控制信号PB_SENSE的感测控制节点PB_SO。
高电压充电单元418可以用第八晶体管T8来实施，第八晶体管T8耦接在用于高电压PBPMP的节点与感测控制信号驱动单元416的输出节点之间，且被配置成在特定时间点(图5的t2)经由其栅极接收被使能的高电压使能信号HV_T2。
如上所述，编程感测控制信号发生单元410通过对对倾斜变化不敏感的电容器充电来在斜坡节点RAMP_SO处产生具有恒定斜率的斜坡信号VRAMP，使用包括单位增益缓冲器的源极跟随器来驱动斜坡节点RAMP_SO同时将斜坡节点RAMP_SO与感测控制节点PB_SO分离，以及将斜坡信号VRAMP输出作为感测控制信号PB_SENSE。因此，即使感测控制节点PB_SO的总电容C_TOT改变，也可以产生以恒定斜率上升的感测控制信号PB_SENSE。
图5图示了在编程操作期间通过图4的编程感测控制信号发生单元410而产生的感测控制信号PB_SENSE和响应于感测控制信号PB_SENSE而产生的峰值电流IPEAK。
根据图4和图5中所示的实施例，在第一时间点“t1”之前的初始时段期间，斜坡节点RAMP_SO用第一参考电压VREF1来预充电。第一参考电压VREF1可以具有比耦接至斜坡节点RAMP_SO的晶体管的阈值电压稍高的电压电平(例如，1V)以使该晶体管导通。在这种情况下，峰值电流IPEAK根据第一参考电压VREF1来产生。
其后，在时间点“t1”处，第一开关信号SW1至第三开关信号SW3中的一个或更多个被使能。相应地，电流源CS选择具有不同强度的偏压IBIAS1、IBIAS2和IBIAS3中的一个或更多个，并将选中的偏压提供给斜坡节点RAMP_SO。电容器C1使用从电流源CS提供的偏压来在斜坡节点RAMP_SO处产生斜坡信号VRAMP。在这种情况下，斜坡信号VRAMP以通过提供的偏压而确定的斜率上升。感测控制信号驱动单元416通过驱动斜坡节点RAMP_SO同时将斜坡节点RAMP_SO与感测控制节点PB_SO分离来将斜坡信号VRAMP输出作为感测控制信号PB_SENSE。
在这种情况下，编程感测控制信号发生单元410通过对对倾斜变化不敏感的电容器C1充电来在斜坡节点RAMP_SO处产生具有恒定斜率的斜坡信号VRAMP，并通过使用包括单位增益缓冲器的源极跟随器来驱动斜坡节点RAMP_SO同时将斜坡节点RAMP_SO与感测控制节点PB_SO分离来输出斜坡信号VRAMP作为感测控制信号PB_SENSE。因此，即使感测控制节点PB_SO的总电容C_TOT改变，也可以产生以恒定斜率上升的感测控制信号PB_SENSE。相应地，可以使根据数据模式而改变的峰值电流IPEAK最小。
其后，在第二时间点“t2”处，当高电压使能信号HV_T2被使能时，高电压充电单元418将感测控制节点PB_SO驱动至高电压PBPMP的电平，使得当感测控制信号PB_SENSE未上升至足够电平时感测控制信号PB_SENSE被额外驱动。
其后，在时间点“t3”处，当放电信号DCG被使能时，放电单元414响应于放电信号DCG而将斜坡节点RAMP_SO放电至地电压VSS。
图6是图示传统感测控制信号的斜率与本发明的感测控制信号PB_SENSE的斜率之间根据感测控制节点PB_SO的总电容C_TOT的变化的比较的波形图。以供参考，图6仅示出了与图5中的第一时间点“t1”至第二时间点“t2”的感测控制信号PB_SENSE相对应的部分。
根据图6中所示的实施例，当感测控制节点PB_SO的总电容C_TOT为第一条件(即，36.2pF)时以及当感测控制节点PB_SO的总电容C_TOT为第二条件(即，36.2+17pF)时，根据现有技术而产生的感测控制信号PB_SENSE以不同的斜率来产生。
与此相反的是，即使感测控制节点PB_SO的总电容C_TOT从第一条件变成第二条件，根据本发明而产生的感测控制信号PB_SENSE也可以以相同的斜率来产生。
如上所述，即使感测控制节点PB_SO的总电容C_TOT根据数据模式而改变，根据本发明的一个实施例的感测控制信号发生单元240也可以产生以恒定斜率上升的感测控制信号PB_SENSE(即，具有恒定上升时间的感测控制信号PB_SENSE)。
图7是根据本发明的另一实施例的图2的感测控制信号发生单元240的详细电路图。
根据图7中所示的实施例，感测控制信号发生单元240可以包括动态偏置单元710、第一选择单元730、第二选择单元750和感测控制信号驱动单元770。
动态偏置单元710可以通过用具有不同强度的偏压IBIAS1、IBIAS2和IBIAS3之一对内部电容器充电来经由斜坡节点RAMP_SO产生斜坡信号VRAMP。第一选择单元730可以响应于读取/写入信号WT/RD而选择第二参考电压VREF2或由动态偏置单元710产生的斜坡信号VRAMP，并将选中的信号作为驱动输入信号IN输出给驱动输入节点IN_SO。第二选择单元750可以响应于读取/写入信号WT/RD而选择外部电源电压VCCE或具有比电源电压VCCE高的电平的高电压PBPMP，并将选中的信号作为操作电压输出给感测控制信号驱动单元770。感测控制信号驱动单元770可以通过驱动驱动输入节点IN_SO同时将驱动输入节点IN_SO与感测控制节点PB_SO分离来输出驱动输入信号IN作为感测控制信号PB_SENSE。
感测控制信号发生单元240还可以包括放电单元720和高电压充电单元790，放电单元720用于响应于放电信号DCG而将斜坡节点RAMP_SO放电至地电压VSS，高电压充电单元790用于在特定时间区间期间感测控制信号PB_SENSE以恒定斜率上升之后将感测控制节点PB_SO驱动至高电压PBPMP，使得当感测控制信号PB_SENSE还未上升至足够电平时感测控制信号PB_SENSE被额外驱动。
以供参考，图7的动态偏置单元710对应于图4的斜坡信号发生单元412，图7的放电单元720对应于图4的放电单元414，而图7的高电压充电单元790对应于图4的高电压充电单元418。此外，图7的感测控制信号发生单元240与图4的感测控制信号发生单元240的不同在于：图2中的编程感测控制信号发生单元410的感测控制信号驱动单元416和读取感测控制信号发生单元430的感测控制信号驱动单元432在图7中被配置成共享单个源极跟随器。省略对相同的其余元件的描述。
下面描述图7的感测控制信号发生单元240的操作。
在编程操作期间，第一选择单元730选择由动态偏置单元710输出的斜坡信号VRAMP，并将斜坡信号VRAMP作为驱动输入信号IN输出给驱动输入节点IN_SO。第二选择单元750选择高电压PBPMP，并供应高电压PBPMP作为感测控制信号驱动单元770的工作电压。相应地，如上参照图6所描述的，无论数据模式如何，感测控制信号发生单元240都可以将感测控制信号PB_SENSE产生作为以特定斜率上升的斜坡信号。
其后，在读取操作期间，第一选择单元730选择第二参考电压VREF2，并将第二参考电压VREF2作为驱动输入信号IN输出给驱动输入节点IN_SO。第二选择单元750选择外部电源电压VCCE，并供应外部电源电压VCCE作为感测控制信号驱动单元770的工作电压。相应地，在读取操作期间，感测控制信号发生单元240可以将感测控制信号PB_SENSE产生为水平信号。
如上所述，根据本发明的实施例，在产生用来控制页缓冲器与位线之间的耦接的感测控制信号PB_SENSE时，半导体存储器件可以在读取操作期间将感测控制信号PB_SENSE产生为水平信号；以及可以在编程操作期间将感测控制信号PB_SENSE产生为具有恒定斜率的斜坡信号。
具体地，当在编程操作期间产生感测控制信号PB_SENSE时，半导体存储器件通过对对倾斜变化不敏感的电容器充电来产生具有恒定斜率的斜坡信号，以及通过使用具有单位增益缓冲器的源极跟随器来驱动斜坡节点同时将斜坡节点与感测控制节点分离而产生斜坡信号作为感测控制信号PB_SENSE。因此，即使感测控制节点的总电容C_TOT根据数据模式而改变，也可以产生以恒定斜率上升的感测控制信号PB_SENSE。结果，根据一个实施例的半导体存储器件具有这样的优点：其可以降低根据数据模式的峰值电流变化。
此外，根据实施例的半导体存储器件具有这样的优点：其可以降低根据电源电压和温度的改变的峰值电流变化，因为其使用具有经补偿的PVT变化的带隙信号来产生感测控制信号。
图8是图示包括图1中所示的半导体存储器件100的存储***的框图。
根据图8中所示的实施例，根据一个实施例的存储***1000可以包括半导体存储器件100和控制器1100。
由于半导体存储器件100如参照图1所描述那样来配置和制造，因此将省略对其的详细描述。
控制器1100可以连接至主机和半导体存储器件100，且可以适用于响应于来自主机的请求而访问半导体存储器件100。例如，控制器1100可以适用于控制半导体存储器件100的读取操作、写入操作、擦除操作和后台操作。控制器1100可以适用于执行半导体存储器件100与主机之间的交互。控制器1100可以适用于操作用来控制半导体存储器件100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、存储器接口1140和错误校正码(ECC)模块1150。RAM 1110可以用作CPU 1120的工作存储器、存储器件1200与主机之间的高速缓冲存储器以及存储器件1200与主机之间的缓冲存储器。CPU 1120可以控制控制器1100的总体操作。控制器1100可以在读取操作期间暂时储存从主机提供的程序数据。
主机接口1130可以包括用于主机与控制器1100之间的数据交换的协议。例如，控制器1100可以经由诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议、集成驱动电子(IDE)协议和私人协议的各种接口协议中的至少一种来与主机通信。
存储器接口1140可以适用于执行与半导体存储器件100的交互。例如，存储器接口1140可以包括NAND闪存接口或NOR闪存接口。
ECC模块1150可以适用于使用错误校正码来检测和校正从半导体存储器件100读取的数据中的错误。CPU 1120可以根据ECC模块1150的错误检测结果来控制读取电压，以及控制半导体存储器件100来执行重新读取操作。根据一个实施例，ECC模块可以被设置为控制器1100的组件。
控制器1100和半导体存储器件100可以集成在一个半导体器件中。根据一个实施例，控制器1100和半导体存储器件100可以集成在单个半导体器件中以形成存储卡，诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC)、缩小尺寸MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你SD、微型SD、SDHC和通用快闪储存设备(UFS)等。
控制器1100和半导体存储器件100可以集成在一个半导体器件中以形成半导体驱动器，诸如固态驱动器(SSD)。半导体驱动器(SSD)可以包括被配置成将数据储存在半导体存储器中的储存器件。当存储***1000被用作半导体驱动器(SSD)时，可以大幅提升耦接到存储***1000的主机的工作速度。
在另一示例中，存储***1000可以用作诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字相机、三维(3D)电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、用于在无线环境中收发信息的设备、用于家庭网络的各种电子设备之一、用于计算机网络的各种电子设备之一、用于远程信息处理网络的各种电子设备之一、RFID设备和/或用于计算***的各种设备之一等的电子设备的各种组件之一。
在示例性实施例中，半导体存储器件100或存储***1000可以以各种方式来封装。例如，在一些实施例中，半导体存储器件100或存储***1000可以使用各种方法来封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和/或晶片级处理层叠封装(WSP)等。
图9是图示图8中所示的存储***1000的应用示例2000的框图。
根据图9中所示的实施例，存储***2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。半导体存储芯片可以分成多个组。
在图9中，半导体存储芯片中的多个组分别经由第一通道CH1至第k通道CHk与控制器2200通信。每个存储芯片可以以与以上参照图1所描述的半导体存储器件100基本上相同的方式来配置和操作。
半导体存储芯片中的每个组可以经由单个公共通道与控制器2200通信。控制器2200可以以与以上参照图8而描述的控制器1100基本上相同的方式来配置，且可以控制半导体存储器件2100的多个存储芯片。
图10是图示根据本发明的一个实施例的包括图9中所示的存储***的计算***的框图。
根据图10中所示的实施例，计算***3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、***总线3500和存储***2000。
存储***2000可以经由***总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300提供的数据或由中央处理单元3100处理的数据可以储存在存储***2000中。
在图10中，半导体存储器件2100可以经由控制器2200耦接到***总线3500。然而，半导体存储器件2100可以直接耦接到***总线3500。控制器2200的功能可以通过中央处理单元3100和RAM 3200来执行。
图10图示了以上参照图9所描述的存储***2000。然而，存储***2000可以用以上参照图8所描述的存储***1000来取代。在示例性实施例中，计算***3000可以包括以上分别参照图8和图9所描述的两个存储***1000和2000。
虽然已经出于说明的目的而描述了各种实施例，但是对于相关领域技术人员而言将明显的是，在不脱离所附权利要求所限定的本发明的精神和/或范围的情况下，可以作出各种改变和修改。
例如，在前面提及的实施例中示出的逻辑门和晶体管的位置和类型可以根据输入信号的极性来不同地实施。
此外，在一些情况下，对于相关领域技术人员将明显的是，除非另外具体指出，否则关于特定实施例而描述的元件可以单独使用或与其他实施例结合来使用。

Claims (20)

1.一种半导体存储器件，包括：
存储块，包括分别耦接到多个位线的多个单元串；
页缓冲器，响应于感测控制信号而耦接到相应位线，每个页缓冲器适用于感测被传送给感测节点的相应位线的电压；以及
感测控制信号发生单元，适用于在编程操作期间将感测控制信号产生为以恒定斜率上升的斜坡信号，并且在读取操作期间将感测控制信号产生为水平信号。
2.如权利要求1所述的半导体存储器件，其中，页缓冲器中的每个包括：
耦接单元，适用于响应于感测控制信号而将对应的位线与感测节点电耦接；
预充电单元，适用于响应于预充电信号而将感测节点预充电至预充电电压电平；以及
锁存器单元，耦接到感测节点，且适用于暂时储存要经由位线而被编程至选中存储单元中的数据以及经由对应的位线而从对应的单元串读取的数据。
3.如权利要求1所述的半导体存储器件，其中，感测控制信号发生单元包括：
斜坡信号发生单元，适用于通过用具有不同强度的偏压中的一个或更多个对内部电容器充电来在斜坡节点处产生斜坡信号；以及
感测控制信号驱动单元，适用于通过驱动斜坡节点同时将斜坡节点与感测控制节点分离来输出斜坡信号作为感测控制信号。
4.如权利要求3所述的半导体存储器件，其中，斜坡信号发生单元包括：
电流源，适用于选择偏压中的一个或更多个；以及
电容器，适用于使用选中的偏压来在斜坡节点处产生斜坡信号。
5.如权利要求4所述的半导体存储器件，其中，电流源响应于具有经补偿的PVT变化的带隙信号而产生所述偏压。
6.如权利要求4所述的半导体存储器件，
其中，电流源包括并联耦接在高电压节点与斜坡节点之间的第一偏置单元至第三偏置单元，
其中，第一偏置单元至第三偏置单元中的每个包括串联耦接在高电压节点与斜坡节点之间的第一晶体管和第二晶体管，
其中，第一晶体管响应于第一开关信号至第三开关信号之一而工作，以及
其中，第二晶体管响应于第一带隙信号至第三带隙信号之一而工作。
7.如权利要求4所述的半导体存储器件，其中，电容器对倾斜变化不敏感。
8.如权利要求7所述的半导体存储器件，其中，电容器包括氧化物-氮化物-氧化物层ONO电容器。
9.如权利要求3所述的半导体存储器件，其中，感测控制信号驱动单元包括具有单位增益缓冲器的源极跟随器，所述单位增益缓冲器接收高电压作为驱动电压。
10.如权利要求3所述的半导体存储器件，还包括：
放电单元，适用于响应于放电信号而将斜坡节点放电至地电压；以及
高电压充电单元，适用于在感测控制信号以恒定斜率上升之后将感测控制节点驱动至高电压。
11.如权利要求1所述的半导体存储器件，其中，感测控制信号发生单元包括具有单位增益缓冲器的源极跟随器以在读取操作期间将感测控制信号产生为水平信号。
12.如权利要求1所述的半导体存储器件，其中，感测控制信号发生单元包括：
动态偏置单元，适用于通过用具有不同强度的偏压中的一个或更多个对内部电容器充电来经由斜坡节点产生斜坡信号；
第一选择单元，适用于响应于编程/读取信号而选择参考电压或斜坡信号，以及经由驱动输入节点而输出选中的电压或信号作为驱动输入信号；
第二选择单元，适用于响应于编程/读取信号而选择电源电压或比电源电压高的高电压；以及
感测控制信号驱动单元，适用于从第二选择单元接收电压作为工作电压，以及输出驱动输入信号作为感测控制信号。
13.如权利要求12所述的半导体存储器件，其中，动态偏置单元包括：
电流源，适用于选择偏压中的一个或更多个，以及提供选中的偏压；以及
电容器，适用于使用选中的偏压来在斜坡节点处产生斜坡信号。
14.如权利要求13所述的半导体存储器件，其中，电容器包括对倾斜变化不敏感的氧化物-氮化物-氧化物层ONO电容器。
15.如权利要求12所述的半导体存储器件，还包括：
放电单元，适用于响应于放电信号而将斜坡节点放电至地电压；以及
高电压充电单元，适用于在感测控制信号以恒定斜率上升之后将感测控制节点驱动至高电压。
16.一种感测控制信号发生电路，包括：
编程感测控制信号发生单元，适用于在编程操作期间无论数据模式如何都将感测控制信号产生为以特定斜率上升的斜坡信号；以及
读取感测控制信号发生单元，适用于在读取操作期间将感测控制信号产生为水平信号。
17.如权利要求16所述的感测控制信号发生电路，其中，编程感测控制信号发生单元包括：
斜坡信号发生单元，适用于通过用具有不同强度的偏压中的一个或更多个对内部电容器充电来在斜坡节点处产生斜坡信号；
放电单元，适用于响应于放电信号而将斜坡节点放电至地电压；
感测控制信号驱动单元，适用于输出斜坡信号作为感测控制信号；以及
高电压充电单元，适用于在感测控制信号以恒定斜率上升之后将感测控制节点驱动至高电压。
18.如权利要求16所述的感测控制信号发生电路，其中，读取感测控制信号发生单元包括具有单位增益缓冲器的源极跟随器。
19.一种产生感测控制信号的方法，包括：
在初始时段期间将斜坡节点预充电至参考电压；
在第一时间点处，选择具有不同强度的偏压中的一个或更多个，将选中的偏压提供给斜坡节点，通过用选中的偏压对内部电容器充电来在斜坡节点处产生以特定斜率上升的斜坡信号，以及通过驱动斜坡节点同时将斜坡节点与感测控制节点分离来输出斜坡信号作为感测控制节点处的感测控制信号；以及
在第二时间点处，将感测控制节点额外地驱动至高电压。
20.如权利要求19所述的方法，还包括在第三时间点处将斜坡节点放电至地电压。
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