CN105097018B - 半导体存储器件及其读取方法 - Google Patents

Abstract

一种半导体存储器件可以包括：公共源极线控制器，其配置成在读取操作期间经由公共源极线将沟道电流提供至单元存储串；以及页缓冲器，其配置成当提供了所述沟道电流时通过检测位线的电流来检测储存在选中存储器单元中的数据。页缓冲器可以使位线选择性地偏置以保持所述位线的电压等同于或高于参考电压。

Description

半导体存储器件及其读取方法

相关申请的交叉引用

本申请要求2014年5月7日提交的申请号为10-2014-0054206的韩国专利申请的优先权，其全部公开内容通过引用合并于此。

技术领域

本申请的各种示例性实施例大体上涉及电子器件，并且更具体地涉及半导体存储器件及其读取方法。

背景技术

半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等之类的半导体实现的存储器件。半导体存储器件可以被划分为易失性存储器件和非易失性存储器件。

易失性存储器件当它们的电源被移除时它们的数据丢失，且实例包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)等。非易失性存储器件当它们的电源移除时它们的数据还保留。非易失性存储器件包括只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)、快闪存储器等。

当半导体存储器件执行读取操作时，耦接至选中字线的存储器单元的数据可以被确定为通过位线传输至公共源极线的电流。即，可以根据位线的电流是否被释放至公共源极线来确定对应存储器单元的数据。然而，当执行读取操作时，大电流可以流至公共源极线，这可能无意地增加了公共源极线的电压且降低了读取操作的可靠性。

发明内容

本发明的各种示例性实施例针对包括多个处理器的半导体器件及其操作方法。

在一个实施例中，半导体存储器件可以包括：单元存储串，其包括在公共源极线和位线之间串联耦接的多个存储器单元；公共源极线控制器，其适于在读取操作期间经由所述公共源极线将沟道电流提供至所述单元存储串；以及页缓冲器，其适于当提供了沟道电流时，通过检测位线的电流来检测储存在选自所述多个存储器单元的存储器单元中的数据，其中，所述页缓冲器使所述位线选择性地偏置以把位线的电压保持为等同于或高于参考电压。

在一个实施例中，页缓冲器可以包括耦接至所述位线的电流通道且当所述位线的电压低于所述参考电压时，经由所述电流通道中的至少一个将参考电流供应至所述位线。

在一个实施例中，当供应了参考电流时，所述位线的电压被保持为所述参考电压。

在一个实施例中，所述页缓冲器可以包括耦接至所述位线的电流通道且当所述位线的电压高于所述参考电压时经由所述电流通道中的至少一个释放所述位线的电流。

在一个实施例中，所述页缓冲器包括感测节点，并且根据所述感测节点的电压高于或低于比较电压来检测储存在所述选中存储器单元中的数据。在所述感测节点的电压中反映了所述位线的电流。

在一个实施例中，在所述读取操作期间，具有比所述比较电压低的电压电平的电源电耦接至所述位线，从而将所述位线的电压保持为等同于或高于所述参考电压。

在一个实施例中，所述参考电压低于所述比较电压。

在一个实施例中，所述页缓冲器当所述沟道电流被传输至所述位线时提供路径以释放所述沟道电流，以及当所述沟道电流被阻断时将参考电流提供至所述位线。

在一个实施例中，所述参考电压低于第一电压，当所述沟道电流被传输至所述位线时，所述位线具有所述第一电压。

在一个实施例中，所述页缓冲器可以包括当所述沟道电流被阻断时在电源和所述位线之间提供电流通道的至少一个晶体管。所述电源具有低于所述第一电压的第二电压。

在一个实施例中，在所述读取操作期间，低于所述第一电压且高于所述第二电压的栅极电压被施加至所述至少一个晶体管的栅极。

在一个实施例中，当由于基于所述选中存储器单元的数据阻断了所述沟道电流，所以所述位线的电压低于所述参考电压时，所述至少一个晶体管可以将所述参考电流从所述电源提供至所述位线。

本发明的另一个实施例可以提供一种用于读取半导体存储器件的方法，所述半导体存储器件包括串联耦接在公共源极线和位线之间的多个存储器单元。读取半导体存储器件的方法可以包括：在读取操作期间，基于选自所述多个存储器单元的存储器单元的阈值电压来选择性地将沟道电流从所述公共源极线传输至所述位线；在感测节点的电压中反映所述位线的电流；以及根据所述感测节点的电压高于或低于比较电压来确定所述选中存储器单元的数据，其中，在具有比所述比较电压低的电压电平的电源电耦接至所述位线时，把所述位线的电压保持为等同于或高于参考电压。

在一个实施例中，所述参考电压低于所述比较电压。

在一个实施例中，将所述沟道电流选择性地传输至所述位线包括当基于所述选中存储器单元的阈值电压阻断了所述沟道电流时，将参考电流从所述电源提供至所述位线。

在一个实施例中，当提供了所述参考电流时，将所述位线的电压保持为所述参考电压。

在一个实施例中，将所述沟道电流选择性地传输至所述位线包括当所述沟道电流从所述公共源极线传输至所述位线时，将所述沟道电流释放至所述电源。

在一个实施例中，当所述沟道电流被传输至所述位线时，所述感测节点的电压可以高于所述比较电压。

本发明的另一个实施例可以提供一种操作半导体存储器件的方法，所述半导体存储器件包括串联耦接在公共源极线和位线之间的多个存储器单元，所述方法包括：基于选自所述多个存储器单元的存储器单元的阈值电压来选择性地将沟道电流从所述公共源极线传输至所述位线；在感测节点的电压中反映所述位线的电流；根据所述感测节点的电压高于或低于比较电压来确定所述选中存储器单元的数据；以及利用具有比所述比较电压低的电压电平的电源将所述位线的电压保持为等同于或高于参考电压。

在一个实施例中，所述位线的电压的保持包括：当在所述沟道电流的选择性传输中所述沟道电流被阻断时，将参考电流从所述电源提供至所述位线；以及当在所述沟道电流的选择性传输中传输了所述沟道电流时，将所述沟道电流释放至所述电源。

前述概括仅是说明性的而非旨在以任何方式进行限制。除了上述说明性的方面、实施例和特征，进一步的方面、实施例和特征将通过参照附图和以下详细描述而变得明显。

附图说明

通过参照附图详细描述本发明的具体实施例，本发明的以上和其他特征和优点对于本领域普通技术人员来说将变得更明显，在附图中：

图1是图示半导体存储器件的框图；

图2是图示根据一个实施例的在图1中所示的存储器单元阵列的框图；

图3是图示根据一个实施例的在图2中所示的存储块中的任何一个的电路图；

图4是图示根据另一个实施例的在图2中所示的存储块的任何一个的电路图；

图5是图示在图1中所示的页缓冲器的任何一个的框图；

图6是图示根据一个实施例的在图5中所示的页缓冲器的读取操作的时序图；

图7图示了当选中存储器单元处于擦除状态时根据图6中的一个实施例的页缓冲器中的电流的流动；

图8图示了当选中存储器单元处于程序状态时根据图6中的一个实施例的页缓冲器中的电流的流动；

图9是图示当选中存储器单元处于擦除状态时存储器单元的沟道电位的概念图；

图10是图示当选中存储器单元处于程序状态时存储器单元的沟道电位的概念图；

图11是图示根据另一个实施例的在图5中所示的页缓冲器的读取操作的时序图；

图12图示了当选中存储器单元处于擦除状态时根据图11中所示的一个实施例的页缓冲器中的电流的流动；

图13图示了当选中存储器单元处于程序状态时根据图11中所示的一个实施例的页缓冲器中的电流的流动；

图14是图示根据另一个实施例的在图1中所示的存储器单元阵列的框图；

图15是图示包括在图1中所示的半导体存储器件的存储***的框图；

图16是图示在图15中所示的存储***的应用的实例的框图；以及

图17是图示包括参照图16描述的存储***的计算***的框图。

具体实施方式

在下文中，将参照附图描述本发明的最优选实施例。在附图中，元素的厚度和长度可以被夸大以简化图示。在描述本发明时，可以省略对于本领域技术人员来说普遍已知的配置、结构和方法以避免混淆本发明。在附图中，同样的附图标记表示同样的元素。

提供了附图以允许本领域普通技术人员理解本发明。然而，本发明可以以不同形式体现且不应当被解释为局限于本文所阐述的实施例。更确切地，提供了这些实施例使得本公开将透彻且完整，并且将向本领域技术人员充分传达本发明的范围。在本说明书中，只要没有具体提及，单数形式可以包括复数形式。此外，在本说明书中使用的“包括/包含”或者“包括有/包含有”表示可以存在或增加一个或更多个部件、步骤、操作和元素。

图1是图示半导体存储器件100的框图。

参见图1，半导体存储器件100可以包括存储器单元阵列110、地址解码器120、公共源极线控制器130、电压发生器140、读写电路150、数据缓冲器160和控制逻辑170。

存储器单元阵列110可以经由行线RL耦接至地址解码器120，且可以经由公共源极线CSL耦接至公共源极线控制器130。存储器单元阵列110可以经由位线BL1至BLm耦接至读写电路150。

存储器单元阵列110可以包括多个存储块。多个存储块中的每个可以包括多个单元存储串。

在一个实施例中，多个单元存储串中的每个可以包括层叠在衬底之上的多个存储器单元。多个存储器单元可以是非易失性存储器单元。在一个实施例中，多个存储器单元中的每个可以被定义为单电平单元或多电平单元。将参照图2至图4描述关于存储器单元阵列110的进一步细节。

地址解码器120可以经由行线RL耦接至存储器单元阵列110。行线RL可以包括漏极选择线、字线和源极选择线。在一个实施例中，行线RL还可以包括管道选择线。

地址解码器120可以响应于控制逻辑170的控制而操作。地址解码器120可以配置成从控制逻辑170接收地址ADDR以及基于接收的地址ADDR来驱动行线RL。

在一个实施例中，在读取操作期间，地址ADDR可以包括块地址和行地址。地址解码器120可以配置成对来自接收的地址ADDR的块地址进行解码。地址解码器120可以基于解码的块地址选择一个存储块。地址解码器120可以配置成对接收的地址ADDR之中的行地址进行解码。地址解码器120可以基于解码的行地址将从电压发生器140供应的读取电压施加至选中的一个存储块的选中字线。地址解码器120可以把从电压发生器140供应的通过电压施加到选中的一个存储块的未选中字线。

地址解码器120可以包括块解码器、行解码器、地址缓冲器等。

公共源极线控制器130可以配置成响应于控制逻辑170的控制来控制公共源极线CSL。公共源极线控制器130可以在读取操作期间将沟道电流供应至公共源极线CSL。由于供应了沟道电流，所以公共源极线CSL可以具有正电压。

电压发生器140可以配置成利用供应至半导体存储器件100的外部电压产生多个电压。电压发生器140可以响应于控制逻辑170的控制而操作。

在一个实施例中，电压发生器140可以包括配置成通过调节外部电压来产生功率电压的电路。在一个实施例中，电压发生器140可以包括多个泵激电容器，并且可以通过选择性地激发接收功率电压的多个泵激电容器来产生多个电压。多个电压可以供应至地址解码器120、公共源极线控制器130、读写电路150、数据缓冲器160和控制逻辑170。

读写电路150可以经由位线BL1至BLm耦接至存储器单元阵列110。读写电路150可以响应于控制逻辑170的控制而操作。

读写电路150可以包括第一至第m页缓冲器150，第一至第m页缓冲器150分别耦接至第一位线BL1至第m位线BLm。在读取操作期间，第一页缓冲器至第m页缓冲器150可以配置成通过分别检测第一位线BL1至第m位线BLm的电流确定耦接至选中字线的存储器单元(在下文中，“选中存储器单元”)的数据。读写电路150可以经由数据线DL将(从选中存储器单元读取的)数据DATA供应至数据缓冲器160。

在一个实施例中，读写电路150还可以包括行选择电路。

数据缓冲器160可以经由数据线DL耦接至读写电路150。数据缓冲器160可以响应于控制逻辑170的控制而操作。数据缓冲器160可以将从读写电路150供应的数据DATA输出至外部。

控制逻辑170可以耦接至地址解码器120、公共源极线控制器130、电压发生器140、读写电路150和数据缓冲器160。控制逻辑170可以配置成响应于命令CMD来控制地址解码器120、公共源极线控制器130、电压发生器140、读写电路150和数据缓冲器160。控制逻辑170可以将地址ADDR供应至地址解码器120。

在一个实施例中，半导体存储器件100可以是快闪存储器件。

图1图示了把一个页缓冲器提供至一个位线。然而，这仅是出于图示的目的，并且本发明不应当局限于此。在一个实施例中，把一个页缓冲器供应至每两个位线，并且可以提供切换单元以使这两个位线中的任何一个与页缓冲器电耦接。例如，半导体存储器件可以具有偶-奇配线结构。

图2是图示根据一个实施例的在图1中所示的存储器单元阵列的框图。

参见图2，存储器单元阵列110可以包括多个存储块BLK1至BLKz。存储块中的每个可以具有三维结构。每个存储块可以包括层叠在衬底上的多个存储器单元。多个存储器单元可以布置在+X方向、+Y方向和+Z方向。将参照图3和图4进一步详细地描述每个存储块的结构。

图3是图示根据一个实施例的在图2中所示的存储块的任何一个的电路图。

参见图3，第一存储块BLK1可以包括多个单元存储串CS11至CS1m和CS21至CS2m。在第一存储块BLK1中M个单元存储串可以布置在行方向(即,+X方向)上。沿着行方向布置的m个单元存储串可以分别耦接至第一位线BL1至第m位线BLm。Q(其中q是自然数)个单元存储串可以布置在列方向(即，+Y方向)上。为了简便，在图3中仅示出了沿着列方向布置的两个单元存储串。

多个单元存储串CS11至CS1m和CS21至CS2m中的每个可以为U形。多个单元存储串CS11至CS1m和CS21至CS2m中的每个可以包括层叠在存储块BLK1下部的衬底(未示出)之上的管道晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似结构。例如，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括耦接至对应行线的沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层。

每个单元存储串的源极选择晶体管SST可以耦接在公共源极线CSL和存储器单元MC1至MCp之间。源极选择晶体管SST的栅极可以共同耦接至源极选择线SSL。

每个单元存储串的第一存储器单元MC1至第n存储器单元MCn可以耦接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以经由管道晶体管PT耦接至第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以沿着+Z方向的反方向顺序布置，并且可以串联耦接在源极选择晶体管SST和管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn可以沿着+Z方向顺序层叠，并且可以串联耦接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别耦接至第一字线WL1至第n字线WLn。

每个单元存储串的管道晶体管PT的栅极可以耦接至管道线PL。

每个单元存储串的漏极选择晶体管DST可以耦接在对应的位线与存储器单元MCp+1至MCn之间。第一行中的单元存储串CS11至CS1m的漏极选择晶体管可以耦接至第一漏极选择线DSL1。第二行中的单元存储串CS21至CS2m的漏极选择晶体管DST可以耦接至第二漏极选择线DSL2。

布置在相同行(+X方向)中的单元存储串(例如，CS11至CS1m)可以经由对应漏极选择晶体管耦接至相同的漏极选择线(例如，DSL1)。布置在不同行中的单元存储串(例如CS11和CS21)可以耦接至不同的漏极选择线(DSL1和DSL2)。

图4是把图2中所示的存储块BLK1至BLKz的任何一个存储块BLK1图示为根据另一个实施例的存储块BLK1’的电路图。

参见图4，第一存储块BLK1’可以包括多个单元存储串CS11’至CS1m’和CS21’至CS2m’。在第一存储块BLK1’中M个单元存储串可以沿着行方向(即，+X方向)布置。沿着行方向布置的m个单元存储串可以分别耦接至第一位线BL1至第m位线BLm。Q个单元存储串(其中q是自然数)可以沿着列方向(即，+Y方向)布置。为了简便，在图4中仅示出了沿着列方向布置的两个单元存储串。

多个单元存储串CS11’至CS1m’和CS21’至CS2m’中的每个可以沿着+Z方向延伸。多个单元存储串CS11’至CS1m’和CS21’至CS2m’中的每个可以包括层叠在第一存储块BLK1’下部的衬底(未示出)之上的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及漏极选择晶体管DST。

每个单元存储串的源极选择晶体管SST可以共同耦接至公共源极线CSL。每个单元存储串的源极选择晶体管SST可以耦接在公共源极线CSL和存储器单元MC1至MCn之间。每个单元存储串的源极选择晶体管SST的栅极可以耦接至源极选择线SSL。

每个单元存储串的第一存储器单元MC1至第n存储器单元MCn可以串联耦接在源极选择晶体管SST和漏极选择晶体管之间。在相同层/水平处的存储器单元可以耦接至相同字线。第一存储器单元MC1至第n存储器单元MCn可以分别耦接至第一字线WL1至第n字线WLn。

每个单元存储串的漏极选择晶体管DST可以耦接在对应的位线和存储器单元MC1至MCn之间。布置在相同行(+X方向)中的单元存储串的漏极选择晶体管可以耦接至相同的漏极选择线。第一行的单元存储串CS11’至CS1m’的漏极选择晶体管DST可以耦接至第一漏极选择线DSL1。第二行的单元存储串CS21’至CS2m’的漏极选择晶体管DST可以耦接至第二漏极选择线DSL2。

结果，除了管道选择晶体管PT排除在每个单元存储串之外的事实，图4中的存储块BLK1’可以包括与图3中的存储块BLK1类似的等效电路。

在图4中，沿着行方向布置的第一至第m单元存储串CS11’至CS1m’或CS21’至CS2m’可以分别与第一位线BL1至第m位线BLm耦接。在另一个实施例中，可以替代提供第一位线BL1至第m位线BLm而提供偶位线和奇位线。沿着行方向布置的单元存储串CS11’至CS1m’或CS21’至CS2m’之中的偶编号的单元存储串可以分别耦接至偶位线，以及沿着行方向布置的单元存储串CS11’至CS1m’或CS21’至CS2m’之中的奇编号的单元存储串可以分别耦接至奇位线。

图5是图示在图1中所示的页缓冲器PB1至PBm的任何一个的框图。为了简便，在图5中，仅示出了单元存储串CS11和CS21之中的耦接至位线BL1的单元存储串CS11。也就是说，它可以描述为第一漏极选择线DSL1被选中，而第二漏极选择线DSL2未被选中的实例。

参见图5，页缓冲器PB1可以包括：具有第一晶体管TR1的第一电流通道IP1、具有第二晶体管TR2和第三晶体管TR3的第二电流通道IP2、第四晶体管TR4至第六晶体管TR6、锁存电路LAT和输入/输出电路151。在一个实施例中，第一晶体管TR1至第六晶体管TR6可以是NMOS晶体管。

第一电流通道IP1可以耦接在第一电压源VCC1和检测节点DN之间。第一电压源VCC1可以具有比第六晶体管TR6的跳变点低的低电压。包括在第一电流通道IP1中的第一晶体管TR1可以响应于第一栅极电压GV1而操作。

第二电流通道IP2可以耦接在第二电压源VCC2和检测节点DN之间。第二电压源VCC2可以具有比第六晶体管TR6的跳变点低的低电压。包括在第二电流通道IP2中的第二晶体管TR2可以耦接在第二电压源VCC2和感测节点之间，以及包括在第二电流通道IP2中的第三晶体管TR3可以耦接在感测节点SN和检测节点DN之间。第二晶体管TR2和第三晶体管TR3可以分别响应于第二栅极电压GV2和第三栅极电压GV3而操作。

第四晶体管TR4可以耦接在检测节点和位线BL1之间。第四晶体管TR4可以响应于第四栅极电压GV4而使第一电流通道IP1和第二电流通道IP2与位线BL1电耦接。

第五晶体管TR5和第六晶体管TR6可以串联耦接在锁存电路LAT和地电位之间。第五晶体管TR5可以耦接在第六晶体管TR6和锁存电路LAT之间。其栅极耦接至感测节点SN。第六晶体管TR6可以耦接在第五晶体管TR5和地电位之间，并且可以响应于选通信号STB而操作。

与图5中所示的不同，第五晶体管TR5和第六晶体管TR6可以由PMOS晶体管代替。PMOS晶体管可以耦接在锁存器LAT和电源电压之间。

锁存电路LAT可以包括两个逆变器且利用这两个逆变器来锁存数据。锁存电路LAT可以耦接在第五晶体管TR5和输入/输出电路151之间。锁存电路LAT可以根据第五晶体管TR5和第六晶体管TR6导通或截止来储存对应的数据。

输入/输出电路151可以耦接至锁存电路LAT。输入/输出电路151可以对控制逻辑170(参见图1)的控制做出响应并且将储存在锁存电路LAT中的数据输出至数据缓冲器160(参见图1)。

在读取操作期间，公共源极线控制器130(参见图1)可以经由公共源极线CSL将沟道电流提供至单元存储串CS11。

电压可以施加至源极选择线SSL和选中的漏极选择线DSL1，使得源极选择晶体管SST和漏极选择晶体管DST导通。低电压可以施加至未选中漏极选择线DSL2(参见图3)。

读取电压可以施加至选自字线WL1至WLn的字线(例如，WL2)。通过电压(高电压)可以施加至字线WL1至WLn中的未选中字线WL1和WL3至WLn。通过高电压的通过电压，耦接至未选中字线WL1和WL3至WLn的存储器单元MC1和MC3至MCn可以被接通，而与它们的阈值电压无关。通过读取电压，选中存储器单元MC2可以根据其阈值电压接通或断开。如果选中存储器单元MC2的阈值电压高于读取电压，则选中存储器单元C2可以被断开。如果选中存储器单元MC2的阈值电压低于读取电压，则选中存储器单元MC2可以被接通。根据选中存储器单元MC2是否被接通，经由公共源极线CSL提供至单元存储串CS11的沟道电流可以被传输至位线BL1。

当执行读取操作时，第一晶体管TR1至第四晶体管TR4可以被导通。因此，第一电流通道IP1和第二电流通道IP2可以使位线BL1与第一电压源VCC1和第二电压源VCC2电耦接。

页缓冲器PB1可以通过根据沟道电流被传输至位线BL1还是沟道电流被阻断来对选中存储器单元MC2的数据进行分类，把选中存储器单元MC2的数据储存在锁存电路LAT中。

位线BL1的电流可以反映为感测节点SN的电压。

当沟道电流传输至位线BL1时，感测节点SN的电压可能增加。当感测节点SN的电压高于比较电压(即，第五晶体管TR5的跳变点)时，第五晶体管TF5可以被导通。当选通信号STB被使能且第六晶体管TR6导通时，锁存电路LAT可以电耦接至地电位，并且例如可以储存逻辑值‘0’。

当沟道电流未传输至位线BL1时，感测节点SN的电压可能不增加。感测节点SN的电压可能低于比较电压。因此，第五晶体管TR5可以被截止。因此，即使当选通信号STB使能时第六晶体管TR6导通的情况下，锁存电路LAT也可以不耦接至地电位。锁存电路LAT可以储存初始数据，例如，逻辑值‘1’。

页缓冲器PB1可以检测位线BL1的电流且把储存在选中存储器单元MC2中的数据储存在锁存电路LAT中。

在一个实施例中，位线BL1可以被选择性地偏置使得位线BL1的电压与参考电压相同或比参考电压高。页缓冲器PB1可以通过将具有比比较电压低的电压电平的电压源VCC1和VCC2经由电流通道IP1和IP2电耦接至位线BL1来保持位线BL1的电压等同于或高于参考电压。参考电压可以低于第五晶体管TR5的跳变点，即，比较电压。参考电压可以比电压源VCC1和VCC2的电压低。

当位线BL1的电压等同于或低于参考电压时，也就是说，当沟道电流未被传输至位线BL1时，参考电流可以经由第一电流通道IP1和第二电流通道IP2中的至少一个被提供至位线BL1。因此，位线BL1的电压可以被保持为参考电压。

当位线BL1的电压高于参考电压时，也就是说，当沟道电流被传输至位线BL1时，沟道电流可以经由第一电流通道IP1和第二电流通道IP2中的至少一个释放。经由公共源极线CSL提供的沟道电流可以经由位线BL1至BLm分散，以及公共源极线CSL在其电流或电压电平无跳跃。

图6是图示根据一个实施例的页缓冲器PB1的读取操作的时序图。

参见图5和图6，在第一时间T1期间可以基于选中存储器单元的阈值电压将公共源极线CSL的沟道电流传输至位线BL。

公共源极线电压Vcsl可以被施加至公共源极线CSL。例如，公共源极线电压Vcsl可以是1.5V。因此，可以经由公共源极线CSL提供沟道电流。

源极选择线电压Vssl可以被施加至源极选择线SSL。因此，源极选择晶体管SST可以被导通。第一漏极选择线电压Vdsl1可以被施加至选中漏极选择线DSL1。当施加第一漏极选择线电压Vdsl1时，可以导通耦接至选中漏极选择线DSL1的漏极选择晶体管DST。例如，第一漏极选择线电压Vdsl1可以是1.5V+Vth(Vth是对应晶体管的阈值电压)。耦接至选中漏极选择线DSL1的漏极选择晶体管DST可以将沟道电流传输至位线BL1。第二漏极选择线电压Vdsl2可以被施加至未选中漏极选择线DSL2。第二漏极选择线电压Vdsl2可以低于第一漏极选择线电压Vdsl1。例如，第二漏极选择线电压Vdsl2可以是0.5V+Vth。因此，耦接至未选中漏极选择线DSL2的漏极选择晶体管DST可以不将沟道电流传输至位线BL1。

第一栅极电压GV1可以增加。第一栅极电压GV1可以配置成使第一晶体管TR1稍微导通。在一个实施例中，第一栅极电压GV1可以配置成基于检测节点DN的电压调节第一晶体管TR1可以导通多少。例如，第一栅极电压GV1可以配置为第一电压源VCC1的电压(例如，0.5V)与Vth的总和的值。当检测节点DN的电压小于第一栅极电压GV1时，可以经由第一晶体管TR1从第一电压源VCC1提供参考电流。当检测节点DN的电压高于第一栅极电压GV1时，无电流或仅少量电流可以从检测节点DN经由第一晶体管TR1释放。

第二栅极电压GV2和第三栅极电压GV3可以增加。第二栅极电压GV2和第三栅极电压GV3可以配置成使第二晶体管TR2和第三晶体管TR3完全导通。例如，第二栅极电压GV2和第三栅极电压GV3可以是2.5V+Vth。

第四栅极电压GV4可以增加。第四晶体管TR4可以被第四栅极电压GV4导通。位线BL与第一电流通道IP1和第二电流通道IP2可以电耦接。

当选中存储器单元处于擦除状态时，选中存储器单元的阈值电压可以低于施加至选中字线(例如WL2)的读取电压。选中存储器单元可以被接通，以及公共源极线CSL的沟道电流可以经由单元存储串CS11传输至位线BL1。位线BL1可以具有指定电压(例如，1.5V)。

第二晶体管TR2至第四晶体管TR4可以被导通。因此，传输至位线BL1的沟道电流可以经由第二晶体管TR2至第四晶体管TR4流至第二电压源VCC2。感测节点SN的电压可以基于沟道电流增加至第一电压V1。

当选中存储器单元处于程序状态时，选中存储器单元的阈值电压可以高于施加至选中字线的读取电压。选中存储器单元可以被断开，以及提供至公共源极线CSL的沟道电流可以被选中存储器单元阻断。也就是说，公共源极线CSL的沟道电流可以不被传输至位线BL1。

第二晶体管TR2至第四晶体管TR4可以被导通。位线BL1可以电耦接至第二电压源VCC2。位线BL1的电压可以基于沟道电流未被提供至位线BL1的事实而降低。参考电流可以从第二电压源VCC2提供至位线BL1。当位线BL1的电压低于参考电压时，参考电流可以从页缓冲器PB1提供。当提供了参考电流时，位线BL1可以保持参考电压Vr。感测节点SN可以基于参考电流来保持参考电压Vr。

由于第二电压源VCC2可以是低电压，例如0.5V，所以参考电压Vr可以低于第一电压V1。在一个实施例中，第二电压源VCC2的电压可以配置成使得参考电压Vr低于第五晶体管TR5的跳变点。因此，即使参考电压Vr高于地，第五晶体管TR5也可以不导通。

漏极选择晶体管DST与选中存储器单元(例如，MC2)和漏极选择晶体管DST之间的未选中存储器单元(例如MC3至MCn)可以被接通。因此，提供至位线BL1的参考电流可以被传输至漏极选择晶体管DST和选中存储器单元MC2之间的未选中存储器单元MC3至MCn的沟道。漏极选择晶体管DST和选中存储器单元MC2之间的未选中存储器单元MC3至MCn的沟道必然可以具有参考电压Vr。

当未选中存储器单元的沟道电压为地电位时，施加至未选中字线的高电压的通过电压和沟道电压之间的差可能相对大。结果，未选中存储器单元的阈值电压可以在无意中增加了。

当沟道电压是在该实施例中所示的参考电压Vr时，施加至未选中字线的高电压的通过电压和沟道电压之间的差可能相对小。照此，可以避免未选中存储器单元的阈值电压的无意增加。

在时间T2期间，位线BL1的电流可以反映为感测节点SN的电压。

第二栅极电压GV2可以被去激活。第二晶体管TR2可以被截止。当选中存储器单元处于擦除状态时，传输至位线BL1的沟道电流可以不被释放至第二电压源VCC2。结果，感测节点SN的电压可以增加至第二电压V2。

当选中存储器单元处于程序状态时，沟道电流可以不被传输至位线BL1。由于第二晶体管TR2截止，所以感测节点SN和检测节点DN可以断开与第二电压源VCC2的电连接。当检测节点DN的电压从参考电压Vr进一步降低时，参考电流可以从第一电压源VCC1流入。检测节点DN和感测节点SN的电压可以保持为参考电压Vr。由于第四晶体管TR4导通，所以位线BL1可以从第一电压源VCC1接收参考电流。位线BL1可以保持参考电压Vr。

当感测节点SN具有第二电压V2时，第五晶体管TR5可以被导通。当由于选通信号STB被使能所以第六晶体管TR6导通时，锁存电路LAT可以储存对应的数据。当感测节点SN具有参考电压Vr时，第五晶体管TR5可以被截止。锁存电路LAT可以保持初始数据。

图7图示了当选中存储器单元处于擦除状态时，根据图6中的实施例的页缓冲器PB1中的电流的流动。

参见图6和图7，从公共源极线CSL提供的沟道电流可以被传输至位线BL1。由于第二晶体管TR2至第四晶体管TR4在第一时间T1被导通，所以传输至位线BL1的沟道电流可以被释放至第二电压源VCC2(a)。

当在第二时间T2第二晶体管TR2截止时，位线BL1的沟道电流可以不被释放至第二电压源VCC2(b)。由于检测节点DN已变高的电压的原因，所以第一晶体管TR1的源极端子可以是第一电压源VCC1。第一晶体管TR1的栅-源电压可以是0。少量的电流可以或可以不从检测节点DN释放至第一电压源VCC1。

图8图示了当选中存储器单元处于程序状态时根据图6中的实施例的页缓冲器PB1中的电流的流动。

参见图6和图8，从公共源极线CSL提供的沟道电流可以被选中存储器单元(例如，MC2(c))阻断。在第一时间T1，第二晶体管TR2至第四晶体管TR4被导通，并且由于沟道电流未被供应至位线BL1，所以参考电流可以从第二电压源VCC2流至位线BL1。参考电压可以被传输至单元存储串CS11(d)的选中存储器单元的附近。在图8中参考电流被示为虚线。

尽管在图8中未示出，当检测节点DN和位线BL1的电压低于参考电压Vr时，第一晶体管TR1可以导通，并且参考电流可以经由第一晶体管TR1自第一电压源VCC1提供。

当第二晶体管TR2在第二时间T2截止时，参考电流可以不从第二电压源VCC2提供。由于第一晶体管TR1仍然导通，所以参考电流可以从第一电压源VCC1(e)提供至位线BL1。由于第三晶体管TR3仍然导通，所以来自第一电压源VCC1的参考电流可以被传输至感测节点SN(e)。

图9是图示当选中存储器单元处于擦除状态时存储器单元MC1至MCn的沟道电位的概念图。参见图9和图10，将把它描述为选中了第二存储器单元MC2的实例。

参见图9，选中存储器单元MC2和未选中存储器单元MC1、MC3至MCn被接通。因此，来自公共源极线CSL的沟道电流可以被传输至存储器单元MC1至MCn。存储器单元MC1至MCn的沟道可以基于沟道电流而具有第一沟道电压Vch1。例如，第一沟道电压Vch1可以与公共源极线电压Vcsl相同。

沟道电流可以通过第一电流通道IP1和第二电流通道IP2中的至少一个来释放。经由公共源极线CSL提供的沟道电流可以通过位线BL1至BLm分散，以及公共源极线CSL在其电流或电压电平可以无跳跃。

图10是图示当选中存储器单元MC2处于程序状态时存储器单元MC1至MCn的沟道电位的概念图。

参见图10，来自公共源极线CSL的沟道电流可以提供至未选中存储器单元MC1的沟道。基于沟道电流，存储器单元MC1的沟道可以具有第一沟道电压Vch1。例如，第一沟道电压Vch1可以与公共源极线电压Vcsl相同。

公共源极线CSL的沟道电流可以不被提供至选中存储器单元MC2和漏极选择晶体管DST之间的未选中存储器单元MC3至MCn的沟道。可以经由位线BL1提供参考电流。未选中存储器单元MC3至MCn的沟道可以基于参考电流具有第二沟道电压Vch2。第二沟道电压Vch2可以具有比第一沟道电压Vch1低的正电压。因此，可以有效地防止由施加至未选中字线WL3to WLn的通过电压Vpass和沟道电压之间的差引起的干扰。例如，第二沟道电压Vch2可以与参考电压相同。

第二漏极选择线电压Vdsl2(其是低电压)可以被施加至未选中漏极选择线DSL2(参见图3)。例如，0.5V+Vth可以被施加至第二漏极选择线DSL2。由于耦接至未选中漏极选择线DSL2的漏极选择晶体管DST可以被弱导通，所以参考电流可以被施加至耦接至未选中漏极选择线DSL2的单元存储串。因此，耦接至未选中漏极选择线DSL2的单元存储串的沟道电压可以保持等同于或高于参考电压。

图11是图示根据另一个实施例的页缓冲器BP1的读取操作的时序图。除了第三栅极电压GV3和感测节点SN的电压之外，图11的实施例与图6的相同。将省略任何先前给出的描述。

参见图5和图11，第三栅极电压GV3可以在第一时间T1被去激活。第三晶体管TR3可以被截止。由于第三晶体管TR3截止，所以可以断开位线BL1与感测节点SN的电连接。由于第二电压源VCC2，感测节点SN可以增加至参考电压Vr，而与选中存储器单元的数据无关。

在第二时间T2中，位线BL1的电流可以反映为感测节点SN的电压。第三栅极电压GV3可以增加，并且因此，第三晶体管TR3可以被导通。位线BL1和感测节点SN可以彼此电耦接。

当选中存储器单元处于擦除状态时，由于它接收了沟道电流，所以感测节点SN可以增加至第二电压V2。当选中存储器单元处于程序状态时，感测节点SN可以不接收沟道电流。由于感测节点SN在它电耦接至第一电压源VCC1时接收了参考电流，所以感测节点SN的电压可以保持为参考电压Vr。

图12图示了当选中存储器单元处于擦除状态时根据图11中所示的实施例的页缓冲器BP1中的电流的流动。

参见图11和图12，沟道电流可以从公共源极线CSL传输至位线BL1。在第一时间T1第三晶体管TR3可以被截止。沟道电流可以不被释放至第二电压源VCC2(f)。

当在第二时间T2中第三晶体管TR3导通而第二晶体管TR2截止时，位线BL1的沟道电流可以到达感测节点SN(g)。

图13图示了当选中存储器单元处于程序状态时根据图11中所示的实施例的页缓冲器BP1中的电流的流动。

参见图11和图13，自公共源极线CSL提供的沟道电流可以被选中存储器单元(例如MC2)阻断(h)。由于检测节点DN的电压被降低，所以第一晶体管TR1可以在第一时间T1导通。第三晶体管TR3可以被截止。参考电流可以从第一电压源VCC1流至位线BL1。参考电流可以被传输至未选中存储器单元(例如，MC3至MCn)的沟道(i)。

当在第二时间T2第三晶体管T3可能接通而第二晶体管TR2截止时，来自第一电压源VC1的参考电流可以被提供至感测节点SN(j)。

根据图11中的实施例，参考电流可以从第一电压源VCC1供应至位线BL1。

图14是图示根据另一个实施例的图1中所示的存储器单元阵列110的框图。

即使当存储器单元采用二维布置时，也可以应用该技术构思。参见图14，存储器单元阵列110可以包括多个平面存储块PBLK1至PBLKz。多个平面存储块PBLK1至PBLKz均可以包括第一单元存储串CS1至第m单元存储串CSm。第一单元存储串CS1至第m单元存储串CSm可以分别耦接至第一位线BL1至第m位线BLm。

多个单元存储串CS1至CSm中的每个可以包括源极选择晶体管SST、多个串联耦接的存储器单元M1至Mn和漏极选择晶体管DST。源极选择晶体管SST可以耦接至源极选择线SSL。第一存储器单元M1至第n存储器单元Mn可以分别耦接至第一字线WL1至第n字线WLn。漏极选择晶体管DST可以耦接至漏极选择线DSL。源极选择晶体管SST的源极侧可以耦接至公共源极线CSL。漏极选择晶体管DST的漏极侧可以耦接至对应的位线。图1中的行线RL可以包括源极选择线SSL、第一字线WL1至第n字线WLn以及漏极选择线DSL。源极选择线SSL、第一字线WL1至第n字线WLn和漏极选择线DSL可以由图1中的地址解码器120驱动。公共源极线CSL可以由图1中的公共源极线控制器130驱动。

在一个实施例中，存储器单元M1至Mn可以是非易失性存储器单元。

图15是图示包括在图1中所示的半导体存储器件100的存储***1000的框图。

参见图15，存储***1000可以包括半导体存储器件100和控制器1200。

半导体存储器件100可以与参见图1至图14描述的类似地配置和操作。在下文中，将省略重复描述。

控制器1200可以耦接至主机Host和半导体存储器件100。控制器1200可以配置成应主机Host的请求访问半导体存储器件100。例如，控制器1200可以配置成控制半导体存储器件100的读取操作、写入操作、擦除操作和后台操作。控制器1200可以配置成提供半导体存储器件100和主机Host之间的接口。控制器1200可以配置成驱动固件以控制半导体存储器件100。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。RAM 1210可以用作处理单元1220的操作内存、半导体存储器件100和主机Host之间的高速缓冲存储器以及半导体存储器件100和主机Host之间的缓冲存储器中的至少一个。处理单元1220可以控制控制器1200的所有操作。

主机接口1230可以包括用于执行主机Host和控制器1200之间的数据交换的协议。在一个实施例中，控制器1200可以配置成利用诸如下面各项之类的各种接口协议中的至少一种来与主机Host进行通信：通用串行总线(USB)协议、***组件互连-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强的小型盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、私有协议等。

存储器接口1240可以与半导体存储器件100相互配合工作。例如，存储器接口1240可以包括与非(NAND)接口或者或非(NOR)接口。

错误校正块1250可以配置成检测从半导体存储器件100接收的数据中的错误且利用错误校正码(ECC)来校正错误。

控制器1200和半导体存储器件100可以集成至一个半导体器件中。例如，控制器1200和半导体存储器件100可以集成至一个半导体器件中以构成存储卡：诸如个人计算机内存卡国际协会(PCMCIA)卡、紧凑式闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、通用快闪存储器件(UFS)等。

控制器1200和半导体存储器件100可以集成至一个半导体器件中且配置为构成了固态盘(SSD)。SSD可以包括配置成储存半导体存储器件中的数据的储存器件。如果存储***1000用作SSD，则耦接至存储***1000的主机Host的操作速度将提高。

存储***1000可以用作电子器件的的部件，其中这样的电子器件的实例包括但不限于：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航装置、黑盒子、数字照相机、三维电视、数字音频记录器、数字音频播放器、数字图象记录器、数字图象播放器、数字视频记录器、数字视频播放器、用于无线地发送和接收信息的设备，配置家庭网络、计算机网络和远程通讯网络的各种电子设备中的至少一种，RFID装置，以及配置计算***的各种部件中的至少一个。

在一个实施例中，半导体存储器件100或存储***1000可以安装为各种形式的封装体。例如，半导体存储器件100或存储***1000可以被安装在诸如下面各项之类的封装体中：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、有引线塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中的裸片、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、紧缩小型封装(SSOP)、薄型小尺寸封装(TSOP)、***级封装(SIP)、多制层封装芯片(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等。

图16是图示图15中所示的存储***1000的应用2000的实例的框图。

参见图16，存储***2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。多个半导体存储芯片可以被分为多个组。

在图16中，把多个组示出成经由第一沟道CH1至第k沟道CHk与控制器2200通信。半导体存储芯片中的每个可以配置成与参见图1描述的半导体存储器件100类似地操作。

每个组可以配置成通过一个共同沟道与控制器2200通信。控制器2200可以配置成与参见图15描述的控制器1200类似，并且可以配置成通过多个沟道CH1至CHk来控制半导体存储器件2100的多个存储器芯片。

在图16中，描述的是多个半导体存储芯片耦接至一个沟道。然而，本领域普通技术人员将理解的是，可以把存储***2000修改成使得一个半导体存储芯片可以耦接至一个沟道。

图17是图示包括参见图16描述的存储***2000的计算***3000的框图。

参见图17，计算***3000可以包括中央处理设备3100、RAM 3200、用户接口3300、电源3400、***总线3500和存储***2000。

存储***2000可以经由***总线3500电耦接至中央处理设备3100、RAM 3200、用户界面3300和电源3400。通过用户接口3300提供或者由中央处理设备3100处理的数据可以储存在存储***2000中。

在图17中，把半导体存储器件2100示出为通过控制器2200与***总线3500耦接。然而，半导体存储器件2100可以配置成与***总线3500直接耦接。控制器2200的功能可以由中央处理设备3100和RAM 3200执行。

图17示出了参见图16描述的存储***2000。然而，存储***2000可以用参见图15描述的存储***1000来代替。在一个实施例中，计算***3000可以包括参见图15和图16描述的存储***1000和存储***2000的所有存储***。

在附图和说明书中已经公开了实施例。使用的具体术语是出于说明的目的且不限制由权利要求限定的本发明的范围。因此，本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以做出各种修改和其他等价的实例。因此，本发明的独有技术保护范围由所附权利要求的技术精神限定。

通过本发明的实施例可以看出，本发明提供了下面技术方案:

技术方案1.一种半导体存储器件，包括：

单元存储串，其包括在公共源极线和位线之间串联耦接的多个存储器单元；

公共源极线控制器，其适于在读取操作期间经由所述公共源极线将沟道电流提供至所述单元存储串；以及

页缓冲器，其适于当提供了所述沟道电流时，通过检测所述位线的电流来检测储存在选自所述多个存储器单元的存储器单元中的数据，

其中，所述页缓冲器使所述位线选择性地偏置以把所述位线的电压保持为等同于或高于参考电压。

技术方案2.如技术方案1所述的半导体存储器件，其中，所述页缓冲器包括耦接至所述位线的沟道通道且当所述位线的电压低于所述参考电压时，经由所述电流通道中的至少一个将参考电流供应至所述位线。

技术方案3.如技术方案2所述的半导体存储器件，其中，当供应了所述参考电流时，所述位线的电压被保持为所述参考电压。

技术方案4.如技术方案1所述的半导体存储器件，其中，所述页缓冲器包括耦接至所述位线的电流通道且当所述位线的电压高于所述参考电压时经由所述电流通道中的至少一个释放所述位线的电流。

技术方案5.如技术方案1所述的半导体存储器件，其中，所述页缓冲器包括感测节点，以及根据所述感测节点的电压高于或低于比较电压来检测储存在所述选中存储器单元中的数据，

其中，在所述感测节点的电压中反映了所述位线的电流。

技术方案6.如技术方案5所述的半导体存储器件，其中，在所述读取操作期间，具有比所述比较电压低的电压电平的电源电耦接至所述位线，从而将所述位线的电压保持为等同于或高于所述参考电压。

技术方案7.如技术方案5所述的半导体存储器件，其中，所述参考电压低于所述比较电压。

技术方案8.如技术方案1所述的半导体存储器件，其中，所述页缓冲器当所述沟道电流被传输至所述位线时提供路径以释放所述沟道电流，以及当所述沟道电流被阻断时将参考电流提供至所述位线。

技术方案9.如技术方案8所述的半导体存储器件，其中，所述参考电压低于第一电压，以及其中，当所述沟道电流被传输至所述位线时，所述位线具有所述第一电压。

技术方案10.如技术方案9所述的半导体存储器件，其中，所述页缓冲器包括当所述沟道电流被阻断时在电源和所述位线之间提供电流通道的至少一个晶体管，以及其中，所述电源具有低于所述第一电压的第二电压。

技术方案11.如技术方案10所述的半导体存储器件，其中，在所述读取操作期间，低于所述第一电压且高于所述第二电压的栅极电压被施加至所述至少一个晶体管的栅极。

技术方案12.如技术方案10所述的半导体存储器件，其中，当由于基于所述选中存储器单元的数据阻断了所述沟道电流，所以所述位线的电压低于所述参考电压时，所述至少一个晶体管将所述参考电流从所述电源提供至所述位线。

技术方案13.一种用于读取半导体存储器件的方法，所述半导体存储器件包括串联耦接在公共源极线和位线之间的多个存储器单元，所述方法包括：

在读取操作期间，基于选自所述多个存储器单元的存储器单元的阈值电压从所述公共源极线将沟道电流选择性地传输至所述位线；

在感测节点的电压中反映所述位线的电流；以及

根据所述感测节点的电压高于或低于比较电压确定所述选中存储器单元的数据，

其中，在具有比所述比较电压低的电压电平的电源电耦接至所述位线时，使所述位线的电压保持为等同于或高于参考电压。

技术方案14.如技术方案13所述的用于读取半导体存储器件的方法，其中，所述参考电压低于所述比较电压。

技术方案15.如技术方案13所述的用于读取半导体存储器件的方法，其中，将所述沟道电流选择性地传输至所述位线包括当基于所述选中存储器单元的阈值电压阻断所述沟道电流时，将参考电流从所述电源提供至所述位线。

技术方案16.如技术方案15所述的用于读取半导体存储器件的方法，其中，当提供了所述参考电流时，将所述位线的电压保持为所述参考电压。

技术方案17.如技术方案13所述的方法，其中，将所述沟道电流选择性地传输至所述位线包括当所述沟道电流从所述公共源极线传输至所述位线时，将所述沟道电流释放至所述电源。

技术方案18.如技术方案17所述的方法，其中，当所述沟道电流被传输至所述位线时，所述感测节点的电压高于所述比较电压。

技术方案19.一种用于操作半导体存储器件的方法，所述半导体存储器件包括串联耦接在公共源极线和位线之间的多个存储器单元，所述方法包括：

基于选自所述多个存储器单元的存储器单元的阈值电压从所述公共源极线将沟道电流选择性地传输至所述位线；

在感测节点的电压中反映所述位线的电流；

根据所述感测节点的电压高于或低于比较电压来确定所述选中存储器单元的数据；以及

利用具有比所述比较电压低的电压电平的电源将所述位线的电压保持为等同于或高于参考电压。

技术方案20.如技术方案19所述的用于操作半导体存储器件的方法，其中，所述位线的电压的保持包括：

当在所述沟道电流的选择性传输中阻断了所述沟道电流时，将参考电流从所述电源提供至所述位线；以及

当在所述沟道电流的选择性传输中传输了所述沟道电流时，将所述沟道电流释放至所述电源。

Claims (19)

1.一种半导体存储器件，包括：

单元存储串，其包括在公共源极线和位线之间串联耦接的多个存储器单元；

公共源极线控制器，其适于在读取操作期间经由所述公共源极线将沟道电流提供至所述单元存储串；以及

页缓冲器，其适于当提供了所述沟道电流时，通过检测所述位线的电流来检测储存在选自所述多个存储器单元的存储器单元中的数据，

其中，当所述沟道电流从所述公共源极线控制器流向所述位线时，所述位线具有第一电压，以及

当来自所述公共源极线控制器的所述沟道电流被所述位线阻断时，所述页缓冲器在电源与所述位线之间提供电流通道，以将所述位线的电压保持为等同于或高于参考电压，所述参考电压低于所述第一电压。

2.如权利要求1所述的半导体存储器件，其中，所述页缓冲器包括耦接至所述位线的电流通道且当所述位线的电压低于所述参考电压时，经由所述电流通道中的至少一个将参考电流供应至所述位线。

3.如权利要求2所述的半导体存储器件，其中，当供应了所述参考电流时，所述位线的电压被保持为所述参考电压。

4.如权利要求1所述的半导体存储器件，其中，所述页缓冲器包括耦接至所述位线的电流通道且当所述位线的电压高于所述参考电压时经由所述电流通道中的至少一个释放所述位线的电流。

5.如权利要求1所述的半导体存储器件，其中，所述页缓冲器包括感测节点，以及根据所述感测节点的电压高于或低于比较电压来检测储存在所述选中存储器单元中的数据，

其中，在所述感测节点的电压中反映了所述位线的电流。

6.如权利要求5所述的半导体存储器件，其中，在所述读取操作期间，具有比所述比较电压低的电压电平的所述电源电耦接至所述位线，从而将所述位线的电压保持为等同于或高于所述参考电压。

7.如权利要求5所述的半导体存储器件，其中，所述参考电压低于所述比较电压。

8.如权利要求1所述的半导体存储器件，其中，当所述沟道电流流向所述位线时，所述页缓冲器提供路径以释放所述沟道电流。

9.如权利要求1所述的半导体存储器件，其中，所述页缓冲器包括当所述沟道电流被阻断时在所述电源与所述位线之间提供所述电流通道的至少一个晶体管，以及其中，所述电源具有低于所述第一电压的第二电压。

10.如权利要求9所述的半导体存储器件，其中，在所述读取操作期间，低于所述第一电压且高于所述第二电压的栅极电压被施加至所述至少一个晶体管的栅极。

11.如权利要求9所述的半导体存储器件，其中，当由于基于所述选中存储器单元的数据阻断了所述沟道电流，所以所述位线的电压低于所述参考电压时，所述至少一个晶体管将参考电流从所述电源提供至所述位线。

12.一种用于读取半导体存储器件的方法，所述半导体存储器件包括串联耦接在公共源极线和位线之间的多个存储器单元，所述方法包括：

在读取操作期间，基于选自所述多个存储器单元的存储器单元的阈值电压来使沟道电流从所述公共源极线选择性地流向所述位线；

在感测节点的电压中反映所述位线的电流；以及

根据所述感测节点的电压高于或低于比较电压确定所述选中存储器单元的数据，

其中，在具有比所述比较电压低的电压电平的电源电耦接至所述位线时，使所述位线的电压保持为等同于或高于参考电压。

13.如权利要求12所述的用于读取半导体存储器件的方法，其中，所述参考电压低于所述比较电压。

14.如权利要求12所述的用于读取半导体存储器件的方法，其中，使所述沟道电流选择性地流向所述位线包括当基于所述选中存储器单元的阈值电压阻断所述沟道电流时，将参考电流从所述电源提供至所述位线。

15.如权利要求14所述的用于读取半导体存储器件的方法，其中，当提供了所述参考电流时，将所述位线的电压保持为所述参考电压。

16.如权利要求12所述的方法，其中，使所述沟道电流选择性地流向所述位线包括当所述沟道电流从所述公共源极线流向所述位线时，将所述沟道电流释放至所述电源。

17.如权利要求16所述的方法，其中，当所述沟道电流流向所述位线时，所述感测节点的电压高于所述比较电压。

18.一种用于操作半导体存储器件的方法，所述半导体存储器件包括串联耦接在公共源极线和位线之间的多个存储器单元，所述方法包括：

基于选自所述多个存储器单元的存储器单元的阈值电压来使沟道电流从所述公共源极线选择性地流向所述位线；

在感测节点的电压中反映所述位线的电流；

根据所述感测节点的电压高于或低于比较电压来确定所述选中存储器单元的数据；以及

通过将电源电耦接到所述位线来将所述位线的电压保持为等同于或高于参考电压，所述电源具有比所述比较电压低的电压电平。

19.如权利要求18所述的用于操作半导体存储器件的方法，其中，所述位线的电压的保持包括：

当在所述沟道电流的选择性流动中所述沟道电流被阻断时，将参考电流从所述电源提供至所述位线；以及

当在所述沟道电流的选择性流动中所述沟道电流流动时，将所述沟道电流释放至所述电源。

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