CN106847932B - 一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法 - Google Patents

一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法 Download PDF

Info

Publication number
CN106847932B
CN106847932B CN201710240965.1A CN201710240965A CN106847932B CN 106847932 B CN106847932 B CN 106847932B CN 201710240965 A CN201710240965 A CN 201710240965A CN 106847932 B CN106847932 B CN 106847932B
Authority
CN
China
Prior art keywords
layer
film transistor
oxide semiconductor
thin film
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710240965.1A
Other languages
English (en)
Other versions
CN106847932A (zh
Inventor
楼均辉
吴天一
夏兴达
符鞠建
迟霄
应变
何泽尚
胡天庆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Tianma Microelectronics Co Ltd
Original Assignee
Shanghai Tianma Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Tianma Microelectronics Co Ltd filed Critical Shanghai Tianma Microelectronics Co Ltd
Priority to CN201710240965.1A priority Critical patent/CN106847932B/zh
Publication of CN106847932A publication Critical patent/CN106847932A/zh
Application granted granted Critical
Publication of CN106847932B publication Critical patent/CN106847932B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明提供了一种薄膜晶体管，包括依次设置在基板上的栅极、栅极绝缘层、氧化物半导体层、相互间隔的源极和漏极、金属氧化物层，其中金属氧化物层还与未被源极和漏极覆盖的氧化物半导体层重叠；本发明还提供了一种薄膜晶体管的制作方法，在基板上依次形成栅极、栅极绝缘层、氧化物半导体层、源极和漏极、金属层；其中金属层与未被源极和漏极覆盖的氧化物半导体层重叠；然后通过在惰性气体氛围中加热，金属层吸收氧化物半导体中的氢；再通过在含氧气体氛围中加热，将金属层氧化成绝缘体。本发明还提供包括该薄膜晶体管的阵列基板和显示装置。

Description

一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法
技术领域
本发明涉及显示领域，特别是涉及一种薄膜晶体管及其制造方法，以及包括该薄膜晶体管的阵列基板和显示装置。
背景技术
随着显示技术的飞速进步，平面显示装置也随之有了飞跃性的进步，渐渐进入人们的生活。现有技术中，平面显示器从驱动方式分为有源矩阵显示器和无源矩阵显示器。有源矩阵显示器和无源矩阵显示器的区别在于有源矩阵显示器中设置有有源元件，通常有源元件为薄膜品体管。有源矩阵显示器通过薄膜品体管控制每一像素的工作。作为薄膜晶体管的一个分支，氧化物半导体薄膜晶体管由于具有较大的迁移率、较低的关态电流以及较低的制作成本，受到越来越多的关注。
氧化物半导体薄膜晶体管的一种现有结构包括在衬底基板上依次叠置的栅极、栅极绝缘层、氧化物半导体层及源漏电极。薄膜晶体管及阵列基板的制作工艺中，在制作各个膜层(尤其，氧化物半导体层)时，避免不了使得氧化物半导体或其与其他膜层接触界面中掺入进氢的基团，如OH-，H+和吸附的氢元素等。这些基团使器件在制作过程以及工作状态中容易发生断裂。而且随着时间的推移和环境的变化OH-，H2O，H+等物质将影响器件的稳定性，使氧化物半导体的薄膜晶体管器件的阈值电压Vth发生较大的漂移，导致产品失效。
发明内容
有鉴于此，本发明提供一种薄膜晶体管，包括：基板；
栅极，设置在所述基板上；
栅极绝缘层，设置在所述栅极上；
氧化物半导体层，设置在所述栅极绝缘层上并与所述栅极重叠；
源极和漏极，设置在所述氧化物半导体层上，所述源极和所述漏极相互间隔；
金属氧化物层，设置在所述源极和所述漏极上，至少部分所述金属氧化物层与未被所述源极和所述漏极覆盖的所述氧化物半导体层重叠。
本发明还提供一种薄膜晶体管的制造方法，依次包括：
在基板上形成第一金属层，图案化所述第一金属层，形成栅极；
在所述栅极上形成栅极绝缘层；
在栅极绝缘层上形成与栅极重叠的氧化物半导体层；
在所述氧化物半导体层上形成导电层，图案化所述导电层，形成相互间隔的源极和漏极；
在所述源极和所述漏极上形成金属层，其中，至少部分所述金属层与未被所述源极和所述漏极覆盖的所述氧化物半导体层重叠；
在惰性气体氛围中加热，所述金属层吸收所述氧化物半导体中的氢；
在含氧气体氛围中加热，将所述金属层氧化成绝缘体。
本发明还提供包括该薄膜晶体管的阵列基板和显示装置。
由上述内容可知，本发明在制作工艺简单，不增加制作成本的前提下，可以降低氧化物半导体层的氢含量，还可以避免低于氢的电负性的金属材料污染到氧化物半导体层。改善氧化物半导体薄膜晶体管的阈值和稳定性，提高最终产品的良率。
附图说明
图1是本发明一种实施例提供的薄膜晶体管结构示意图；
图2到图6是本发明一种实施例提供的薄膜晶体管制作过程中的结构示意图；
图7是本发明一种实施例提供的薄膜晶体管阵列基板的局部示意图；
图8是本发明的另一种实施例提供的薄膜晶体管的结构示意图；
图9到图11是本发明的另一种实施例提供的薄膜晶体管的制作过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
由于阵列基板的制作工艺中，在制作栅极绝缘层的工艺中避免不了使得氧化物半导体或其与其他膜层接触界面中掺入进氢的基团，如OH-，H+和吸附的氢元素等。这些基团使器件在制作过程以及工作状态中容易发生断裂。而且随着时间的推移和环境的变化OH-，H2O，H+等物质将影响器件的稳定性，使氧化物半导体的薄膜晶体管器件的阈值电压Vth发生较大的漂移，导致产品失效。
有鉴于此，本发明提供一种薄膜晶体管。图1为本发明一种实施例提供的薄膜晶体管结构示意图。如图1所示，薄膜晶体管100包括基板110、设置在基板110上的栅极120、设置在栅极120上的栅极绝缘层130。
薄膜晶体管100还包括设置在栅极绝缘层130上并与栅极120重叠的氧化物半导体层140，也就是说，氧化物半导体层140向基板110上的正投影与栅极120向基板110上的正投影重叠。
导电层150设置在氧化物半导体层140上，并且导电层150包括形成薄膜晶体管100的源极151和漏极152，源极151和漏极152分别与氧化物半导体层140连接。其中，源极151和漏极152相互间隔并在间隔处至少暴露部分氧化物半导体层140。优选的，本实施例中薄膜晶体管100的源极151和漏极152相互间隔处所暴露出的部分氧化物半导体层140为氧化物半导体层140的沟道区部分，也就是说，薄膜晶体管100的源极151和漏极152分别连接在氧化物半导体层140两端的非沟道区域。
金属氧化物层160设置在源极151和漏极152上。金属氧化物层160覆盖在未被源极151和漏极152覆盖的氧化物半导体层140上并与该部分氧化物半导体层140接触，也就是说金属氧化物层160与源极151和漏极152间隔处的氧化物半导体层140的沟道区部分接触。这样，金属氧化物层160进一步将源极151和漏极152间隔开，同时使导电层150及氧化物半导体层140与其上其他导电膜层相绝缘。其中，金属氧化物层160的材料为金属氧化物，构成该金属氧化物的金属的电负性低于氢，这样，可以增强绝缘性膜层金属氧化物层160对氢的吸收能力，防止氢对器件的稳定性造成影响，使氧化物半导体的薄膜晶体管器件的阈值电压Vth发生较大的漂移，导致产品失效。优选的，金属氧化物层的材料为氧化镁、氧化铝、镁铝合金的氧化物中的至少一种。经实验发现，优选的，金属氧化物层的厚度为5nm到100nm。此外，本发明中未提到的对于现有技术中的其他膜层的描述，例如，还可以在金属氧化物上设置钝化层、平坦化层等，本发明也不再赘述。
本发明的一种实施例还提供了一种薄膜晶体管的制作方法。如图2到图6所示，图2到图6为本发明一种实施例提供的薄膜晶体管制作过程中的结构示意图。
首先如图2所示，在基板110上形成第一金属层，图案化第一金属层形成栅极120。
如图3所示，在栅极120和基板110上形成栅极绝缘层130。
如图4所示，在栅极绝缘层130上形成氧化物半导体层140，并图案化氧化物半导体层140，使图案化后的氧化物半导体层140向基板110上的正投影与栅极120向基板110上的正投影重叠。
如图5-(a)和图5-(b)所示，在氧化物半导体层140上形成导电层150，图案化导电层150形成相互间隔的源极151和漏极152。源极151和漏极152分别与氧化物半导体层140连接，并且，在源极151和漏极152相互间隔处，至少暴露部分氧化物半导体层140。本实施例优选的，使源极151和漏极152相互间隔处所暴露出的部分氧化物半导体层140为氧化物半导体层140的沟道部分。
如图6所示，在完成源极151和漏极152的制作后，在导电层150上形成金属层170。金属层170覆盖源极151和漏极152，同时还覆盖源极151和漏极152间隔处所暴露出的氧化物半导体层140并与该处的氧化物半导体层140接触，也就是说，金属层170与氧化物半导体层140的沟道区接触。
其中，金属层170采用电负性低于氢的金属材料。优选的，金属层170的材料为镁、铝、镁铝合金中的至少一种。这样，在后续的制程中，可以增强金属层170对器件(尤其，氧化物半导体层140)中的氢的吸收能力，防止含氢基团OH-，H2O，H+等物质对器件的稳定性造成影响，使氧化物半导体的薄膜晶体管器件的阈值电压Vth发生较大的漂移，导致产品失效。
完成金属层170的成膜后，在惰性气体氛围中对薄膜晶体管进行加热处理。对于金属层170，电负性越小的越容易失去电子，所以就越活泼。由于金属层170电负性低于氢的电负性，所以在金属层170与氧化物半导体层150接触时，金属层170与氧化物半导体层150的亲和力大于氢与氧化物半导体层150的亲和力，从而使氧化物半导体层150对氢的吸引转向对电负性低于氢的金属的吸引，使氢在氧化物半导体层150的活度升高，在氧化物半导体层150中的饱和浓度降低，因此，在惰性气体氛围中加热时，使氢更容易从氧化物半导体层150中释放出来，进入到到低电负性的金属层170中。这样，如图6中箭头所示，通过低于氢的电负性的金属层170将氧化物半导体层140(尤其，氧化物半导体层140的沟道区)中的氢吸走，从而减少氧化物半导体层140中的氢含量，防止氢物质对器件的稳定性造成影响。而且，通过使低于氢的电负性的金属层170直接接触氧化物半导体层140，这样在金属层170的吸氢过程中，氢的转移路径如图6中箭头所示，直接由氧化物半导体层140经过氧化物半导体层140与金属层170的接触面转移到金属层170中，从而达到更好的吸氢效果；在工艺中可以降低加热温度和加热时间，从而降低制作成本。
完成在惰性气体氛围中对薄膜晶体管进行加热处理后，再在含氧气体氛围中对薄膜晶体管进行加热处理，将低于氢的电负性的金属层170充分氧化成金属氧化物层，即金属层170被氧化成绝缘体。结合图6和图1所示，通过在含氧气体氛围中对薄膜晶体管进行加热处理，将图6中的金属层170氧化成图1中所示的金属氧化物层160。这样不仅保证源极151和漏极152之间相互绝缘，还可以使导电层150及氧化物半导体层140与其上的其他导电膜层相互绝缘。通过金属层170到金属氧化物层160的转化，将用作吸氢的导电膜层转化成用于绝缘的绝缘性膜层，实现了膜层的多功能化的同时，避免了引入新的功能性膜层对器件厚度带来的的影响。
其中，含氧的气氛可以诸如空气或者O2等。
此外，如果低于氢的电负性的金属层厚度太薄的话，成膜时膜层不能连续，不能保证每个氧化物半导体层的沟道区上方都有金属层覆盖。经试验发现，低于氢的电负性的金属层的厚度小于5nm时就很难保证金属膜层连续了。金属层的厚度太厚的话，金属层在后续氧化绝缘过程中就很难保证完全被氧化，如果不能完全氧化，该金属层还是导体，薄膜晶体管就无法关断。因此优选的，金属层的厚度为5nm到100nm。
本发明还提供一种薄膜晶体管阵列基板，如图7所示，图7为本发明一种实施例提供的薄膜晶体管阵列基板的局部示意图。薄膜晶体管阵列基板10包括基板11，设置在基板11上相交且绝缘的多条数据线21和多条扫描线22，及数据线21和扫描线22定义的多个像素单元(矩形虚线框内)；设置在像素单元内的薄膜晶体管100(圆形虚线框内)。其中薄膜晶体管100为本发明中任一实施例提供的薄膜晶体管。薄膜晶体管100的栅极(图2中栅极被其上的膜层遮挡，因此在图中未画出栅极)与扫描线22相连，控制一行薄膜晶体管100的开关。薄膜晶体管100的漏极152与数据线21相连，源极151与像素电极30相连。当薄膜晶体管100导通时，数据线21上的信号由漏极152传递到源极151上，加到像素电极30对应的液晶分子上，从而控制液晶分子的扭转。
本实施例中，优选的，薄膜晶体管的漏极与数据线连接，源极与像素电极连接。不同的，在本发明的其他实施例中，薄膜晶体管的漏极可与像素电极连接，源极可与数据线连接相连。
本发明提供的阵列基板不局限于用在液晶显示面板中，如TN型阵列基板、FFS型阵列基板、IPS阵列基板、或VA型阵列基板，还可以是有机发光显示中的阵列基板。可根据需要将本发明其他实施例中提供的薄膜晶体管用作开关薄膜晶体管、驱动薄膜晶体管或补偿电路中的薄膜晶体管。
本发明另一实施例提供了一种薄膜晶体管。图8为本发明另一实施例提供的薄膜晶体管结构示意图。如图8所示，薄膜晶体管200包括基板210；设置在基板210上的栅极220；设置在栅极220上的栅极绝缘层230；设置在栅极绝缘层230上并与栅极220重叠的氧化物半导体层240。其中，本实施例与图1所示的实施例的其他相同之处在此不再赘述。
不同的，本实施例提供的薄膜晶体管200还包括刻蚀阻挡层250。刻蚀阻挡层250设置在氧化物半导体层240上，优选的，刻蚀阻挡层250覆盖氧化物半导体层240的沟道部分。
导电层260设置在氧化物半导体层240和刻蚀阻挡层250上。导电层260包括形成薄膜晶体管200的源极261和漏极262。薄膜晶体管200的源极261和漏极262分别与刻蚀阻挡层250所暴露出的氧化物半导体层240连接，也就是说，薄膜晶体管200的源极261和漏极262分别连接在氧化物半导体层240两端的非沟道区域。其中，源极261和漏极262相互间隔并在间隔处至少暴露部分刻蚀阻挡层250。优选的，源极261和漏极262相互间隔处所暴露出的刻蚀阻挡层250向氧化物半导体层240的正投影落入氧化物半导体层240的沟道区。
金属氧化物层270设置在导电层260上。金属氧化物层270还覆盖在未被导电层260的源极261和漏极262覆盖的刻蚀阻挡层250上并与该部分刻蚀阻挡层250接触。其中，金属氧化物层270的材料为的金属氧化物，构成该金属氧化物的金属的电负性低于氢，这样，可以增强绝缘性膜层金属氧化物层270对氢的吸收能力，防止氢对器件的稳定性造成影响，使氧化物半导体的薄膜晶体管器件的阈值电压Vth发生较大的漂移。
图9到图11为本发明的另一实施例提供的一种薄膜晶体管的制作过程中的结构示意图。在基板210上形成第一金属层，图案化第一金属层形成栅极220；在栅极220和基板210上形成栅极绝缘层230；在栅极绝缘层230上形成氧化物半导体层240，并图案化氧化物半导体层240，使图案化后的氧化物半导体层240向基板210上的正投影与栅极220向基板210上的正投影重叠。
其中，本实施例所提供的薄膜晶体管的制作方法中，与其他实施例提供的制程步骤中的其他相同之处不再赘述。
不同的，如图9所示，在制作完图案化的氧化物半导体层240后，在氧化物半导体层240上形成一层刻蚀阻挡层250，并对刻蚀阻挡层250进行图案化处理，使刻蚀阻挡层250覆盖氧化物半导体层240的沟道部分。刻蚀阻挡层通常致密度低，影响薄膜晶体管阈值电压稳定的氢较容易穿过刻蚀阻挡层到达薄膜晶体管外部；同时，由于刻蚀阻挡层对氧化物半导体层的保护，可以避免叠加在氧化物半导体层上的其它膜层材料污染到氧化物半导体层。优选的，刻蚀阻挡层为低温成膜的SiO2，通常低温成膜的SiO2致密度较低，有利于在后续去氢的制程中氢向外部扩散。当然本发明中的刻蚀阻挡层的材料和制作方式并不局限于此。如图10-(a)所示在氧化物半导体层240和刻蚀阻挡层250上形成导电层260。然后如图10-(b)所示，图案化导电层260，形成薄膜晶体管的源极261和漏极262，源极261和漏极262分别与刻蚀阻挡层250暴露出的氧化物半导体层240连接。其中，源极261和漏极262相互间隔并在间隔处至少暴露部分刻蚀阻挡层250。优选的，源极261和漏极262相互间隔处所暴露出的刻蚀阻挡层250向氧化物半导体层240的正投影落入氧化物半导体层240的沟道区。
如图11所示，完成源极261和漏极152的制作后，在导电层260上形成金属层280。金属层280覆盖源极261和漏极262，同时金属层280还覆盖源极261和漏极262的间隔处所暴露出的刻蚀阻挡层250并与该处的刻蚀阻挡层250接触，也就是说，金属层280与刻蚀阻挡层250接触的部分向氧化物半导体层240的正投影落入氧化物半导体层240的沟道区。其中，金属层270采用电负性低于氢的金属材料。这样，在后续的制程中，可以增强金属层170对器件(尤其，氧化物半导体层240)中的氢的吸收能力，防止含氢物质对器件的稳定性造成影响，使氧化物半导体的薄膜晶体管器件的阈值电压Vth发生较大的漂移，导致产品失效。经实验发现，优选的，金属氧化物层的厚度为5nm到100nm。
完成金属层280的成膜后，在惰性气体氛围中对薄膜晶体管进行加热处理。由于金属层280的金属材料的电负性低于氢，所以使氧化物半导体层150对氢的吸引转向对电负性低于氢的金属的吸引，可以促进氧化物半导体层240中氢的活性，使氢在氧化物半导体层240的活度升高，在氧化物半导体层240中的饱和浓度降低，因此，在惰性气体氛围中加热时使氢更容易从氧化物半导体层240中释放出来，进入到到低电负性的金属层280中。因此通过金属层280将氧化物半导体层240中的氢吸走，从而减少氧化物半导体层240中的氢含量，防止氢物质对器件的稳定性造成影响。
虽然在金属层280与氧化物半导体层240之间设置了一层刻蚀阻挡层250，但是刻蚀阻挡层250通常致密度低(如，低温成膜的SiO2)，这样，如图11中箭头所示为氢的移动路径，氧化物半导体层240(尤其，氧化物半导体层240的沟道区)中的氢依然较容易通过刻蚀阻挡层250被转移到金属层280中。同时，由于刻蚀阻挡层250间隔在金属层280与氧化物半导体层240之间，对氧化物半导体层240起到了很好的保护作用，可以避免低于氢的电负性的金属材料进入到氧化物半导体层240中，防止在加热过程中氧化物半导体层240受到污染，进一步保证了薄膜晶体管的稳定性。
完成在惰性气体氛围中对薄膜晶体管进行加热处理后，再在含氧气体氛围中对薄膜晶体管进行加热处理，将低于氢的电负性的金属层280充分氧化成绝缘的金属氧化物层。结合图11和图8所示，通过在含氧气体氛围中对薄膜晶体管进行加热处理，将图11中的金属层280氧化成图8中所示的金属氧化物层270。这样不仅保证源极261和漏极262之间相互绝缘，还可以使导电层260及氧化物半导体层240与其上的其他导电膜层相互绝缘。通过金属层280到金属氧化物层260的转化，将用作吸氢的导电膜层转化成用于绝缘的绝缘性膜层，实现了膜层的多种功能化的同时，避免了引入功能性膜层对器件厚度带来的的影响。
本发明提供的各实施例中的薄膜晶体管及阵列基板的制作方法除了金属氧化物绝缘层的制作方法之外，其他结构膜层均可以采用现有技术中常用的工艺方法即可。各导电膜层可根据不同的器件结构和工艺要求选择相应制作方式，例如：栅极可采用Mo，Mo-Al-Mo合金、Cu及其相关合金制作而成；氧化物半导体的制作可采用现在广为使用的铟镓锌氧化物(IGZO)、铟镓锡氧化物(IGTO)、铟锌氧化物(IZO)以及与其相关的不同比例的配合物等材料通过溅射沉积以及溶液法等方法制得；在图案化制程中可根据不同的器件结构和工艺要求选择相应的刻蚀方式，可采用干刻、湿刻、光刻等。此外，本发明中未提到的对于现有技术中的其他膜层的描述，例如，还可以在金属氧化物上设置钝化层、平坦化层等，本发明也不再赘述。
另外，本发明还提供一种显示装置，包括上述的阵列基板。该显示装置包括但不限于液晶面板、OLED面板、液晶显示器、液晶电视、液晶显示屏、平板电脑等电子显示设备。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (11)

1.一种薄膜晶体管，其特征在于，包括：
基板；
栅极，设置在所述基板上；
栅极绝缘层，设置在所述栅极上；
氧化物半导体层，设置在所述栅极绝缘层上并与所述栅极重叠；
源极和漏极，设置在所述氧化物半导体层上，所述源极和所述漏极相互间隔；
金属氧化物层，设置在所述源极和所述漏极上，至少部分所述金属氧化物层与未被所述源极和所述漏极覆盖的所述氧化物半导体层重叠，其中，所述金属氧化物层的材料为金属氧化物，构成所述金属氧化物的金属的电负性低于氢。
2.如权利要求1所述的薄膜晶体管，其特征在于，还包括刻蚀阻挡层，设置在所述氧化物半导体层上，其中，至少部分所述金属氧化物层覆盖所述源极和所述漏极间隔处暴露出的所述刻蚀阻挡层。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述金属氧化物层为氧化镁、氧化铝、镁铝合金的氧化物中的至少一种。
4.如权利要求1所述的薄膜晶体管，其特征在于，所述金属氧化物层的厚度为5nm到100nm。
5.一种薄膜晶体管阵列基板，包括权利要求1到4中的任一项所述的薄膜晶体管。
6.一种显示装置，包括权利要求1到4中的任一项所述的薄膜晶体管。
7.一种薄膜晶体管的制造方法，依次包括：
在基板上形成第一金属层，图案化所述第一金属层，形成栅极；
在所述栅极上形成栅极绝缘层；
在栅极绝缘层上形成与栅极重叠的氧化物半导体层；
在所述氧化物半导体层上形成导电层，图案化所述导电层，形成相互间隔的源极和漏极；
在所述源极和所述漏极上形成金属层，其中，至少部分所述金属层与未被所述源极和所述漏极覆盖的所述氧化物半导体层重叠；
在惰性气体氛围中加热，所述金属层吸收所述氧化物半导体中的氢；
在含氧气体氛围中加热，将所述金属层氧化成绝缘体。
8.如权利要求7所述的薄膜晶体管的制造方法，其特征在于，所述金属层材料为电负性低于氢的金属材料。
9.如权利要求7所述的薄膜晶体管的制造方法，其特征在于，所述金属层材料为镁、铝、镁铝合金中的至少一种。
10.如权利要求7所述的薄膜晶体管的制造方法，其特征在于，所述金属层的厚度为5nm到100nm。
11.如权利要求7到10中任一项所述的薄膜晶体管的制造方法，其特征在于，还包括在形成氧化物半导体后，在所述氧化物半导体层上形成刻蚀阻挡层，至少部分所述金属层覆盖所述源极和所述漏极间隔处暴露出的所述刻蚀阻挡层。
CN201710240965.1A 2017-04-13 2017-04-13 一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法 Active CN106847932B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710240965.1A CN106847932B (zh) 2017-04-13 2017-04-13 一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710240965.1A CN106847932B (zh) 2017-04-13 2017-04-13 一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法

Publications (2)

Publication Number Publication Date
CN106847932A CN106847932A (zh) 2017-06-13
CN106847932B true CN106847932B (zh) 2019-10-22

Family

ID=59146762

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710240965.1A Active CN106847932B (zh) 2017-04-13 2017-04-13 一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法

Country Status (1)

Country Link
CN (1) CN106847932B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598041A (zh) * 2018-05-09 2018-09-28 深圳市华星光电技术有限公司 Tft阵列基板的制作方法
CN108987283A (zh) * 2018-06-22 2018-12-11 中山大学 一种镓锡氧化物半导体薄膜晶体管及其制备方法和应用
CN109244274A (zh) * 2018-07-17 2019-01-18 深圳市华星光电半导体显示技术有限公司 有机发光显示面板
CN109148477B (zh) * 2018-07-20 2020-10-30 深圳市华星光电半导体显示技术有限公司 Tft阵列基板及显示面板
CN109192739B (zh) 2018-09-17 2020-12-18 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
CN111799281A (zh) * 2020-08-12 2020-10-20 成都中电熊猫显示科技有限公司 金属氧化物阵列基板的制造方法、阵列基板及显示面板
CN114089569A (zh) * 2021-11-03 2022-02-25 Tcl华星光电技术有限公司 一种显示面板
CN114171603A (zh) * 2021-12-08 2022-03-11 深圳市华星光电半导体显示技术有限公司 驱动基板及其制备方法、显示面板
CN114695394A (zh) * 2022-03-29 2022-07-01 广州华星光电半导体显示技术有限公司 阵列基板和显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102171833A (zh) * 2008-10-08 2011-08-31 索尼公司 薄膜晶体管和显示器件
CN103000628A (zh) * 2012-12-14 2013-03-27 京东方科技集团股份有限公司 显示装置、阵列基板及其制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011048925A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102171833A (zh) * 2008-10-08 2011-08-31 索尼公司 薄膜晶体管和显示器件
CN103000628A (zh) * 2012-12-14 2013-03-27 京东方科技集团股份有限公司 显示装置、阵列基板及其制作方法

Also Published As

Publication number Publication date
CN106847932A (zh) 2017-06-13

Similar Documents

Publication Publication Date Title
CN106847932B (zh) 一种薄膜晶体管、阵列基板、显示装置及薄膜晶体管制造方法
CN106910750A (zh) 一种阵列基板、显示面板以及阵列基板的制作方法
CN109216374A (zh) 显示装置及其制造方法
CN105280717B (zh) Tft及其制作方法、阵列基板及显示装置
CN108598089B (zh) Tft基板的制作方法及tft基板
CN104716196B (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
KR101985246B1 (ko) 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법
CN104576658B (zh) 一种阵列基板及其制作方法及显示器
CN108666218A (zh) 薄膜晶体管和显示基板及其制作方法、显示装置
CN103872060B (zh) 阵列基板及其制造方法
CN108257977A (zh) 显示背板及其制作方法、显示面板和显示装置
CN109148482A (zh) 显示背板及其制备方法、显示装置
CN206834178U (zh) 一种阵列基板、显示面板以及显示装置
CN104681629A (zh) 薄膜晶体管、阵列基板及其各自的制备方法、显示装置
CN103700707A (zh) 薄膜晶体管、阵列基板及其制备方法、显示装置
US20170077271A1 (en) Array substrate for liquid crystal display device and method of manufacturing the same
CN103794633B (zh) 一种阵列基板及其制作方法、显示装置
CN103489921A (zh) 一种薄膜晶体管及其制造方法、阵列基板及显示装置
CN106876481B (zh) 一种氧化物薄膜晶体管及其制造方法、阵列基板、显示装置
WO2016101341A1 (zh) 具有触控功能的显示面板及其制造方法和复合电极
CN104659107B (zh) 薄膜晶体管、显示面板以及其制造方法
CN106601754A (zh) 一种薄膜晶体管阵列基板及其制备方法、显示装置
CN108346620A (zh) 阵列基板及其制作方法、显示装置
CN103915451A (zh) 一种阵列基板及其制造方法、显示装置
CN104538453A (zh) 薄膜晶体管、阵列基板及其制造方法和显示器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant