CN106796893B - 半导体装置的制造方法和半导体装置 - Google Patents

半导体装置的制造方法和半导体装置 Download PDF

Info

Publication number
CN106796893B
CN106796893B CN201580046732.7A CN201580046732A CN106796893B CN 106796893 B CN106796893 B CN 106796893B CN 201580046732 A CN201580046732 A CN 201580046732A CN 106796893 B CN106796893 B CN 106796893B
Authority
CN
China
Prior art keywords
semiconductor
semiconductor chip
semiconductor device
manufacturing
attached
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580046732.7A
Other languages
English (en)
Other versions
CN106796893A (zh
Inventor
森弘就
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Bakelite Co Ltd
Original Assignee
Sumitomo Bakelite Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Bakelite Co Ltd filed Critical Sumitomo Bakelite Co Ltd
Publication of CN106796893A publication Critical patent/CN106796893A/zh
Application granted granted Critical
Publication of CN106796893B publication Critical patent/CN106796893B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供一种半导体装置的制造方法，该半导体装置的制造方法包括：准备工序，准备主面形成有电路的半导体晶片；贴附工序，将半导体晶片贴附于粘接层；第一分割工序，通过沿切割区域对贴附于粘接层的状态的半导体晶片进行分割，而获得多个半导体芯片；密封工序，在将多个半导体芯片的主面贴附于粘接层的状态下，将多个半导体芯片一起密封，由此在半导体芯片的侧面之间的间隙和半导体芯片的背面上形成包含半导体密封树脂组合物的密封材料层；和第二分割工序，通过对形成在半导体芯片的侧面之间的间隙的密封材料层进行分割，而获得在侧面和背面形成有密封材料层的多个上述半导体芯片。

Description

半导体装置的制造方法和半导体装置
技术领域
本发明涉及一种半导体装置的制造方法和半导体装置。
背景技术
在目前的半导体装置的制造工艺中，利用密封树脂将单片化的半导体芯片个别地进行密封。作为这种技术，例如有专利文献1所记载的技术。在该文献中，记载了利用筒夹拾取半导体芯片并安装在基板后，使用半导体密封用环氧树脂并利用传递模塑法将半导体芯片个别地密封(专利文献1)。
专利文献2中记载了从半导体晶片将芯片单片化的技术。具体而言，通过半切割，在半导体晶片的主面形成槽。通过对背面进行研磨，将包含半导体的芯片单片化。单片化的芯片在表面露出基底半导体的状态下被拾取后进行芯片焊接。
现有技术文献
专利文献
专利文献1：日本特开平9-107046号公报
专利文献2：日本特开2011-210927号公报
发明内容
发明所要解决的课题
然而，在上述文献记载的半导体封装体的制造工艺中，由于将各半导体芯片个别地进行密封，在生产率方面具有改善的余地。
并且，发明人进行研究后得知，当利用筒夹拾取芯片时，会产生芯片破裂(碎裂)。即上述文献所记载的技术在可靠性方面具有改善的余地。
用于解决课题的方法
本发明人进一步研究后发现，当拾取半导体芯片时，通过保护半导体芯片的表面能够抑制碎裂。根据这种见解进而深入研究后发现，通过将多个半导体芯片一起密封并且对相邻芯片之间进行分割，能够获得侧面和背面(与电路形成面相反的一侧)被密封材料层覆盖的半导体芯片。而且，发现对该半导体芯片进行操作时的碎裂得到抑制，从而完成本发明。
根据本发明，提供一种半导体装置的制造方法，其包括：准备工序，准备主面形成有电路的半导体晶片；贴附工序，将上述半导体晶片贴附于粘接层；第一分割工序，通过沿着切割区域对贴附于上述粘接层的状态的上述半导体晶片进行分割而获得多个半导体芯片；密封工序，在多个上述半导体芯片的上述主面贴附于上述粘接层的状态下，将多个上述半导体芯片一起密封，由此在上述半导体芯片的侧面之间的间隙和上述半导体芯片的背面上形成包含半导体密封树脂组合物的密封材料层；和第二分割工序，对形成在上述半导体芯片的上述侧面之间的间隙的上述密封材料层进行分割，而获得在上述侧面和上述背面形成有上述密封材料层的多个上述半导体芯片。
并且，根据本发明，提供一种半导体装置的制造方法，其包括：准备结构体的工序，该结构体具备粘接部件和贴附于上述粘接部件的粘接面的多个半导体芯片，多个上述半导体芯片相互隔着规定间隔而配置，并且多个上述半导体芯片的电路形成面贴附于上述粘接部件的上述粘接面；使处于流动状态的半导体密封用树脂组合物与多个上述半导体芯片进行接触，在上述间隔填充上述半导体密封用树脂组合物，并且利用上述半导体密封用树脂组合物覆盖上述半导体芯片的与电路形成面相反的一侧的面和侧面而进行密封的工序；和使上述半导体密封用树脂组合物固化的工序。
并且，根据本发明，提供一种半导体装置，其具备：主面形成有电路的半导体芯片；形成在上述主面的凸块；和覆盖上述半导体芯片的侧面和与上述主面相反的一侧的背面的密封材料层。
发明效果
根据本发明，能够提供一种可靠性和生产率优异的半导体装置的制造方法，并且能够提供一种在可靠性方面得到改善的半导体装置。
附图说明
通过以下所述的优选实施方式和与之附带的以下附图进一步明确上述目的和其他目的、特征和优点。
图1为表示本实施方式所涉及的半导体装置的一例的剖面图。
图2为表示本实施方式所涉及的半导体装置的一例的剖面图。
图3为用于说明本实施方式所涉及的半导体装置的制造方法的一例的工序剖面图。
图4为用于说明本实施方式所涉及的半导体装置的制造方法的一例的工序剖面图。
图5为用于说明本实施方式所涉及的半导体装置的制造方法的一例的工序剖面图。
图6为本实施方式所涉及的制造方法中在使相邻的半导体芯片间的间隔扩大时可使用的扩展装置的结构例。
图7为本实施方式所涉及的制造方法中在使相邻的半导体芯片间的间隔扩大时可使用的扩展装置的结构例。
图8为表示本实施方式所涉及的半导体装置的一例的剖面图。
图9为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
图10为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
图11为表示本实施方式所涉及的半导体装置的制造方法中的半导体晶片的切割区域的俯视概念图。
图12为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
图13为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
具体实施方式
以下，利用附图对本发明的实施方式进行说明。另外，所有附图中，对相同的构成要件标注相同的符号，并适当省略说明。
＜第一实施方式＞
对本实施方式所涉及的半导体装置的制造方法进行说明。
本实施方式的半导体装置8的制造方法包括：准备结构体7的工序，该结构体7具备粘接部件10或30(粘接层)和贴附于粘接部件10或30的粘接面的多个半导体芯片5，多个半导体芯片5相互隔着规定间隔而配置，并且多个半导体芯片5的电路形成面贴附于粘接部件10或30的粘接面；使处于流动状态的半导体密封用树脂组合物49与多个半导体芯片5进行接触，在相邻的半导体芯片5之间的间隔填充半导体密封用树脂组合物49，并利用半导体密封用树脂组合物49覆盖半导体芯片5的与电路形成面相反的一侧的面和侧面而进行密封的工序；和使半导体密封用树脂组合物49固化的工序。
本实施方式的半导体装置的制造方法中，能够获得以下的半导体装置8，该半导体装置8能够在利用半导体密封用树脂组合物的固化体(密封材料层40)覆盖并保护半导体芯片5的与电路形成面(主面3)相反的一侧的面(背面4)和侧面9的状态下利用筒夹进行拾取。由此，能够在利用筒夹等操作装置进行拾取时防止操作装置直接接触半导体芯片5，或者能够通过半导体密封用树脂组合物的固化体(密封材料层40)缓和筒夹等操作装置接触时对半导体芯片5施加的冲击。因此，能够预先防止因利用筒夹等操作装置拾取半导体芯片5时施加的冲击而导致半导体芯片5破损(碎裂)。因此，能够实现具有可靠性优异的结构的半导体装置。
在此，关于专利文献2所记载的单片化的半导体芯片，其侧面和背面(与形成有凸块的面相反的一侧的面)未受到保护，为露出基底半导体材料的状态。根据本发明人的研究可判明，若在该表面露出的状态下实施拾取或搬送等操作，则该半导体芯片产生碎裂的可能性高。
相对于此，在本实施方式的制造工艺中，能够在半导体芯片5的侧面9和背面4(与主面3相反的一侧的面)形成有密封材料层40的状态下操作半导体芯片5。由此，能够抑制拾取或搬送时产生的碎裂。因此，根据本实施方式的半导体装置的制造方法，与现有的制造工艺相比，能够获得可靠性优异的半导体装置8。
并且，根据本实施方式的半导体装置8的制造方法，能够在单片化后将多个半导体芯片5一起进行树脂密封。因此，能够提高半导体装置8的生产率。
因此，在本实施方式中，可以实现能够兼顾可靠性和生产率的半导体装置的制造方法。
以下，对半导体装置的制造方法的各工序进行说明。
图3～图5为用于说明本实施方式所涉及的半导体装置8的制造方法的一例的工序剖面图。
图3(a)为表示本实施方式所涉及的半导体晶片1的一例的图。图3(b)为表示在电路形成面贴附有保护膜10的半导体晶片1的图。图3(c)为表示对与电路形成面相反的一侧的面进行研磨而成的半导体晶片1的图。图3(d)为表示在与电路形成面相反的一侧的面贴附有切割膜20的半导体晶片1的图。图3(e)为表示将保护膜10从电路形成面剥离后的、单片化前的半导体晶片1的图。
图4(a)为用于说明获得半导体芯片5的工序的图。图4(b)为用于说明设置间隔的工序的图。图4(c)为用于说明利用转印部件30覆盖电路形成面的图。图4(d)为用于说明剥离切割膜20的工序的图。图4(e)和图4(f)为用于说明利用半导体密封用树脂组合物49进行密封的工序的图。图5(a)为表示剥离脱模膜50的工序的图。图5(b)为表示将半导体装置8单片化的工序的图。图5(c)为表示剥离转印部件30的工序的图。
如上述图3～图5所示，本实施方式的半导体装置的制造方法由半导体晶片级工艺来实施。即，本实施方式的半导体装置的制造方法可以包括：准备工序，准备主面3形成有电路的半导体晶片1；贴附工序，将半导体晶片1贴附于粘接层(保护膜10)；第一分割工序，沿切割区域对在贴附于粘接层(切割膜20)的状态的半导体晶片1进行分割，而获得多个半导体芯片5；密封工序，在多个半导体芯片5的主面3贴附于粘接层(转印部件30)的状态下，将多个半导体芯片5一起密封，由此在半导体芯片5的侧面9间的间隙12和半导体芯片5的背面4上形成包含半导体密封树脂组合物49的密封材料层40；和第二分割工序，通过对形成在半导体芯片5的侧面9的间隙12的密封材料层40进行分割，而获得在侧面9和背面4形成有密封材料层40的多个半导体芯片(半导体装置8)。
在本实施方式中，半导体晶片1，例如可以利用在硅基板上形成有单层或多层配线层的晶片。在半导体晶片1中，将形成有配线层一侧的面称为电路形成面(主面3)而进行说明。
在本实施方式中，作为上述粘接层，可以使用多个同种或异种的粘接层。例如，作为粘接层，出于各种操作的目的，也可以使用保护膜10、切割膜20、转印部件30等。粘接部件(保护膜10或转印部件30)可以为粘接胶带单体，也可以为在支承基材上形成有粘接层的部件。保护膜10能够保护半导体晶片1免受冲击。转印部件30能够在维持半导体芯片5的配置的状态下使相对粘接层的粘接面从主面3变更为背面4或从背面4变更为主面3，即可变更为相反的一侧。
另外，对在本实施方式所涉及的制造方法的各工序中使用的切割膜20、转印部件30、保护膜10和脱模膜50的详细内容在后面进行叙述。
首先，对以下工序进行说明，即该工序中，在半导体晶片1的与电路形成面相反的一侧的面贴附切割膜20的状态下，将半导体晶片1单片化，而获得在贴附于切割膜20的状态下的多个半导体芯片5的工序。
首先，准备主面3形成有电路的半导体晶片1。如图3(a)所示，准备在整个电路形成面(主面3)形成有多个外部连接用凸块(焊料凸块2)的半导体晶片1。在本实施方式中，所谓晶片，在俯视观察下可为圆形形状，也可以为矩形形状。该晶片是指薄层的板形状，只要至少具有切出多个芯片程度的面积，则无特别限定。
接着，将半导体晶片1贴附于粘接层(保护膜10)。如图3(b)所示，为了保护所准备的半导体晶片1的电路形成面(主面3)，对该电路形成面贴附保护膜10，利用保护膜10覆盖该电路形成面的整个面。由此，能够防止对半导体晶片1的与电路形成面相反的一侧的面进行研磨时因对电路形成面施加冲击而导致搭载在该电路形成面的电子零件等破损。
接着，如图3(c)所示，去除贴附有保护膜10的半导体晶片1的与电路形成面(主面3)相反的一侧的面(背面4)。由此使半导体晶片1的膜厚变薄。例如，可以利用化学机械研磨(CMP)等对半导体晶片1的背面4进行研磨。具体而言，将在贴附有保护膜10的状态下的半导体晶片1固定在研磨装置上，研磨与电路形成面相反的一侧的面，从而使该半导体晶片1的厚度变成规定厚度。
本实施方式中，使膜厚变薄的工序之后的半导体晶片1的膜厚的上限值，例如可以设为300μm以下，也可以设为200μm以下。由此，能够实现所获得的半导体装置的薄层化。另一方面，该膜厚的下限值并无特别限定，例如可以设为100μm以上，也可以设为150μm以上。由此，能够充分获得半导体晶片1和半导体芯片5的机械强度。
近年来，对搭载半导体装置的电子设备的小型化和轻量化等的需求正在提高。以满足这种要求为目的进行半导体晶片的薄层化。在近年来对半导体晶片薄层化的工艺中，上述因利用筒夹等操作装置进行拾取时施加的冲击而导致半导体芯片破损的问题有更明显化的倾向。
然而，根据本实施方式的制造工艺，即使在使用上述薄层化的半导体晶片1的情况下，也可以充分抑制因利用筒夹等操作装置进行拾取时施加的冲击而导致半导体芯片破损。如上所述，其原因在于能够在半导体芯片5的侧面9和背面4(与主面3相反的一侧的面)形成有密封材料层40的状态下操作半导体芯片5。
另外，本实施方式所涉及的制造方法中，如上所述，在贴附有保护膜10的状态下，对半导体晶片1的与电路形成面(主面3)相反的一侧的面(背面4)进行研磨，因此能够有效地防止因研磨时产生的应力而导致搭载在半导体晶片1的电路形成面的电子零件等破损。
接着，如图3(d)所示，在保护膜10贴附于电路形成面的状态下，将切割膜20贴附于研磨而获得的半导体晶片1的与电路形成面(主面3)相反的一侧的面(背面4)。
接着，如图3(e)所示，从半导体晶片1剥离保护膜10。而且，使半导体晶片1的主面3露出。此时，保护膜10优选在降低该保护膜10与半导体晶片1之间的密合性后从半导体晶片1剥离。具体而言，可以举出以下方法：通过对保护膜10与半导体晶片1的粘接部位进行例如紫外线照射或热处理，而使形成该粘接部位的保护膜10的粘接层劣化，由此降低密合性。
接着，对半导体晶片的分割工序(第一分割工序)进行说明。
在本实施方式的第一分割工序中，通过沿切割区域对贴附于粘接层(切割膜20)的状态的半导体芯片5进行分割，而获得多个半导体芯片5。
图11为表示在俯视观察下半导体晶片1的切割区域的俯视概念图。该俯视概念图虽然与实际工艺不同，但可以作为理解切割区域的目的而使用。图11的半导体晶片1具有圆形形状。关于切割区域，第一切割线13位于与第二切割线14正交的方向。沿这些切割线能够进行切割。另外，由第一切割线13与第二切割线14所划分的区域为成为半导体芯片的半导体芯片区15。通过缩小切割区域的宽度，能够增加有效芯片数。图11中的L1指切割宽度。
具体而言，将在图3(e)所示的与电路形成面相反的一侧的面(背面4)贴附切割膜20的状态的半导体晶片1单片化，制作图4(a)所示的贴附有切割膜20的状态的多个半导体芯片5。半导体晶片1的单片化(分割)可以使用切割刀片、激光等。
关于图4(a)所示的半导体芯片5，相邻的半导体芯片5彼此相互分离地配置在切割膜20上。在半导体芯片5的侧面9之间形成有间隙11。在剖面观察下，该间隙11的横宽对应于切割宽度L1。
另外，将半导体晶片1单片化时，需要使切割膜20不被切断而能够保持贴附有所获得的多个半导体芯片5的状态。切割膜20也可以从与半导体芯片5的粘接面朝向内部，形成沿着切割区域的切口。该切口并未将切割膜20从上表面贯通至下表面，例如可以为膜厚的1/2深度，也可以为1/3深度。通过该切口，切割膜20在接着的半导体芯片5之间的扩展工序中能够顺利地扩展。由此，能够使半导体芯片5的间隙更均等地扩大。
接着，对扩展半导体芯片的侧面彼此的间隙的扩展工序进行说明。
本实施方式中，将半导体晶片1分割为多个半导体芯片5之后，也可以追加实施扩展相邻的半导体芯片5彼此的间隔的工序。
具体而言，如图4(b)所示，使切割膜20在半导体芯片5的面内方向扩展，以使相邻的半导体芯片5之间的间隔扩大至规定间隔。由此，在剖面观察下，扩展工序之后的间隙12的宽度(扩展宽度L2)能够变得大于扩展工序前的间隙11的宽度(L1)。
例如，相邻的半导体芯片5之间的间隔优选为等间隔。即，关于在矩形形状的半导体芯片5中相邻的半导体芯片5之间的间隔，将与半导体芯片5的一边平行的方向设为第一方向、与上述第一方向正交的方向设为第二方向时，可以仅在第一方向上等间隔地扩展，也可以仅在第二方向上等间隔地扩展，优选在第一方向和第二方向两个方向上等间隔地扩展。因此，在使相邻的半导体芯片5之间的间隔扩大时，优选使上述相邻的半导体芯片5之间的间隔在切割膜20面内方向各向同性地扩展。
在此，如上所述，本实施方式所涉及的制造方法为使切割膜20在半导体芯片5的电路形成面的面内方向扩展。因此，切割膜20优选拉伸性优异的结构。
上述扩展工序中，切割膜20可以在被加热的状态下进行。由此，容易使切割膜20扩展。加热温度并无特别限定，但优选遍及切割膜20整体，其温度分布的不匀少。
上述第一分割工序中，也可以在分割半导体晶片1并且在切割膜20(粘接层)上形成上述切口之后实施上述扩展工序。利用该切口容易使切割膜20扩展，因此能够减少对半导体芯片5之间的间隙11的宽度(切割宽度L1)扩展后的间隔12的宽度(扩展宽度L2)的不匀。在此，扩展宽度L2大于切割宽度L1。扩展宽度L2的上限值并无特别限定，例如优选大于切割宽度与侧面9上的密封材料层40的膜厚的合计宽度。
如上所述，本实施方式中的上述第一分割工序可以包括：通过在将半导体晶片1的背面4贴附于前粘接层的状态下，对半导体晶片1进行分割，而获得多个半导体芯片5的工序；和扩大相邻的半导体芯片5之间的间隔(间隙11)的扩展工序。由此，能够在扩大半导体芯片5之间的间隔的状态下实施密封工序。
在本实施方式中，使相邻的半导体芯片5之间的间隔扩大至规定间隔时，使用公知的切割装置扩展切割膜20即可。
在此，在使相邻的半导体芯片5之间的间隔扩大时，例如也可以使用以下的扩展装置。
图6和图7为使相邻的半导体芯片5之间的间隔扩大时可以使用的扩展装置的结构例。图6为表示使相邻的半导体芯片5之间的间隔扩大之前的状态的图。图6(a)为侧面剖面图，图6(b)为俯视图。图7为表示使相邻的半导体芯片5之间的间隔扩大后的状态的图。图7(a)为侧面剖面图，图7(b)为俯视图。
图6和图7的装置具备：环状框体100，其将贴附于被单片化而获得的多个半导体芯片5的切割膜20的周围夹紧；扩展台140，其配置在框体100内侧的切割膜20的下方，通过向上方移动而使切割膜20扩展；和加热部130，其设置在扩展台140，且对该扩展台140进行加热，并且扩展台140被分割成其中央部110和其周边部120，加热部130设置在扩展台140的中央部110的与切割膜20的接触面不同的面。
另外，在扩展台140上的贴附切割膜20的状态的多个半导体芯片5的配置区域，优选温度均匀。由此，能够在该切割膜20的面内方向均匀地控制切割膜20的扩展性。
另外，图6和图7的装置能够通过利用加热部130对扩展台140进行加热而使切割膜20的扩展性提高。
由此，图6和图7的装置能够一边对扩展台140的中央部110和周边部120进行加热一边使扩展台140向上方移动。由此，能够使切割膜20的面内方向的扩展性均匀地提高，并且使扩展台140向上方移动。因此，如图7所示，能够以相邻的半导体芯片5之间的间隔成为等间隔的方式使切割膜20均匀地扩展。
接着，对半导体芯片的一起密封工序进行说明。
在第一实施方式中，在半导体晶片1的背面4贴附切割膜20的状态下实施分割工序和扩展工序。在以下的一起密封工序中，为了实施对半导体芯片5的背面上也进行密封的工序，优选预先使背面4露出。将这些一系列操作称为转印工序。另外，在使半导体晶片1的背面4露出的状态下实施分割工序等的情况下，无需上述转印工序，能够实现制造工艺的简化。
首先，对上述转印工序进行说明。
在本实施方式中，通过转印工序能够在维持半导体芯片5的配置状态下，将半导体芯片5的粘接面变更为相反的一侧。具体而言，如图4(c)所示，在背面4贴附有切割膜20的状态下，以横跨多个半导体芯片5的整个电路形成面(主面3)的方式贴附转印部件30。此时，转印部件30可以以覆盖焊料凸块2的整个表面和半导体芯片5的整个电路形成面的方式贴附，也可以以该转印部件30与半导体芯片5的电路形成面不接触的方式，以仅覆盖焊料凸块2的表面的一部分的方式贴附(参考图9(a))。本实施方式所涉及的制造方法中，通过控制转印部件30的贴附程度(焊料凸块2的埋入深度)，能够在使用下述半导体密封用树脂组合物49进行密封的工序中对树脂密封的区域进行调整。
接着，如图4(d)所示，将切割膜20从半导体芯片5剥离。由此，在贴附切割膜20的状态下贴附转印部件30，之后将该切割膜20剥离，由此能够不变动形成在各半导体芯片5之间的间隙的间隔而将转印部件30贴附于半导体芯片5。另外，切割膜20优选在降低该切割膜20与半导体芯片5之间的密合性后从半导体芯片5剥离。具体而言，可以举出以下方法：通过对切割膜20与半导体芯片5的粘接部位进行例如紫外线照射或热处理，而使形成该粘接部位的切割膜20的粘接层劣化，由此降低密合性。
另外，转印部件30并无特别限定，例如，优选以下构成，即兼具能够耐受用于固化下述半导体密封用树脂组合物49而施加的热的程度的耐热性和固定在该转印部件30上的半导体芯片5不会脱离的程度的粘接性。转印部件30可以为粘接性胶带单体，也可以为对由金属或塑料等形成的板状部件贴附粘接性胶带而赋予刚性的部件。另外，本实施方式中，例如使用在包含42合金的金属的板状部件贴附粘接性胶带而成的转印部件。
通过直到现在为止的工序，获得图4(d)所示的结构体7。该结构体7具备以下结构，即，该结构体7具有粘接部件(转印部件30)和贴附于粘接部件(转印部件30)的粘接面的多个半导体芯片5，多个半导体芯片5相互隔着规定间隔而配置，且多个半导体芯片5的电路形成面(主面3)贴附于粘接部件(转印部件30)的粘接面。即，作为准备本实施方式的结构体7的工序，可以包括：在半导体晶片1的与电路形成面相反的一侧的面(背面4)贴附切割膜20的状态下，将半导体晶片1单片化，获得贴附于切割膜20的状态的多个半导体芯片5的工序；使在切割膜20中贴附有多个半导体芯片5的区域在膜面内方向扩展，从而使相邻的半导体芯片5之间的间隔(间隙11)扩大至规定间隔的工序；以多个半导体芯片5的电路形成面(主面3)与粘接部件(转印部件30)的粘接面接触的方式贴附粘接部件的工序；和在多个半导体芯片5贴附于粘接部件的粘接面的状态下，将切割膜20从半导体芯片5剥离的工序。
接着，在多个半导体晶片5的主面3贴附于粘接层(转印部件30)的状态下将多个半导体晶片一起密封。具体而言，如图4(e)所示，在支承基材上准备液态的半导体密封用树脂组合物49。例如，在脱模膜50(支承基材)上配置通过熔融而处于流动状态的半导体密封用树脂组合物49。即，将脱模膜50上处于流动状态的半导体密封用树脂组合物49与主面3粘接在转印部件30的多个半导体芯片5的背面4相对配置。
接着，如图4(f)所示，将处于流动状态的半导体密封用树脂组合物49压接在多个半导体芯片5的与电路形成面相反的一侧的面(背面4)。然后，能够通过加热处理使半导体密封用树脂组合物49固化而形成密封材料层40。由此，能够在相邻的半导体芯片5之间的间隔(间隙12)填充密封材料层40。进而，可以利用密封材料层40以覆盖半导体芯片5的与电路形成面相反的一侧的面(背面4)和侧面9的方式进行密封。例如，也可以利用密封材料层40填充形成在相邻的半导体芯片5之间的间隔，并且以焊料凸块2的整体或一部分露出的方式，将半导体芯片5的顶面和侧面用密封材料层40进行密封。另外，也可以在多个半导体芯片5中位于外周的半导体芯片5的侧面9的外侧面形成密封材料层40。
在本实施方式中，当利用筒夹拾取所制作的半导体芯片5时，能够利用半导体密封用树脂组合物的固化体(密封材料层40)保护由该筒夹所吸附的部位。由此，能够在以半导体密封用树脂组合物49的固化体覆盖并保护半导体芯片5的与电路形成面相反的一侧的面和侧面的状态下，利用筒夹等操作装置拾取所获得的半导体芯片5。因此，根据本实施方式所涉及的制造方法，能够预先防止因利用筒夹等操作装置拾取半导体芯片5时施加的冲击而导致该半导体芯片5破损的可能性。
在此，所谓处于流动状态的半导体密封用树脂组合物49，可以为处于熔融状态的热固性树脂组合物，可以为液态树脂组合物，也可以为成型为膜状或片状的树脂组合物处于软化状态的树脂组合物。作为半导体密封用树脂组合物49的配置方法，可以叠层配置包含半导体密封用树脂组合物的膜，也可以通过灌封来配置包含半导体密封用树脂组合物的膏。
在此，关于密封半导体芯片的工序，列举使用固态颗粒状树脂组合物作为半导体密封用树脂组合物的情况作为例子，进行详细说明。
使用半导体密封用树脂组合物49密封半导体芯片5的方法并无特别限定，可以举出：传递模塑法、压缩成型法、注射成型法、层压法等，优选为被固定的半导体芯片5不易产生位置偏移的压缩成型法。另外，进行压缩成型而密封半导体芯片5时，也可以使用粉粒状树脂组合物进行树脂密封。另外，关于半导体密封用树脂组合物49的详细内容在下文叙述。
具体而言，在压缩成型模具的上模与下模之间设置收容有颗粒状树脂组合物的树脂材料供给容器。接着，利用夹紧、吸附之类的固定方法将贴附有粘接层(转印部件30)的半导体芯片5固定在压缩成型模具的上模与下模中的一方。以下，列举以与电路形成面相反的一侧的面与树脂材料供给容器相对的方式将半导体芯片5固定在压缩成型模具的上模的情况作为例子，进行说明。
接着，在减压下，一边缩小模具的上模与下模的间隔，一边通过构成树脂材料供给容器底面的挡板等的树脂材料供给机构，将称量的颗粒状树脂组合物供给至下模所具备的下模模腔内。在该模具模腔内，需要预先静置脱模膜50。由此，颗粒状树脂组合物在下模模腔内被加热至规定温度，其结果，能够在脱模膜50上准备熔融状态的半导体密封用树脂组合物49。接着，通过使模具的上模与下模结合，而对固定在上模的半导体芯片5按压熔融状态的半导体密封用树脂组合物49。由此，能够利用熔融状态的半导体密封用树脂组合物49填埋形成在相邻的半导体芯片5之间的间隔，并且能够利用半导体密封用树脂组合物49覆盖半导体芯片5的顶面和侧面。然后，一边保持使模具的上模与下模结合的状态，一边使半导体密封用树脂组合物49固化。
在此，在进行压缩成型时，优选一边使模具内成为减压状态，一边进行树脂密封，更优选成为真空条件。由此，能够对形成在相邻的半导体芯片5之间的间隔不留未填充部分而良好地填充半导体密封用树脂组合物49。
压缩成型时的成型温度并无特别限定，优选50～200℃，尤其优选80～180℃。另外，成型压力并无特别限定，优选0.5～12MPa，尤其优选1～10MPa。而且，成型时间优选30秒～15分钟，尤其优选1～10分钟。通过将成型温度、压力、时间设定为上述范围，能够防止产生未填充熔融状态的半导体密封用树脂组合物49的部分和半导体芯片5发生位置偏移的两种情况。
接着，通过对形成于半导体芯片5的侧面9的间隙12的密封材料层40进行分割(第二分割工序)，能够获得在侧面9和背面4形成有密封材料层40的多个半导体芯片5。
具体而言，如图5(a)所示，首先，剥离配置在密封层40的背面(面41)的脱模膜50。
接着，如图5(b)所示，对位于半导体芯片5的间隙12的密封材料层40进行分割。将第二分割工序的分割宽度设定为L3。通过调整第二分割宽度L3能够控制残留在侧面9的密封材料层40的膜厚。
具体而言，例如，在将转印部件30贴附于半导体芯片5的状态下，将填充在间隔12的半导体密封用树脂组合物49的固化体(密封材料层40)切断，从而单片化成被密封材料层40密封的多个半导体芯片5。此时，转印部件30可以与密封材料层40一并被切断，也可以不切断而保持横跨多个半导体芯片5而贴附的状态，从提高半导体装置8的生产率的观点考虑，在将半导体芯片5单片化时，优选设为不切断转印部件30而能够保持横跨半导体芯片5而贴附的状态。另外，上述半导体芯片5的单片化可以使用切割刀片、激光等。
接着，如图5(c)所示，将转印部件30从半导体装置8剥离。由此，能够制作本实施方式所涉及的半导体装置8。另外，转印部件30优选在降低该转印部件30与半导体装置8之间的密合性后从该半导体芯片5剥离。具体而言，可以举出以下方法：通过对转印部件30与半导体芯片5的粘接部位进行例如紫外线照射或热处理，使形成该粘接部位的转印部件30的粘接层劣化，由此降低密合性。
另外，所获得的半导体装置8也可以根据需要安装在基板上。另外，当将所制作的半导体装置安装于基板时，可以使用倒装焊接机或芯片焊接机等公知装置。
根据以上情况，能够通过本实施方式的半导体装置的制造方法获得半导体装置8。
根据本实施方式所涉及的制造方法，能够获得以下的半导体芯片5，该半导体芯片5能够在利用半导体密封用树脂组合物的固化体(密封材料层40)覆盖并保护半导体芯片5的与电路形成面相反的一侧的面和侧面的状态下，利用筒夹等操作装置进行拾取。由此，能够防止筒夹等操作装置直接与半导体芯片5接触，并且能够通过半导体密封用树脂组合物的固化体(密封材料层40)缓和利用筒夹等操作装置进行拾取时对半导体芯片5施加的冲击。因此，根据本实施方式所涉及的制造方法，能够预先防止因利用筒夹等操作装置进行拾取时施加的冲击而导致半导体芯片5破损的可能性。即，根据本实施方式所涉及的制造方法，能够缓和因利用筒夹等操作装置进行吸附并拾取时对半导体芯片5施加的冲击所带来的影响。因此，根据本实施方式所涉及的制造方法，与现有的制造方法相比，能够制造可靠性优异的半导体装置8。另外，根据本实施方式所涉及的制造方法，能够在单片化后不配置在基板上而将所获得的多个半导体芯片5一起进行树脂密封。因此，与现有的制造方法相比，能够使生产效率飞跃性地提高。另外，在将利用本实施方式所涉及的制造方法获得的半导体装置8安装在基板时，由于密封材料层40与基板为分离的结构，因此也能够抑制密封材料层40与基板之间产生的密合不良，能够进一步提高可靠性。
在本实施方式中，保护膜10在对半导体晶片1的与电路形成面相反的一侧的面进行研磨时用于保护该半导体晶片1的电路形成面，但如在第三实施方式中后述的那样，也具有本实施方式中将半导体晶片1单片化时使用的切割膜20的功能和本实施方式中覆盖半导体芯片5的与电路形成面相反的一侧的面和侧面而进行密封时使用的转印部件30的功能。因此，从生产效率的观点考虑，后述第三实施方式所涉及的制造方法更优异，根据本实施方式所涉及的制造方法，在各制造工序中使用不同的粘接部件10和30，因此也具有为了维持该粘接部件10和30的强度等而可分开使用等的优点。即根据本实施方式所涉及的制造方法，能够精度良好地制作可靠性优异的半导体装置。
对本实施方式所涉及的半导体装置进行说明。
图1和图2为表示本实施方式所涉及的半导体装置8的一例的剖面图。
如图1和图2所示，本实施方式所涉及的半导体装置8具备：半导体芯片5；焊料凸块2，其设置在半导体芯片5的下表面(主面3)；和密封材料层40，其覆盖半导体芯片5的顶面和侧面中的至少一部分，焊料凸块2的整体或一部分露出。
具体而言，图1所示的半导体装置8具备：半导体芯片5，主面3形成有电路；密封材料层40，其覆盖半导体芯片5的整个侧面9和整个背面4；和凸块(焊料凸块2)，在俯视观察下，在半导体芯片5的周围形成有密封材料层40，而凸块仅形成在半导体芯片5的主面3区域上。
本实施方式所涉及的半导体装置8具备半导体芯片5的顶面(背面4)和侧面9中的至少一部分被密封材料层40覆盖的半导体芯片5。由此，在制造半导体装置8时，即便利用筒夹拾取半导体芯片5，也能够预先防止该半导体芯片5破损。因此，通过本实施方式所涉及的制造工艺所获得的半导体装置8与现有的半导体装置相比，可靠性优异。
如图1所示，半导体芯片5的下表面(主面3)整体露出。换言之，半导体芯片5的主面3整体未被密封材料层40覆盖。即半导体芯片5的主面3可以与密封材料层40的与顶面(面41)相反的一侧的面45形成同一面。在此，所谓同一面是指能够容许转印部件30的表面粗糙度等工艺上不可避免的微凹凸的大致同一面。即，图1的半导体装置8中，焊料凸块2的整体具有未被密封材料层40覆盖而露出的结构。
另一方面，在图2的半导体装置8中，半导体芯片5的下表面(主面3)的一部分与焊料凸块2的一部分被密封材料层40覆盖。换言之，半导体芯片5的主面3中，比外周部的配置有焊料凸块2的区域更靠内侧的区域未被密封材料层40覆盖而露出。焊料凸块2具有一部分从半导体芯片5的主面3侧朝向相反的一侧被密封材料层40覆盖，但剩余的前端部露出的结构。
图1和图2的半导体装置8均能够实现安装在基板上时密封材料层40与基板不接触而两者分离的结构。即，在本实施方式中，密封材料层40可以具有不密封至安装半导体芯片5的安装基板的结构。
根据本实施方式所涉及的半导体装置8，当将该半导体装置8安装在基板上时，与基板接合在密封材料的现有的半导体装置的结构不同。即，能够实现密封材料层40与安装基板不接触的两者分离的结构。其结果能够提供比现有的半导体装置小型化的半导体装置8。另外，由于半导体装置8的结构与基板接合在密封材料的现有的半导体装置的结构不同，因此也可以不经由内插板而直接安装于母板。而且，由于半导体装置8能够实现密封材料层40与基板不接触而两者分离的结构，因此能够解决现有的半导体装置中产生的基板与密封材料的界面密合不良的问题。因此，与现有的半导体装置相比，能够实现在可靠性方面也优异的半导体装置8。而且，由于半导体装置8具备利用半导体密封用树脂组合物的固化体(密封材料层40)覆盖并保护半导体芯片5的与电路形成面相反的一侧的面和侧面的状态的结构，因此与现有的半导体装置相比，在耐碎裂性方面也优异。
另外，本实施方式所涉及的半导体装置8由于焊料凸块2的整体或一部分露出，因此操作性优异，能够用于各种工艺。具体而言，本实施方式所涉及的半导体装置8能够安装于母板、内插板和引线框架等各种基板。
＜第二实施方式＞
对第二实施方式的半导体装置的制造方法进行说明。
图9为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
第二实施方式中有所不同的方面为，在第一实施方式的转印工序(图4(c))中，使转印部件30埋入半导体芯片5上的焊料凸块2的一部分且不与半导体芯片5的主面3面接触。
具体而言，如图9(a)所示，将转印部件30以覆盖焊料凸块2的一部分且不与半导体芯片5的电路形成面接触的方式贴附于半导体芯片5。在这种结构状态下，将半导体芯片5一起密封。
在本实施方式中，液体状态的半导体密封用树脂组合物49除了填充在半导体芯片5的与电路形成面相反的一侧的面(背面4)和侧面9，还填充在半导体芯片5的电路形成面(主面3)。由此，能够以利用密封材料层40覆盖至半导体芯片5的侧面9、背面4和主面3的方式进行一起密封。根据第二实施方式，也能够获得与第一实施方式相同的效果，尤其能够进一步抑制操作时的碎裂。
图8为表示本实施方式所涉及的半导体装置8的一例的剖面图。
图8所示的半导体装置8在半导体芯片5的下表面(主面3)整体被密封材料层40覆盖的方面与第一实施方式不同。另外，凸块(焊料凸块2)的前端部的一部分具有从密封材料层40突出的结构，且露出。
关于图8所示的半导体装置8，也与第一实施方式同样地，半导体芯片5的顶面和侧面中的至少一部分被密封材料层40覆盖。因此，关于图8所示的半导体装置8，也与第一实施方式同样地，能够解决现有的半导体装置中产生的因利用筒夹拾取半导体芯片时施加的冲击而导致半导体芯片破损的问题。因此，本实施方式所涉及的半导体装置8与现有的半导体装置相比，能够成为可靠性方面优异的半导体装置。
而且，关于图8所示的半导体装置8，也与第一实施方式同样地，由于焊料凸块2的一部分露出，因此在将该半导体装置8安装在基板上时，能够实现密封材料层40与基板不接触而两者分离的结构。
＜第三实施方式＞
对第三实施方式的半导体装置的制造方法进行说明。
图10为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
本实施方式所涉及的制造方法可以不经过第一实施方式的转印工序而简化。即，能够在半导体芯片5的主面3贴附有粘接层(保护膜10)的状态下实施第一分割工序和一起密封工序。具体而言，准备具备保护膜10和贴附于该保护膜10的粘接面的状态的多个半导体芯片5的结构体7，能够在维持保护膜10贴附于多个半导体芯片5的状态而直接密封半导体芯片5。
另外，实施方式中准备结构体7的工序包括：在以半导体晶片1的电路形成面(主面3)与粘接部件(保护膜10)的粘接面接触的方式贴附粘接部件的状态下，将半导体晶片1单片化，获得贴附于粘接部件的状态的多个半导体芯片5的工序；和使粘接部件中的贴附有多个半导体芯片5的区域在膜面内方向扩展，而使相邻的半导体芯片5之间的间隔扩大至规定间隔。
以下，对上述工序进行说明。
如图10(a)所示，将在主面3贴附有保护膜10的状态的半导体晶片1单片化，而制作贴附有保护膜10的状态的多个半导体芯片5。另外，在将半导体晶片1单片化时，使保护膜10不被切断，由此能够保持贴附有所获得的多个半导体芯片5的状态。
接着，如图10(b)所示，例如也可以使保护膜10在半导体芯片5的面内方向扩展，而使相邻的半导体芯片5之间的间隔扩大至规定间隔。另外，也可以使半导体芯片5之间的间隔在粘接部件(保护膜10)的面内方向各向同性地扩展。
接着，如图10(c)和(d)所示，使处于流动状态的半导体密封用树脂组合物49与多个半导体芯片5的与电路形成面相反的一侧的面进行接触，在相邻的半导体芯片5之间的间隔填充半导体密封用树脂组合物49，并且利用半导体密封用树脂组合物49覆盖半导体芯片5的与电路形成面相反的一侧的面和侧面而进行密封。
通过以上方法，能够获得具备与第一实施方式相同结构的半导体装置8。另外，根据本实施方式，也能够获得与第一实施方式相同的效果。而且，根据本实施方式的制造方法，能够简化半导体装置8的制造工序，因此与现有的制造方法相比，能够使生产效率进一步飞跃性地提高。
＜第四实施方式＞
对第四实施方式的半导体装置的制造方法进行说明。
图12为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
在第四实施方式中，能够实施使第二分割工序中的分割宽度L3比第一分割工序中的分割宽度L1窄的切割宽度窄小工序。即，在第四实施方式中，在减小分割宽度这方面与第一实施方式等其他实施方式不同。
首先，如图12(a)所示，将半导体晶片1的主面3贴附于保护膜10(粘接层)。接着，如图12(b)所示，从半导体晶片1的背面4侧进行切割。在剖面观察下，将通过第一次切割形成的间隙11的宽度设为分割宽度L1。之后，如图12(c)所示，在半导体晶片1的主面3贴附于保护膜10的状态下将多个半导体芯片5一起密封。由此，在半导体芯片5的侧面9和背面4上形成密封材料层40。另外，在半导体芯片5的侧面9的间隙11填充有密封材料层40。
接着，如图12(d)所示，沿切割区域对位于相邻的半导体芯片5彼此之间的间隙11的密封材料层40进行切割。在剖面观察下，将由第二次切割形成的间隙的宽度设为分割宽度L3。此后，能够通过剥离保护膜10而获得本实施方式的半导体装置8。
在本实施方式中，作为切割方法，可以使用刀片切割或激光切割。另外，作为变更切割宽度的方法，例如可以使用减小刀片宽度，或减小激光的照射直径，或将切割方法从刀片变更为激光，或减少刀片的刃数的方法等。
通过减小切割宽度，能够调整残留在半导体芯片5的侧面9上的密封材料层40的膜厚的厚度。由此，能够使半导体芯片5的侧面9上的密封材料层40的膜厚充分变厚。因此，能够抑制操作时的碎裂，能够实现提高半导体装置的可靠性的结构。另外，为了增加半导体晶片1的有效芯片数，可以在缩小分割宽度L1的状态下也缩小分割宽度L3。由此，能够提高有效芯片数并且提高上述可靠性。
在本实施方式中，分割宽度L1的下限值例如可以设为50μm以上，也可以设为60μm以上。由此，容易在半导体芯片5之间填充半导体密封用树脂组合物。分割宽度L1的上限值例如可以设为150μm以下，也可以设为100μm以下。由此，能够增加半导体晶片1的有效芯片数。
在本实施方式中，作为分割宽度L3，只要小于上述分割宽度L1，则无特别限定。分割宽度L3的下限值例如可以设为10μm以上，也可以设为20μm以上。由此，能够提高切割的控制性。分割宽度L3的上限值例如可以设为50μm以下，也可以设为40μm以下。由此，能够确保半导体芯片5的侧面9上的密封材料层40的膜厚。因此，在第四实施方式中，能够充分获得与第一实施方式相同的效果。
＜第五实施方式＞
对第五实施方式的半导体装置的制造方法进行说明。
图13为用于说明本实施方式所涉及的半导体装置的制造方法的一例的图。
在第五实施方式中，在密封工序之后包括在半导体晶片1的主面3上形成外部连接用的凸块(焊料凸块2)的工序，这一点与第一实施方式不同。即，在第一实施方式中，在形成凸块后，实施第一分割工序和一起密封工序，但是在第五实施方式中，在实施第一分割工序和一起密封工序之后，形成凸块。之后，实施第二分割工序。由此，不仅可以在半导体芯片5的主面3形成配线层和凸块，而且也可以在比该区域更靠外侧形成配线层和凸块。
以下，对各工序进行说明。
首先，如图13(a)所示，准备在主面3形成有电路的半导体晶片1。另外，成为在主面3上未形成(未图示的配线层)和焊料凸块2的状态的结构。接着，例如在半导体晶片1的主面3贴附保护膜10。
接着，如图13(b)所示，实施上述第一分割工序和一起密封工序。也可以实施扩展工序。
之后，如图13(c)所示，剥离保护膜10。此时，多个半导体芯片5的主面3和密封材料层40的与顶面(面41)相反的一侧的面45露出。这些主面3和面45可以形成同一平面。
接着，在这些半导体芯片5的主面3上和密封材料层40的面45上形成未图示的配线层和焊料凸块2。焊料凸块2不仅可以形成在主面3上，而且也可以形成在密封材料层40的面45上。由此，能够扩大半导体芯片5的间距宽度。之后，通过实施上述第二分割工序而进行单片化。通过以上方法，能够获得图14(d)所示的半导体装置8。
对本实施方式中所使用的各部件的详细内容进行说明。
以下，对本实施方式所涉及的半导体密封用树脂组合物49、切割膜20、转印部件30、保护膜10和脱模膜50的构成进行说明。
＜半导体密封用树脂组合物＞
以下，对半导体密封用树脂组合物为颗粒状的树脂组合物的方式进行详细说明，但并不限定于此。
本实施方式所涉及的半导体密封用树脂组合物优选含有环氧树脂作为其构成材料。作为环氧树脂，例如为在1分子内具有2个以上环氧基的单体、低聚物、聚合物全部，环氧树脂的分子量和分子结构并无特别限定。具体而言，可以举出：联苯型环氧树脂、双酚A型环氧树脂、双酚F型环氧树脂、茋型环氧树脂、对苯二酚型环氧树脂等结晶性环氧树脂；甲酚酚醛清漆型环氧树脂、苯酚酚醛清漆型环氧树脂、萘酚酚醛清漆型环氧树脂等酚醛清漆型环氧树脂；含亚苯基骨架的苯酚芳烷基型环氧树脂、含亚联苯基骨架的苯酚芳烷基型环氧树脂、含亚苯基骨架的萘酚芳烷基型环氧树脂等酚芳烷基型环氧树脂；三苯酚甲烷型环氧树脂、烷基改性三苯酚甲烷型环氧树脂等三官能型环氧树脂；二环戊二烯改性苯酚型环氧树脂、萜烯改性苯酚型环氧树脂等改性苯酚型环氧树脂；含三嗪核的环氧树脂等含杂环的环氧树脂等，可以使用这些中的一种或组合两种以上使用。
另外，作为获得颗粒状的树脂组合物的方法，并无特别限定，例如可以举出以下方法：将熔融混炼的树脂组合物供应给具有由多个小孔的圆筒状外周部与圆盘状底面所构成的转子的内侧，利用使转子旋转而获得的离心力，使该树脂组合物通过小孔而获得(以下也称为“离心制粉法”。)；利用混合机将各原料成分进行预混合后，利用辊、捏合机或挤出机等混炼机进行加热混炼后，经过冷却、粉碎工序而成为粉碎物，使用筛对该粉碎物进行粗粒和微粉的去除而获得(以下也称为“粉碎筛分法”。)；利用混合机将各原料成分进行预混合后，使用在螺杆前端部设置配置有多个小孔的模嘴的挤出机进行加热混炼，并且对从配置在模嘴的小孔呈股线状挤出的熔融树脂，利用与模嘴面大致平行地滑动旋转的切割器进行切断而获得(以下也称为“热切割法”。)等。任一方法均能通过选择混炼条件、离心条件、筛分条件、切断条件等而获得所需的粒度分布或颗粒密度。作为尤其优选的制法，为离心制粉法，由此获得的颗粒状的树脂组合物能够稳定地表现出所需的粒度分布或颗粒密度，因此在搬送路径上的搬送性或防止粘固方面为优选。另外，离心制粉法能够使粒子表面在一定程度上变得平滑，因此也不存在粒子彼此粘连或与搬送路面的摩擦阻力变大的情况，在防止向搬送路径的供给口的桥接(堵塞)和防止搬送路径上的滞留的方面也为优选。另外，离心制粉法在熔融状态下使用离心力而形成，因此成为粒子内包含一定程度的空隙的状态，能够使颗粒密度在一定程度上降低，因此对压缩成型时的搬送性有利。
另一方面，粉碎筛分法需要对通过筛分产生的大量微粉和粗粒的处理方法进行研究，但筛分装置等因为在半导体密封用树脂组合物的现有制造生产线中使用，因此能够直接使用现有的制造生产线，在该方面为优选。另外，关于粉碎筛分法，因为粉碎前将熔融树脂片材化时的片材厚度的选择、粉碎时的粉碎条件或筛网的选择、筛分时的筛的选择等用于表现本发明的粒度分布的能够独立控制的因素较多，因此用于调整为所需粒度分布的方法的选项较多，在该方面为优选。另外，热切割法也能够在例如在挤出机的前端附加热切割机构的程度上直接利用现有的制造生产线，在该方面为优选。
＜切割膜＞
本实施方式所涉及的切割膜20是在对半导体晶片1进行单片化时，能够未被切断而保持贴附于所获得的半导体芯片5的状态的膜。该切割膜20，只要能够粘接在半导体晶片1，且与半导体芯片5的位置偏移小，则无特别限定。作为切割膜20，例如可以具有在支承膜上叠层有粘接剂层的多层叠层结构。另外，切割膜20也可以具有通过加热或照射紫外线而使粘接力较小地变化的功能。由此，能够提高从被粘接体(半导体芯片5)的剥离性。
支承膜的构成材料并无特别限定，例如可以含有选自聚乙烯、聚丙烯、乙烯-丙烯共聚物、聚烯烃、聚丁烯、聚丁二烯、聚甲基戊烯、聚氯乙烯、聚偏二氯乙烯、氯乙烯共聚物、聚对苯二甲酸乙二醇酯、聚对苯二甲酸丁二醇酯、聚萘二甲酸乙二醇酯、聚氨酯、乙烯-乙酸乙烯酯共聚物、离子聚合物、乙烯-(甲基)丙烯酸共聚物、乙烯-(甲基)丙烯酸酯共聚物、聚苯乙烯、乙烯基聚异戊二烯、聚碳酸酯、聚苯硫醚、聚醚醚酮、丙烯腈-丁二烯-苯乙烯共聚物、聚酰亚胺、聚醚酰亚胺、聚酰胺、氟树脂等中的一种以上的树脂。
另外，为了提高与粘接剂层的密合性，支承膜的表面可以实施化学或物理的表面处理。另外，在支承膜中，在无损发明效果的范围内，可以含有各种添加剂(填充剂、增塑剂、抗氧化剂、阻燃剂、抗静电剂)。
另外，作为切割胶带的粘接剂层，可以使用由包含丙烯酸系粘接剂、橡胶系粘接剂、乙烯基烷基醚系粘接剂、硅酮系粘接剂、聚酯系粘接剂等的第一树脂组合物构成的粘接剂层。在这些中，可以使用丙烯酸系粘接剂。
＜转印部件(粘接部件)＞
接着，如上所述，本实施方式所涉及的转印部件30优选为以下构成，即兼具耐受用于固化下述半导体密封用树脂组合物49而施加的热的程度的耐热性和固定在该转印部件30上的半导体芯片5不会脱离的程度的粘接性的构成。具体而言，本实施方式所涉及的转印部件30优选为叠层基材层和粘接剂层而成的结构。
粘接剂层由包含能够进行交联反应的树脂和具有助熔剂活性的化合物的树脂组合物所构成。作为能够进行交联反应的树脂，例如可以举出：环氧树脂、氧杂环丁烷树脂、酚醛树脂、(甲基)丙烯酸酯树脂、不饱和聚酯树脂、邻苯二甲酸二烯丙酯树脂、马来酰亚胺树脂等被分类为所谓热固性树脂的树脂，另外，也可以举出具有羧基、环氧基等官能团的热塑性树脂等作为能够进行交联反应的树脂。这些中，优选使用固化性和保存性、固化物的耐热性、耐湿性、耐化学品性优异的环氧树脂。
具有助熔剂活性的化合物，只要是具有通过加热等去除金属氧化膜的效果，则无特别限定。例如，也可以为活性松香、具有羧基的有机化合物等有机酸、胺、酚、醇、吖嗪等自身具有助熔剂活性、或具有促进助熔剂活性的作用的化合物。
作为该具有助熔剂活性的化合物，更具体而言，可以举出分子中具有至少一个以上羧基和/或酚性羟基的化合物，该化合物可以为液态，也可以为固体。
另外，对耐热性或尺寸稳定性、耐湿性等特性无特别要求时，也可以还含有无机填充剂。作为这类无机填充剂，例如可以举出：滑石、烧制粘土、未烧制粘土、云母、玻璃等硅酸盐；氧化钛、氧化铝、熔融二氧化硅(熔融球形二氧化硅、熔融破碎二氧化硅)、结晶二氧化硅等的粉末等的氧化物；碳酸钙、碳酸镁、水滑石等碳酸盐；氢氧化铝、氢氧化镁、氢氧化钙等氢氧化物；硫酸钡、硫酸钙、亚硫酸钙等硫酸盐或亚硫酸盐、硼酸锌、偏硼酸钡、硼酸铝、硼酸钙、硼酸钠等硼酸盐；氮化铝、氮化硼、氮化硅等氮化物等。这些无机填充剂可以单独使用，也可以混合使用。这些中优选熔融二氧化硅、结晶二氧化硅等二氧化硅粉末，尤其优选熔融球形二氧化硅。
通过使无机填充剂包含于树脂组合物中，能够提高使树脂组合物固化后的耐热性、耐湿性、强度等，并且能够提高粘接剂层相对半导体芯片5的剥离性。另外，无机填充剂的形状并无特别限定，优选圆球形，由此，能够提供作为无特别异向性的粘接剂层而优选的树脂组合物。
并且，作为基材层，例如只要为由聚乙烯、聚丙烯等聚烯烃、乙烯-乙酸乙烯酯共聚物、聚酯、聚酰亚胺、聚对苯二甲酸乙二醇酯、聚氯乙烯、聚酰胺、聚氨酯等制作的耐热性或耐化学品性优异的膜，则能够使用。基材层的厚度并无特别限定，通常优选30～500μm。
＜保护膜(粘接部件)＞
接着，保护膜10是在对半导体晶片1的与电路形成面相反的一侧的面进行研磨时保护电路形成面的膜。此保护膜10只要是对半导体晶片1粘接的膜，则无特别限定，例如为叠层背面研磨胶带与粘接剂层而成的结构即可。并且，如图10所示，保护膜10有时也用作半导体晶片1单片化时的保护部件，有时也使该保护膜10在面内方向扩展，有时也为了固化半导体密封用树脂组合物49而进行加热。因此，保护膜10优选为以下构成，即兼具一定程度的扩展性、能够耐受用于固化半导体密封用树脂组合物49而施加的热的程度的耐热性和固定在保护膜10上的半导体芯片5不会脱离的程度的粘接性。
保护膜10由背面研磨胶带和粘接剂层所构成。另外，也可以在背面研磨胶带与粘接剂层之间设置脱模膜50。由此，背面研磨胶带与粘接剂层之间的剥离变得容易。
粘接剂层由含有能够进行交联反应的树脂和具有助熔剂活性的化合物的树脂组合物所构成。作为能够进行交联反应的树脂，例如可以举出：环氧树脂、氧杂环丁烷树脂、酚醛树脂、(甲基)丙烯酸酯树脂、不饱和聚酯树脂、邻苯二甲酸二烯丙酯树脂、马来酰亚胺树脂等被分类为所谓热固性树脂的树脂，并且也可以举出具有羧基、环氧基等官能团的热塑性树脂等作为能够进行交联反应的树脂。这些中，优选使用固化性和保存性、固化物的耐热性、耐湿性、耐化学品性优异的环氧树脂。
具有助熔剂活性的化合物，只要是具有通过加热等去除金属氧化膜的效果的化合物，则无特别限定。例如，也可以为活性松香、具有羧基的有机化合物等有机酸、胺、酚、醇、吖嗪等自身具有助熔剂活性、或具有促进助熔剂活性的作用的化合物。
作为该具有助熔剂活性的化合物，更具体而言，可以举出分子中具有至少一个以上羧基和/或酚性羟基的化合物，该化合物可以为液态，也可以为固体。
另外，作为背面研磨胶带，例如只要是由聚乙烯、聚丙烯等聚烯烃、乙烯-乙酸乙烯酯共聚物、聚酯、聚酰亚胺、聚对苯二甲酸乙二醇酯、聚氯乙烯、聚酰胺、聚氨酯等制作的耐热性或耐化学品性优异的膜，即可使用。背面研磨胶带的厚度并无特别限定，通常可以设为30～500μm。
＜脱模膜＞
接着，脱模膜50只要是具有优异脱模性的结构则无特别限定，例如优选具有含聚酯树脂材料的脱模层的脱模膜。
本实施方式所涉及的脱模膜50为具有含聚酯树脂材料的脱模层(第一脱模层)的脱模膜50。
本实施方式所涉及的脱模膜50中，所谓脱模层，是指至少将该脱模膜50配置在对象物上时形成与对象物接触的面(以下也表示为“脱模面”。)的树脂层，所谓聚酯树脂，是指多元羧酸(二羧酸)与多元醇(二醇)的缩聚物，且为具有多个羧基(-COOH)的化合物。
另外，在本实施方式中，聚酯树脂材料并无特别限定，例如可以举出：聚对苯二甲酸乙二醇酯树脂、聚对苯二甲酸丁二醇酯树脂、聚三亚甲基对苯二甲酸酯树脂、聚六亚甲基对苯二甲酸酯树脂等聚亚烷基对苯二甲酸酯树脂。这些中，优选使用聚对苯二甲酸丁二醇酯树脂。
本实施方式所涉及的脱模膜50可以形成单层结构，也可以形成多层结构。
以上，对本发明的实施方式进行了叙述，但这些为本发明的示例，也可以采用上述以外的各种构成。
另外，在上述实施方式中，密封半导体芯片5时，举出使用颗粒状的半导体密封用树脂组合物49进行压缩成型的情况作为例子进行了说明，但也可以通过旋转涂布法、印刷法、分配法对半导体芯片5的与电路形成面相反的一侧的面涂布液态半导体密封用树脂组合物49后使其干燥，也可以在加压条件下对半导体芯片5的与电路形成面相反的一侧的面按压成型为膜状的处于软化状态的半导体密封用树脂组合物49，使其渗入，也可以利用毛细管现象使液态半导体密封用树脂组合物49流入至相邻的半导体芯片5之间的间隔。
而且，在上述实施方式中，举出使用在电路形成面安装有多个焊料凸块2的半导体晶片1而制造半导体装置8的情况作为例子进行了说明，但在使用电路形成面未安装多个焊料凸块2的半导体晶片1，制造半导体芯片5的下表面的至少一部分未被密封材料层40覆盖的半导体装置8的后工序中，可以在半导体芯片5的电路形成面安装焊料凸块2后安装至基板，也可以将半导体芯片5与基板通过引线接合而电连接。
另外，在密封半导体芯片5时，也可以使用加工成片状的包含半导体密封用树脂组合物49的密封材料(以下表示为片状密封材料。)通过以下方法进行层压。
首先，将以辊形状准备的片状密封材料安装至真空加压式层压机的卷出装置，连接至卷取装置。接着，将贴附有保护膜10的半导体晶片1搬送至隔膜(弹性膜)式层压机部。接着，在减压下，开始加压时，片状密封材料被加热至规定温度而成为熔融状态，之后通过隔膜对熔融状态的片状密封材料进行加压，而对半导体晶片1按压，由此能够利用该片状密封材料填充形成在半导体晶片1的切口20，并且能够利用片状密封材料覆盖半导体晶片1的与电路形成面相反的一侧的面。之后，经过规定时间使片状密封材料固化。由此，能够将半导体芯片5密封。
另外，对片状密封材料要求更高精度的平坦性时，也可以在利用隔膜式层压机进行加压后，追加利用调整为高精度的平坦加压装置的加压工序而成型。
在进行上述层压成型时，隔膜(弹性膜)式层压机部的成型温度优选为50～120℃，更优选为80～110℃。另外，隔膜(弹性膜)式层压机部的成型压力优选为0.5～1MPa，更优选为0.6～0.9MPa。而且，隔膜(弹性膜)式层压机部的成型时间优选为30秒～5分钟，更优选为1～3分钟。通过将隔膜(弹性膜)式层压机部的成型温度、压力、时间设为上述范围，能够防止产生未填充处于熔融状态的片状密封材料的部分。
在进行上述层压成型时，平坦加压装置的加压温度优选为80～130℃，更优选为90～120℃。另外，平坦加压装置的成型压力优选为0.5～2MPa，更优选为0.8～1.5MPa。而且，平坦加压装置的成型时间优选为30秒～5分钟，更优选为1～3分钟。通过将平坦加压装置的加压温度、成型压力、时间设为上述范围，能够防止产生未填充处于熔融状态的片状密封材料的部分。
另外，通过使用上述片状密封材料的层压成型法将半导体芯片5密封成型后所实施的后固化温度优选为150～200℃，更优选为165～185℃。而且，后固化时间优选为1小时～5小时，更优选为2小时～4小时。
本申请主张以2014年8月29日提出的日本申请特愿2014-175135号作为基础的优先权，并将其公开的全部内容引入本申请中。

Claims (14)

1.一种半导体装置的制造方法，其特征在于，包括：
准备工序，准备主面形成有电路的半导体晶片；
贴附工序，将所述半导体晶片贴附于粘接层；
第一分割工序，通过沿切割区域对贴附于所述粘接层的状态的所述半导体晶片进行分割，而获得多个半导体芯片；
密封工序，在多个所述半导体芯片的所述主面贴附于所述粘接层的状态下，将多个所述半导体芯片一起密封，由此在所述半导体芯片的侧面之间的间隙和与形成有所述电路的所述主面相反的一侧的所述半导体芯片的背面上形成包含热固性树脂组合物的固化体的密封材料层，所述热固性树脂组合物含有在1分子内具有2个以上环氧基的环氧树脂；和
第二分割工序，通过对形成在所述半导体芯片的所述侧面之间的间隙的所述密封材料层进行分割，而获得在所述侧面和所述背面形成有所述密封材料层的多个所述半导体芯片。
2.如权利要求1所述的半导体装置的制造方法，其特征在于：
所述贴附工序包括：
将所述半导体晶片的主面贴附于所述粘接层的工序；和
通过将所述半导体晶片的背面去除而使所述半导体晶片的膜厚变薄的工序。
3.如权利要求2所述的半导体装置的制造方法，其特征在于：
使膜厚变薄的所述工序之后的所述半导体晶片的膜厚为100μm以上300μm以下。
4.如权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于：
所述第二分割工序中的分割宽度比所述第一分割工序中的分割宽度小。
5.如权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于：
所述第一分割工序包括：
通过在所述半导体晶片的所述主面贴附于所述粘接层的状态下对所述半导体晶片进行分割而获得多个所述半导体芯片的工序；和
扩大相邻的所述半导体芯片之间的间隔的扩展工序，或者，
所述第一分割工序包括：
通过在所述半导体晶片的所述背面贴附于所述粘接层的状态下对所述半导体晶片进行分割而获得多个所述半导体芯片的工序；
扩大相邻的所述半导体芯片之间的间隔的扩展工序；和
在所述半导体晶片的所述主面贴附另一粘接层，并且将贴附于所述背面的所述粘接层剥离的工序，
所述密封工序在扩大所述半导体芯片之间的间隔的状态下实施。
6.如权利要求5所述的半导体装置的制造方法，其特征在于：
所述第一分割工序在分割所述半导体晶片并在所述粘接层形成切口之后实施所述扩展工序。
7.如权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于：
在所述准备工序中，所述半导体晶片的所述主面上形成有外部连接用凸块。
8.如权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于：
在所述密封工序之后，包括在所述半导体晶片的所述主面上形成外部连接用凸块的工序，
之后实施所述第二分割工序。
9.一种半导体装置的制造方法，其特征在于，包括：
准备结构体的工序，该结构体具备粘接部件和贴附于所述粘接部件的粘接面的多个半导体芯片，多个所述半导体芯片相互隔着规定间隔而配置，并且多个所述半导体芯片的电路形成面贴附于所述粘接部件的所述粘接面；
使处于流动状态的热固性树脂组合物与多个所述半导体芯片进行接触，在所述间隔填充所述热固性树脂组合物，并且利用所述热固性树脂组合物覆盖所述半导体芯片的与电路形成面相反的一侧的面和侧面而进行密封的工序，所述热固性树脂组合物含有在1分子内具有2个以上环氧基的环氧树脂；和
使所述热固性树脂组合物固化的工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于：
准备所述结构体的所述工序包括：
在半导体晶片的与电路形成面相反的一侧的面贴附有切割膜的状态下，将所述半导体晶片单片化，获得贴附于所述切割膜的状态的多个半导体芯片的工序；
使所述切割膜中的贴附有多个所述半导体芯片的区域在膜面内方向扩展，使相邻的所述半导体芯片间的间隔扩大至所述规定间隔的工序；
以多个所述半导体芯片的电路形成面与所述粘接部件的粘接面接触的方式贴附所述粘接部件的工序；和
在多个所述半导体芯片贴附于所述粘接部件的粘接面的状态下，将所述切割膜从所述半导体芯片剥离的工序。
11.如权利要求10所述的半导体装置的制造方法，其特征在于：
在使相邻的所述半导体芯片间的间隔扩大至所述规定间隔的所述工序中，使所述间隔在所述切割膜的面内方向各向同性地扩展。
12.如权利要求9所述的半导体装置的制造方法，其特征在于：
准备所述结构体的所述工序包括：
在以半导体晶片的电路形成面与所述粘接部件的粘接面接触的方式贴附有所述粘接部件的状态下，将所述半导体晶片单片化，获得贴附于所述粘接部件的状态的多个半导体芯片的工序；和
使所述粘接部件中的贴附有多个所述半导体芯片的区域在膜面内方向扩展，从而使相邻的所述半导体芯片间的间隔扩大至所述规定间隔。
13.如权利要求12所述的半导体装置的制造方法，其特征在于：
在使相邻的半导体芯片间的间隔扩大至所述规定间隔的所述工序中，使所述间隔在所述粘接部件的面内方向各向同性地扩展。
14.如权利要求9～13中任一项所述的半导体装置的制造方法，其特征在于，还包括：
将填充于所述间隔的所述热固性树脂组合物的固化体切断，单片化成被所述热固性树脂组合物密封的多个所述半导体芯片。
CN201580046732.7A 2014-08-29 2015-08-20 半导体装置的制造方法和半导体装置 Active CN106796893B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014175135 2014-08-29
JP2014-175135 2014-08-29
PCT/JP2015/073438 WO2016031684A1 (ja) 2014-08-29 2015-08-20 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
CN106796893A CN106796893A (zh) 2017-05-31
CN106796893B true CN106796893B (zh) 2019-09-20

Family

ID=55399577

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580046732.7A Active CN106796893B (zh) 2014-08-29 2015-08-20 半导体装置的制造方法和半导体装置

Country Status (5)

Country Link
JP (1) JPWO2016031684A1 (zh)
KR (1) KR101968428B1 (zh)
CN (1) CN106796893B (zh)
TW (1) TWI710035B (zh)
WO (1) WO2016031684A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017217307A1 (ja) * 2016-06-16 2017-12-21 株式会社村田製作所 半導体部品、白色発光ダイオードデバイス、および半導体部品の製造方法
US11581197B2 (en) 2017-05-10 2023-02-14 Mitsui Chemicals, Inc. Method for producing semiconductor device and intermediate for semiconductor device
KR102571926B1 (ko) * 2017-05-22 2023-08-28 가부시끼가이샤 레조낙 반도체 장치의 제조 방법 및 익스팬드 테이프
JP6990577B2 (ja) * 2017-12-22 2022-01-12 東レエンジニアリング株式会社 実装方法および実装装置
JP7093953B2 (ja) 2019-02-27 2022-07-01 株式会社デンソー 半導体装置とその製造方法
TWI795696B (zh) * 2020-12-04 2023-03-11 吳聲欣 半導體元件封裝結構及其製造方法
CN113192851B (zh) * 2021-04-29 2024-03-29 长沙新雷半导体科技有限公司 一种晶圆的封装方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09107046A (ja) 1995-10-11 1997-04-22 Hitachi Chem Co Ltd 半導体パッケ−ジ
JP3456462B2 (ja) * 2000-02-28 2003-10-14 日本電気株式会社 半導体装置及びその製造方法
JP4508396B2 (ja) * 2000-10-30 2010-07-21 パナソニック株式会社 チップ型半導体装置及びその製造方法
JP2002141444A (ja) * 2000-11-01 2002-05-17 Sony Corp 半導体装置およびその製造方法
US7169691B2 (en) * 2004-01-29 2007-01-30 Micron Technology, Inc. Method of fabricating wafer-level packaging with sidewall passivation and related apparatus
JP5534594B2 (ja) 2010-03-30 2014-07-02 リンテック株式会社 シート貼付方法およびウエハ加工方法
JP2013189544A (ja) * 2012-03-14 2013-09-26 Unitika Ltd 樹脂組成物およびそれを加熱硬化してなる熱硬化性エラストマー
JP2013209503A (ja) * 2012-03-30 2013-10-10 Nippon Steel & Sumikin Chemical Co Ltd エポキシ樹脂組成物、及びその硬化物
JP2013237780A (ja) * 2012-05-15 2013-11-28 Hitachi Chemical Co Ltd フェノール化合物、その製造方法、樹脂組成物及び電子部品装置

Also Published As

Publication number Publication date
JPWO2016031684A1 (ja) 2017-06-22
KR20170048482A (ko) 2017-05-08
KR101968428B1 (ko) 2019-04-11
TW201626470A (zh) 2016-07-16
CN106796893A (zh) 2017-05-31
TWI710035B (zh) 2020-11-11
WO2016031684A1 (ja) 2016-03-03

Similar Documents

Publication Publication Date Title
CN106796893B (zh) 半导体装置的制造方法和半导体装置
CN105489510B (zh) 半导体装置的制造方法和半导体装置
KR20120106623A (ko) 고열전도성 필름상 접착제용 조성물, 고열전도성 필름상 접착제, 및 그것을 사용한 반도체 패키지와 그 제조 방법
TWI460778B (zh) 半導體背面用切晶帶一體膜及半導體裝置之製造方法
TWI691004B (zh) 半導體裝置之製造方法及半導體裝置
TW201618179A (zh) 半導體裝置製造用膜、半導體裝置製造用膜之製造方法及半導體裝置之製造方法
KR20140002533A (ko) 봉지층 피복 반도체 소자, 그 제조 방법 및 반도체 장치
KR20160037935A (ko) 봉지용 시트 및 당해 봉지용 시트를 사용한 반도체 장치의 제조 방법
JP2014210909A (ja) 半導体装置の製造方法
TWI624914B (zh) Resin sheet for electronic component sealing, resin sealed semiconductor device, and method for manufacturing resin sealed semiconductor device
TWI698962B (zh) 半導體裝置之製造方法
JP6677966B2 (ja) セパレータ付き封止用シート、及び、半導体装置の製造方法
JP2015126129A (ja) 電子部品パッケージの製造方法
JP6630861B2 (ja) セパレータ付き封止用シート、及び、半導体装置の製造方法
WO2015072378A1 (ja) 封止樹脂シート及び電子部品パッケージの製造方法
JP7257731B2 (ja) 樹脂シート
CN116670829A (zh) 粘接剂用组合物和膜状粘接剂、以及使用了膜状粘接剂的半导体封装及其制造方法
CN116848208A (zh) 黏合剂组合物、膜状黏合剂、切割晶粒接合一体型膜、以及半导体装置及其制造方法
CN116685654A (zh) 膜状黏合剂、切割晶粒接合一体型膜、以及半导体装置及其制造方法
CN110240871A (zh) 密封用片
JP2015097232A (ja) 電子部品パッケージの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant